CN1758382A - 具有并行测试的存储器模块 - Google Patents

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CN1758382A CNA2005100716544A CN200510071654A CN1758382A CN 1758382 A CN1758382 A CN 1758382A CN A2005100716544 A CNA2005100716544 A CN A2005100716544A CN 200510071654 A CN200510071654 A CN 200510071654A CN 1758382 A CN1758382 A CN 1758382A
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Abstract

为了高效测试，存储器模块的每个存储器芯片测试来自X个存储区的总共N个数据位，并从存储区之一输出N/X个测试数据位。存储器模块包括多个存储器芯片和多个比较单元。每个比较单元被配置在各自的存储器芯片中，用来测试来自多个存储区的多个测试数据位。另外，每个比较单元从各自的存储器芯片中的存储区之一中输出测试数据位。

Description

具有并行测试的存储器模块
技术领域
本发明通常涉及存储器模块，更特别地，涉及存储器模块中用来提高效率的并行测试。
背景技术
图1显示了一种用于半导体存储器设备10的传统的并行测试装置100。参考图1，传统的并行测试装置100包括放大单元20、通用输入/输出线(GIO)、比较单元30、以及输出缓冲单元40。放大单元20对从存储体10的存储单元接收的数据进行放大。
经放大的数据通过通用输入/输出线耦合到比较单元30。比较单元30将这样放大后的数据经异或门(exclusive OR gate)(未示出)进行比较并输出比较的结果。每个异或门接收由列线CD0到CD3之一选择的放大数据的4个比特，并比较接收到的4比特的放大数据。如果送到异或门的4比特数据相同，那么异或门输出的数据值为“0”。否则，异或门输出的数据值为“1”。
从异或门输出的数据值被存储在输出缓冲单元30中。根据存储在输出缓冲单元30中的这样的数据值，外部测试装置然后确定存储器设备10是否有缺陷。
传统的并行测试装置100用来并行测试一个存储器设备(即存储器芯片)的一个存储体10。当存储器的存储容量增加时，存储体的数量和输出缓冲单元40的数量也因此会增加。另外，随着存储器的存储容量的增加，由每个输出缓冲单元40存储和输出的数据值的数量也会增加。因此，由输出缓冲单元40存储并输出到测试系统的数据值的总数会不利地增加，就导致测试系统内的引脚的数量增多以及数据分析的复杂性增加。
另外，测试系统可以分析来自存储器设备的数据位。然而，传统的并行测试装置100没有从存储器设备10中输出任何数据位。此外，存储器模块是由多个存储器设备(即多个存储器芯片)组成的。因此，希望有一种对存储器模块的多个存储器芯片进行高效率测试的有效机制。
发明内容
根据本发明，为了高效率的测试，存储器模块的每一存储器芯片都并行测试来自多个存储区的数据位，并从存储区之一中输出测试数据位。
根据本发明的一个方面，存储器模块包括多个存储器芯片和多个比较单元。每个比较单元被配置在各自的存储器芯片中，用来测试来自多个存储区的多个测试数据位。另外，每个比较单元从各自的存储器芯片中的存储区之一中输出测试数据位。
在本发明的另一实施例中，存储器模块还包括第一模块未连接(NC)引脚，用来接收耦合到每个存储器芯片的测试模式信号。该测试模式信号使能每个比较单元中的测试数据位的测试。存储器模块还包括第二模块未连接(NC)引脚，用来接收来自每个存储器芯片的各自的测试结果信号。该各自测试结果信号指示出每一存储器芯片是否有缺陷。
在本发明的进一步的实施例中，当各自的测试结果信号指示出各自的存储器芯片有缺陷时，各自的存储器芯片则停止工作。
在本发明的另一实施例中，每个比较单元包括：输出部分，用于仅仅如果各自的存储器芯片没有缺陷时输出测试数据位，而当各自的存储器芯片有缺陷时输出失败信号来代替测试数据位。
在本发明的进一步的实施例中，每个比较单元比较来自X个存储区的总共N个测试数据位，并输出N/X个测试数据位。
在本发明的另一实施例中，每个比较单元包括：多个异或门，用来比较来自存储区的测试数据位的模式。
在本发明的另一方面中，存储器芯片包括多个存储区和一个比较单元，该比较单元用来测试来自存储区的多个测试数据位并从存储区之一中输出测试数据位。在本发明的进一步的实施例中，存储器芯片包括用来放大测试数据位的感测放大器。
以此方式，存储器模块同时测试来自X个存储区的总共N个测试数据位，但是输出N/X个测试数据位。因此，即使存储器模块为了更高效的测试而同时测试总共N个测试数据位，测试系统也可以处理较少的数据位(N/X个测试数据位)。
附图说明
通过示范性实施例的详细描述并结合附图，本发明的上述及其它特点和优点将变得更加明显，其中：
图1显示了一种用于半导体存储器设备的传统的并行测试装置；
图2显示了根据本发明一个实施例的用于并行测试的存储器模块的方框图；
图3A显示了根据本发明一个实施例的图2所示的存储器模块中的存储器芯片之一的针式引脚(pin)结构；
图3B显示了根据本发明一个实施例的图2所示的存储器模块中的存储器芯片之一的球状引脚(ball)结构；
图4显示了根据本发明一个实施例的图2所示的存储器模块中的存储器芯片之一的电路图；
图5显示了根据本发明另一个实施例的图2所示的存储器模块中的存储器芯片之一的电路图；
图6和图8显示了根据本发明一个实施例的当有缺陷时停止工作的存储器芯片的方框图；
图7是说明根据本发明一个实施例的包含有多个图6所示的存储器芯片的存储器模块的图；
图9显示了根据本发明一个实施例的图4所示的存储器芯片的操作期间的各个步骤的流程图；
图10显示了根据本发明一个实施例的图5所示的存储器芯片的操作期间的各个步骤的流程图；以及
图11显示了根据本发明一个实施例的图6和8所示的存储器芯片的操作期间的各个步骤的流程图。
这里引用的附图是为了说明的清楚，并不需要按比例画出。图1、2、3、4、5、6、7、8、9、10和11中具有相同参考标号的元件是指具有相似结构和/或功能的元件。
具体实施方式
参考图2，存储器模块200包括多个存储器芯片CP1、CP2、...、和CPn、第一模块未连接(NC)引脚M_NC1和第二模块NC引脚M_NC2。图3A显示了具有针式引脚(pin)结构的图2中的存储器芯片之一，以及图3B显示了具有球状引脚(ball)结构的图2中的存储器芯片之一。
参考图2、3A和3B，第一模块NC引脚M_NC1接收测试模式信号TMODE，并将测试模式信号TMODE连接到每一存储器芯片CP1到CPn中的各个的第一NC引脚P_NC1上。第二模块NC引脚M_NC2接收来自每一存储器芯片CP1到CPn的第二NC引脚P_NC2的各自的测试结果信号TRST。该各自的TRST信号指示存储器芯片CP1到CPn中的某一个是否有缺陷。
当TMODE信号被激活时(到逻辑高电平状态“1”)，存储器模块200执行这里将要描述的并行测试。当TMODE信号被去激活时(到逻辑低电平状态“0”)，存储器模块200执行通常的存储器测试(即每次测试一个存储器单元)(图9、10和11中的步骤S444)。
在本发明的一个实施例中，使用模式寄存器组(MRS：mode register set)命令来生成TMODE信号。在那种情况下，如果发出了MRS命令，则存储器模块200执行并行测试。可选地，TMODE信号也可以被设置为直流(DC)电压。例如，当TMODE信号被设置为5V的高电压时，每个存储器芯片CP1到CPn执行并行测试。另一方面，当TMODE信号被设置为0V的低电压时，每个存储器芯片CP1到CPn执行通常的测试操作。
图4显示了作为图2所示的存储器芯片CP1到CPn之一的示例性存储器芯片400的电路图。图2中的每个存储器芯片CP1到CPn的实现都与图4中的示例性存储器芯片400相类似。参考图4，存储器芯片400包括含有第一和第二存储器模块410和420的多个存储区、感测放大单元430和比较单元440。
存储器芯片440被分成多个存储体(未示出)，且每个存储体包括多个存储区。存储器芯片通常包括大量的存储体和存储区，但是为了简单和清楚起见，在这里只图示并描述了在一个存储体中的两个存储区410和420。
存储区410和420可以是×4的存储区，其每次输出4比特；可以是×8的存储区，其每次输出8比特；或者是×16的存储区，其每次输出16比特。存储器芯片400可以包括×4、×8和×16的存储区。为了解释的方便，图4所示的第一和第二存储器模块为×8存储区。
感测放大单元430放大写在第一存储器模块410上的测试数据位TD11到TD18和写在第二存储器模块420上的测试数据位TD21到TD28。比较单元440比较第一存储器模块410的测试数据位TD11到TD18的第一位模式和第二存储器模块420的测试数据位TD21到TD28的第二位模式，从而生成测试结果信号TRST。另外，比较单元440输出第一存储器模块410的测试数据位TD11到TD18。
图9显示了图4所示的存储器芯片400的操作期间的各个步骤的流程图。参考图4和9，当施加在存储器芯片400的第一NC引脚P_NC1上的TMODE信号被激活时(图9中步骤S442)，激活了相当于通常测试操作2倍多的字线。因此，各自的8个测试数据位(即总共16个测试数据位)被同时写入到第一和第二存储器模块410和420中的每一个上。
此后，第一和第二存储器模块410和420分别生成测试数据位TD11到TD18和测试数据位TD21到TD28，并送至感测放大单元430。感测放大单元430将测试数据位TD11到TD18和测试数据位TD21到TD28放大到互补金属氧化物半导体(CMOS)的电平，并将放大后的测试数据位TD11到TD18和测试数据位TD21到TD28输出到比较单元440。
存储器芯片400同时测试来自两个存储区410和420中的总共N个存储单元的总共N个测试数据位。然而，存储器芯片400从存储区410和420之一中输出N/2个测试数据位。一般来说，存储器芯片400同时测试来自X个存储区中累积的总共N个存储单元的总共N个测试数据位。在那种情况下，存储器芯片400从X个存储区之一中输出N/X个测试数据位。
在本发明的一个实施例中，比较单元440包括多个异或门，用来比较第一存储器模块410的测试数据位TD11到TD18的第一位模式和第二存储器模块420的测试数据位TD21到TD28的第二位模式，从而生成测试结果信号TRST(图9中步骤S446)。
第一级异或门XOR11、XOR12、XOR13、XOR14、XOR15、XOR16、XOR17和XOR18中的每一个都比较各自的第一存储器模块410的测试数据位TD11到TD18中的一位和各自的第二存储器模块420的测试数据位TD21到TD28中的一位。第二级异或门XOR21和XOR22中的每一个都输入各自的第一级中的异或门XOR11、XOR12、XOR13、XOR14、XOR15、XOR16、XOR17和XOR18中的4个异或门组的输出。
因此，异或门XOR21输入4个异或门XOR11、XOR12、XOR13和XOR14的输出，以及异或门XOR21输入4个异或门XOR15、XOR16、XOR17和XOR18的输出。第三级的异或门XOR23输入第二级的异或门XOR21和XOR22的输出，以便生成测试结果信号TRST。
通常，如果到异或门的所有输入都是相同的逻辑状态，则异或门输出一具有逻辑低电平状态“0”的位，而如果到异或门的所有输入不是全部相同的逻辑状态，则异或门输出一具有逻辑高电平状态“1”的位。因此，如果第一存储器模块410的测试数据位TD11到TD18的第一位模式与第二存储器模块420的测试数据位TD21到TD28的第二位模式相同，则每个异或门XOR11、XOR12、XOR13、XOR14、XOR15、XOR16、XOR17、XOR18、XOR21、XOR22和XOR23的输出以及测试结果信号TRST全部为逻辑低电平状态“0”(图9中步骤S448和S450)。
另一方面，如果第一存储器模块410的测试数据位TD11到TD18的第一位模式与第二存储器模块420的测试数据位TD21到TD28的第二位模式不同，则异或门XOR11、XOR12、XOR13、XOR14、XOR15、XOR16、XOR17和XOR18中的至少一个异或门的输出以及最终的测试结果信号TRST为逻辑高电平状态“1”(图9中的步骤S448和S452)。如果测试结果信号TRST具有逻辑高电平状态“1”，则认为存储器芯片400是有缺陷的。
在任何情况下，测试结果信号TRST都会通过第二NC引脚P_NC2输出到存储器模块200的第二模块NC引脚M_NC2上(图9中步骤S454)。另外，比较单元440输出第一存储器模块410的测试数据位TD11到TD18(图9中的步骤S454)。
本发明一个实施例的存储器模块200还会进一步地在外部分析从存储器芯片400输出这样的测试数据位，而传统的并行测试装置100仅仅确定每一个存储器芯片是否有缺陷。在本发明的一个实施例中，这样的测试数据位TD11到TD18在被施加异或门XOR11到XOR18之前就从比较单元被输出。
以此方式，存储器芯片400同时测试来自X个存储区中的总共N个存储单元的总共N个测试数据位，并同时输出N/X个测试数据位。因此，使用一个能够同时测试N/X个存储单元的测试装置(未示出)，就可以测试总共N个存储单元。在图5所示中，N为16个测试数据位，而X为2。例如，根据本发明，使用256MB的测试装置就可能同时测试512MB的存储器芯片，从而与现有技术相比，显著地减少了测试512MB存储器芯片所需的时间。
图5显示了作为图2所示的存储器芯片CP1到CPn之一的另一个示例性存储器芯片500的电路图。在这种情况下，图2中的每个存储器芯片CP1到CPn的实现都与图5中的示例性存储器芯片500相类似。参考图5，存储器芯片500包括含有第一和第二存储器模块510和520的多个存储区、感测放大单元530和比较单元540。类似于图4中的存储器芯片400，图5中的存储器芯片500包括第一模块NC引脚，用来在第一模块NC引脚M_NC1处接收TMODE信号。
图10显示了图5所示的存储器芯片500的操作期间的各个步骤的流程图。图5中的感测放大器530和异或门XOR11、XOR12、XOR13、XOR14、XOR15、XOR16、XOR17和XOR18工作方式与图4中所描述的相类似，同样地执行图9和10中的步骤S422、S444、S446和S448。
然而，在图5中，比较单元540包括输出部分OUT1、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7和OUT8，而不包括第二和第三级的异或门XOR21、XOR22和XOR23。每个输出部分OUT1、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7和OUT8的实现都与图示的第一输出部分OUT1相类似。
每个输出部分OUT1包括一个PMOSFET(P沟道金属氧化物半导体场效应晶体管)PTR和一个NMOSFET(N沟道金属氧化物半导体场效应晶体管)NTR，它们的栅极一起连接到各自的异或门XOR11的输出上。PMOSFET PTR的漏极连接到第一存储器模块510的测试数据位TD11，而NMOSFET NTR的漏极连接到失败信号FS。
如果各自的异或门XOR11的输出为逻辑低电平状态“0”，那么PMOSFETPTR导通，使得输出部分OUT1输出第一存储器模块510的测试数据位TD11。如果各自的异或门XOR11的输出为逻辑高电平状态“1”，那么NMOSFET NTR导通，使得输出部分OUT1输出失败信号FS。失败信号被设置为用来指示存储器芯片500有缺陷的一个预定电压电平。
每一个其它输出部分OUT2、OUT3、OUT4、OUT5、OUT6、OUT7和OUT8的工作方式类似于第一输出部分OUT1。因此，如果来自各自的异或门XOR11、XOR12、XOR13、XOR14、XOR15、XOR16、XOR17和XOR18的输出为逻辑低电平状态“0”，那么输出部分OUT1、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7和OUT8中的每一个都输出来自第一存储器模块510的各自的测试数据位TD11、TD12、TD13、TD14、TD15、TD16、TD17和TD18。或者，如果来自各自的异或门XOR11、XOR12、XOR13、XOR14、XOR15、XOR16、XOR17和XOR18的输出为逻辑高电平状态“1”，那么输出部分OUT1、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7和OUT8中的每一个都输出失败信号FS。
以此方式，参考图5和10，如果第一存储器模块410的测试数据位TD11到TD18的第一位模式与第二存储器模块420的测试数据位TD21到TD28的第二位模式相同，则输出部分OUT1、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7和OUT8输出来自第一存储器模块510的各自的测试数据位TD11、TD12、TD13、TD14、TD15、TD16、TD17和TD18(图10中步骤S542)。如果第一存储器模块410的测试数据位TD11到TD18的第一位模式与第二存储器模块420的测试数据位TD21到TD28的第二位模式不同，则输出部分OUT1、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7和OUT8中的至少一个会输出失败信号FS(图10中的步骤S544)。
类似于图4所示的存储器芯片400，图5所示的存储器芯片500同时测试来自X个存储区中的总共N个存储单元的总共N个测试数据位，并同时输出N/X个测试数据位。因此，使用一个能够同时测试N/X个存储单元的测试装置(未示出)，就可以测试总共N个存储单元。
图6显示了根据本发明另一实施例的半导体存储器芯片600的方框图。参考图6，半导体存储器芯片600包括多个存储体BANK1到BANK8。每个存储体BANK1到BANK8包括：列解码器(CD)、列熔断器(CF)、行解码器(RD)和RAS(row access strobe：行存取选通脉冲)控制器(RC)。
如本领域普通技术人员都知道的，每个存储体BANK1到BANK8利用列解码器、列熔断器、行解码器和RAS控制器存储或输出数据位。为了说明的简单和清楚，图6中只显示了8个存储体，BANK1到BANK8。然而，半导体存储器芯片600通常包括更多的存储体。
图11显示了图6所示的存储器芯片600的操作期间的各个步骤的流程图。半导体存储器芯片600包括一个实现为类似于图4的比较单元440或图5的比较单元540的比较单元630。因此，在图9、10和11中类似地执行步骤S442、S444、S446和S448，如果比较单元630类似于图4的比较单元440，则通过比较单元630比较来自第一存储器模块610的测试数据位TD11到TD18和来自第二存储器模块620的测试数据位TD21到TD28以便生成测试结果信号TRST。
如果第一存储器模块610的测试数据位TD11到TD18的第一位模式与第二存储器模块620的测试数据位TD21到TD28的第二位模式相同，则比较单元630通过单一的输出衰减器(pad)DQP输出第一存储器模块610的测试数据位(图11中步骤S642)。如果第一存储器模块610的测试数据位TD11到TD18的第一位模式与第二存储器模块620的测试数据位TD21到TD28的第二位模式不同，则确定存储器芯片600是有缺陷的，存储器芯片600停止工作(图11中步骤S644)。
图8进一步显示了图6所示的半导体存储器芯片600的方框图，它包括比较单元630、输入驱动器652、输入控制器654、输出驱动器656和输出控制器658。用于半导体存储器芯片的单独的输入驱动器、输入控制器、输出驱动器和输出控制器都是本领域普通技术人员所熟知的。
在图6和8的存储器芯片中，当TRST信号具有用于显示存储器芯片400有缺陷的逻辑高电平状态“1”时，来自比较单元630的TRST信号不被输出，而是被用来使输入驱动器652、输入控制器654、输出驱动器656和输出控制器658中的至少一个停止工作。在这种情况下，存储器芯片600不再输出任何数据或者不再接收任何输入的数据或命令，使得半导体存储器芯片600的用户能够意识到存储器芯片600是有缺陷的。
或者，TRST信号也可以用来停止存储器芯片600的其它元件的工作，使得用户可以在指示存储器芯片600有缺陷时中断存储器芯片600的异常操作。另一方面，如果TRST信号具有逻辑低电平状态“0”，则第一存储器模块610的测试数据位TD11到TD18被送到移位寄存器660，该移位寄存器660存储并通过数据引脚DPQ顺序输出这样的测试数据位TD11到TD18。
本发明在第一和第二存储器模块610和620位于同一个存储体或者不同的存储体的情况下都可以实现。在图6所示的实例中，第一和第二存储器模块610和620位于不同的存储体中。另外，本发明也可以在比较单元630类似于图5所示的比较单元530的情况下实现。在那种情况下，失败信号(FS)取代测试结果信号TRST使输入驱动器652、输入控制器654、输出驱动器656和输出控制器658中的至少一个停止工作。
图7是说明具有多个半导体存储器芯片的存储器模块700的图，每个半导体存储器芯片的实现与图6所示的600相类似。参考图7，存储器模块700类似于图2所示的存储器模块200。然而，由于不再输出测试结果信号TRST，所以图7所示的存储器模块700不包括第二模块NC引脚M_NC2。存储器模块700的半导体存储器芯片CP1到CPn响应于类似于图2中的存储器模块200的TMODE信号的TMODE信号，来进入测试模式。
虽然本发明已经通过示范性实施例给出了特别地说明和描述，但本领域普通技术人员可以理解，在不脱离如所附权利要求所确定的本发明的精神和范围的情况下，可以在形式和细节上做出各种改变。
因此，以上所述只是作为实例，而并非是要限制。例如，这里图示并描述的任何元件的数目只是作为例子。本发明只通过所附的权利要求及其等价物所作的定义来限定。
本申请要求在韩国知识产权局中的申请日为2004年03月23日的韩国专利申请第10-2004-0019628号以及申请日为2004年09月02日的韩国专利申请第10-2004-0070025号的优先权，这里引用其整个公开内容作为参考。

Claims (20)

1、一种存储器模块，包括：
多个存储器芯片；以及
多个比较单元，每个比较单元被配置在各自的存储器芯片中，用来测试来自多个存储区的多个测试数据位，并用来从各自的存储器芯片中的存储区之一中输出测试数据位。
2、根据权利要求1所述的存储器模块，还包括：
第一模块未连接(NC)引脚，用来接收连接到每个存储器芯片的测试模式信号，
其中，该测试模式信号使能每个比较单元中的测试数据位的测试。
3、根据权利要求1所述的存储器模块，还包括：
第二模块未连接(NC)引脚，用来接收来自每个存储器芯片的各自的测试结果信号，
其中该各自的测试结果信号指示每个存储器芯片是否是有缺陷的。
4、根据权利要求3所述的存储器模块，其中，当该各自的测试结果信号指示各自的存储器芯片是有缺陷的时，该各自的存储器芯片停止工作。
5、根据权利要求1所述的存储器模块，其中，每个比较部分都包括：输出部分，用于仅仅如果各自的存储器芯片没有缺陷则输出测试数据位，和用于当各自的存储器芯片有缺陷时则输出失败信号来代替测试数据位。
6、根据权利要求1所述的存储器模块，其中，每个比较单元比较来自X个存储区的N个测试数据位并输出N/X个测试数据位。
7、根据权利要求1所述的存储器模块，其中，每个比较单元包括多个用来比较来自存储区的测试数据位的模式的异或门。
8、一种用于测试存储器模块中的多个存储器芯片的方法，包括：
测试来自每个存储器芯片中的多个存储区的多个测试数据位；以及
从每个存储器芯片中的存储区之一中输出测试数据位。
9、根据权利要求8所述的方法，还包括：
将在存储器模块的第一模块未连接(NC)引脚处接收到的测试模式信号耦合到每个存储器芯片上；以及
将来自每个存储器芯片的各自的测试结果信号耦合到存储器模块的第二模块未连接(NC)引脚上。
10、根据权利要求8所述的方法，还包括：
停止在任何有缺陷的存储器芯片中的操作。
11、根据权利要求8所述的方法，还包括：
仅仅如果存储器芯片没有缺陷则输出测试数据位；以及
当存储器芯片有缺陷时输出失败信号来代替测试数据位。
12、根据权利要求8所述的方法，还包括：
比较来自每个存储器芯片中的X个存储区的总共N个测试数据位；以及
从每个存储器芯片中输出N/X个测试数据位。
13、根据权利要求8所述的方法，还包括：
比较来自每个存储器芯片中的存储区的测试数据位的模式。
14、一种存储器芯片，包括：
多个存储区；以及
比较单元，用来测试来自存储区的多个测试数据位和用来从存储区之一中输出测试数据位。
15、根据权利要求14所述的存储器芯片，还包括：
感测放大器，用来放大测试数据位。
16、根据权利要求14所述的存储器芯片，还包括：
第一未连接(NC)引脚，用来接收使能测试数据位的测试的测试模式信号；以及
第二未连接(NC)引脚，用来输出用于指示存储器芯片是否有缺陷的各自的测试结果信号。
17、根据权利要求14所述的存储器芯片，其中，当存储器芯片有缺陷时该存储器芯片停止工作。
18、根据权利要求14所述的存储器芯片，其中，所述比较单元包括：输出部分，用于仅仅如果存储器芯片没有缺陷则输出测试数据位，和用于当存储器芯片有缺陷时则输出失败信号来代替测试数据位。
19、根据权利要求14所述的存储器芯片，其中，所述比较单元比较来自X个存储区的N个测试数据位并输出N/X个测试数据位。
20、根据权利要求14所述的存储器芯片，其中，每个比较单元包括多个用来比较来自存储区的测试数据位的模式的异或门。
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