CN1732557B - 处理半导体材料的方法 - Google Patents

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Abstract

本发明提供了一种形成应变半导体层的方法。该方法包括在晶圆上生长具有第一晶格常数的应变半导体层。该方法还包括对所述应变半导体层进行蚀刻退火，其中所述应变半导体层得到松弛。该方法控制半导体层的表面粗糙度。该方法还具有减少半导体层中的位错的意想不到的优点。

Description

处理半导体材料的方法
技术领域
本发明的实施例涉及在应变膜的退火与松弛过程期间控制表面粗糙度的生长与形态，更具体地说，涉及在松弛过程期间减少表面结晶位错。本发明的公开内容描述了应变层的非触式蚀刻退火。
背景技术
在传统技术中，许多半导体器件制造工艺利用平整表面。并且，随着半导体制造技术的进步，增加载流子的迁移率并减小晶格位错密度变得日益重要。通过减少位错来提高器件产率改善了制造效率和成本。
在传统技术中，硅层被用作有源器件的介质，在其上制备半导体器件。单晶硅具有对材料来说基本的特定载流子迁移率值。迁移率值在许多有源半导体器件中是关键参数。通常，期望增大或提高器件的载流子迁移率值以提高开关速度，从而提高所制备器件例如晶体管的性能。由于使用硅作为半导体材料具有许多重要和特殊的优点，所以非常希望采用增大硅迁移率的方法而不是使用难于加工的更高迁移率的材料，例如锗或砷化镓。
增大硅迁移率的一种实用方法是对硅层施加应变。通过使活性硅处于张力之下，可以实现明显更高的迁移率，从而使器件开关速度更高并且驱动电流更高。
产生这样的拉伸应变硅的一种方法包括在特定组分的松弛硅锗膜上外延生长硅层。这种效应的产生是由于硅的晶格常数(约5.43埃)小于完全松弛的硅锗合金膜的晶格常数。这种合金可以被设计成具有从5.43埃(100％硅)到5.65埃(100％锗)线性变化的晶格间距。对于纯锗膜来说，晶格间距比纯硅大了约4％。从而例如，Si75Ge25合金(25％的锗含量)将具有比硅大了约1％的晶格常数。
因此，可以通过在特定组分的松弛硅锗(SiGe)合金膜上外延生长器件硅膜，来方便地制备应变硅膜。
这种迁移率增大方法的主要复杂之处在于需要松弛的SiGe膜。如果SiGe膜生长在基础硅晶圆上，则该膜首先将以晶格匹配的方式生长为压缩层。这意味着SiGe合金将被压缩到天然硅晶格常数，并将产生应变。由于合金膜的功能需要松弛该压缩应变，所以必须有一个步骤来将SiGe合金松弛到它的无应变状态。这样的步骤必然在SiGe层中引入大量位错以适应晶格间距和体积的增大。在该松弛过程期间，该膜通常还“起皱”从而明显变粗糙。
表征实际的松弛SiGe合金膜的主要参数包括：所述膜已经从其应变状态被松弛的量(即，50％的松弛将意味着膜已经松弛了一半应变)、膜粗糙度和将影响随后应变硅器件膜的生长的位错缺陷密度。
由于半导体材料的电学特性与结晶缺陷高度相关，所以表面位错是影响半导体材料电学特性的关键参数。位错可以包括：将额外的半平面原子插入正常晶体结构中，整个一排原子从它们的正常晶格位置产生位移以及/或者晶体的一部分相对于晶体的另一部分产生位移。器件层上存在的位错可能会将p-n结短路，并且还散射均匀n型晶体中的电子，阻挡它们运动并减小它们的迁移率。位错还引起晶体晶格的高度局部畸变，导致形成“俘获”位置，在那里增大了正载流子(空穴)和负载流子(电子)的重新结合。举例来说，这可能引起来自n-p-n晶体管发射极的电子在能够在n型收集极区处被收集之前就与p型基极区中的空穴重新结合，从而减小了晶体管的电流增益。当1011原子/cm3的硅中只有一个原子从它们正常的晶格位置移开时，通过重新结合就会显著减小电子的“寿命”。尽管通过热退火可以从半导体材料中去除一些位错，但许多位错是永久性的并且热稳定。因此，许多松弛方法致力于最小化能被转移到器件层从而引起器件性能劣化、故障和成品率损失的类型的缺陷密度。
在根据传统技术的一种方法中，在足够低的温度下以从0％锗到所需合金组分缓慢变化的梯度生长SiGe合金，以生长没有位错的初始膜，并通过随后的退火，缓慢的梯度通过产生埋在SiGe层内部的位错而有助于适应膜松弛。该技术在Legoues & al.(美国专利#5659187“Low defectdensity/arbitrary lattice constant heteroepitaxial layers”)中有说明。为了限制穿越达到表面的位错的产生，SiGe梯度在每生长1000埃的SiGe膜时组分增加通常小于2％。这种浅梯度方法由于其相对厚的SiGe层组分而在产率方面很低，并且可能需要大量生长/退火周期来实现粗糙度和位错目标。
在根据传统技术的另一方法中，通过使用化学机械抛光(CMP)工艺可以减小表面粗糙度或SiGe合金层，诸如Fitzgerald(美国专利#6291321“Controlling threading dislocation densities in Ge on Si using graded GeSi layerand planarization”和美国专利#6107653“Controlling threading dislocationdensities in Ge on Si using graded GeSi layers and planarization”)所教导的那样。CMP将晶圆和摩擦垫之间的垂直力和浆料的化学反应相结合，用于将晶圆表面抛光成高平整状态。当用原子力显微镜(AFM)测量时，所得半导体表面的粗糙度一般可以减小到大约1埃RMS。然而，由于浆料和执行该工艺所需时间量的原因，CMP相对来说成本较高。此外，CMP工艺一般不减小晶圆中的位错密度。最后，由于需要大量的顺次工艺和晶圆装卸步骤，这种线性的生长/退火/CMP序列成本较高。
另一种方法使用错切割晶圆来帮助所生长的膜尽可能松弛，并适应晶格失配。例如参见Fitzgerald等人的专利(美国专利#6039803“Utilizationof miscut substrates to improve relaxed graded silicon-germanium andgermanium layers on silicon”)，其中教导了下述改进，即使用从精确[100]取向偏离1到8度错切割的基础晶圆来帮助生长较少缺陷的松弛的第二半导体材料层。尽管基础衬底的错切割可以在一定程度上改进松弛缺陷密度，但这种改进通常被认为不足以用于前沿应用。
参考图1，示出了根据传统技术的工艺流程图。该工艺通过下述步骤产生松弛的SiGe合金材料膜：首先在基础晶圆上生长应变膜110，使应变膜经受退火步骤以松弛所述膜，同时产生表面粗糙化(起皱)和位错120，随后进行平坦化平滑步骤例如CMP 130。在诸如CMP的平坦化步骤之前使用诸如CVD(化学气相沉积)或MBE(分子束外延生长)的外延生长步骤使膜松弛制备过程复杂化，这是因为需要多种设备、清洁和晶圆装卸。这又会增加松弛膜制备工艺的制造成本。
现在参考图2A-图2C，示出了半导体层的多个横截面示图，以图示退火/CMP传统技术，诸如Fitzgerald所详细公开的。如图2A中所示的，由外延工艺形成单晶半导体表面，其中在基础硅晶圆220上生长应变SiGe膜210。半导体层由单晶硅锗构成，其表面粗糙度230大约为1-2埃RMS。硅锗层一般在足够低的温度下生长，在该温度下膜处于超临界应力下但不发生松弛。因而，位错缺陷密度240很低，在1个位错/cm2或更小的量级上。
如图2B所示的，在衬底上进行退火以松弛SiGe合金膜，这产生明显的表面粗糙化250和位错缺陷260。所得的表面可能具有超过200-300埃RMS的起皱粗糙化250以及超过大约107个位错/cm2的位错缺陷密度260。
如图2C所示，单独的CMP工艺通常将表面粗糙度270减小至大约1-5埃RMS。然而，CMP工艺通常不减少硅锗层210中的位错260，因而必须伴随全面的清洁工艺。
因而，由于平坦化工艺是成本相对较高且耗时的工艺，所以传统技术存在缺点。传统技术还具有相对高的位错水平。非常需要一种更好的低成本的方法，其能够完全松弛应变SiGe合金膜，同时控制表面粗糙度和位错缺陷水平。
发明内容
这里公开了一种用于对半导体层进行蚀刻退火的方法。除了在松弛过程期间控制粗糙度增加这个显著效果之外，该方法还具有充分减少位错的意想不到的优点。减小的位错密度是有利的，因为载流子迁移率与成品率增大了。
在一个实施例中，所述方法包括将应变的未松弛SiGe合金层暴露于氢气和例如氯化氢之类的卤素气体的混合物。卤素气体对氢气的比大约为0.001至10。该工艺在700-1200℃之间的高温下执行。执行该工艺持续足以去除合金膜材料的某一厚度的一段时间，从而保持低的并且受控的表面粗糙度。通过使用蚀刻退火，与传统退火工艺相比，最终的表面粗糙度可以减低大约50％或更高，并且位错密度可以减小大约两个数量级。
在另一个实施例中，提供了一种形成应变半导体层的方法。该方法包括在具有第一晶格常数的晶圆上生长具有渐变掺杂剂分布特性(profile)的应变第一半导体层。掺杂剂使第一半导体层具有第二晶格常数。所述方法还包括：在所述第一半导体层上生长具有第二晶格常数的应变全尺寸(boxed)第二半导体层，以及在所述第二半导体层上生长具有第一晶格常数的牺牲第三半导体层。所述方法还包括对第三和第二半导体层进行蚀刻退火，其中第三半导体层被去除，并且第二半导体层被松弛。所述方法还包括：在当前被松弛的第二半导体层上生长具有第二晶格常数的第四半导体层，其中所述第四半导体层是松弛的，以及在第四半导体层上生长具有第一半导体晶格常数的应变第五半导体层。所述方法控制半导体层的表面粗糙度。所述方法还具有减少半导体层中的位错的附加优点。
附图说明
在附图中，以示例而非限制的方式图示了本发明，附图中相同的标号指代相似的元件，其中：
图1示出了用于控制半导体材料的表面粗糙度和位错的传统技术工艺的流程图。
图2A示出了根据传统技术的具有初始表面粗糙度的应变半导体层的横截面视图。
图2B示出了根据传统技术的在退火步骤之后具有更高表面粗糙度和位错密度的松弛半导体层的横截面视图。
图2C示出了根据传统技术的在经传统退火的表面上执行CMP工艺之后具有平整表面的半导体层的横截面视图。
图3示出了根据本发明一个实施例的用于控制半导体材料的表面粗糙度和位错的工艺的流程图。
图4A示出了根据传统技术的具有初始表面粗糙度的应变半导体层的横截面视图。
图4B示出了在执行根据本发明一个实施例的方法之后具有平整表面和减小的位错密度的松弛半导体层的横截面视图。
图4C示出了在使用根据本发明一个实施例的方法制造的松弛半导体层上沉积的器件层的横截面视图。
图5A示出了根据传统技术的试验所得表面粗糙度。
图5B示出了根据本发明一个实施例的试验所得表面粗糙度。
图6A示出了根据传统技术的实验所得位错缺陷密度。
图6B示出了根据本发明一个实施例的试验所得位错缺陷密度。
图7示出了根据本发明一个实施例用于控制应变半导体层的表面粗糙度并减少位错的工艺的流程图。
图8A-图8C示出了根据本发明一个实施例的具有减小的表面粗糙度和减少的位错的应变半导体结构的横截面视图。
具体实施方式
下面将详细说明本发明的实施例，实施例的示例在附图中被图示。尽管将结合这些实施例来说明本发明，但是应当理解，它们不是意在将本发明限于这些实施例。相反，本发明意在覆盖可以被包含在权利要求限定的本发明范围之内的各种替换、修改和等同物。此外，在下文对本发明的详细描述中，为了充分理解本发明，阐述了许多具体细节。但是应当理解，本发明可以在没有这些具体细节的条件下实施。在其它示例中，为了不混淆本发明的多个方面，没有详细描述公知的方法、程序、组件和电路。
参考图3，示出了根据本发明一个实施例用于控制应变SiGe合金膜的表面粗糙度并减少位错的工艺的流程图。如图3中所示，工艺开始于步骤310，其中在晶圆上生长应变SiGe合金层，该SiGe合金层的表面基本平整且几乎没有原生(as-grown)的位错。由于长出的晶圆接近完全应变或完全应变，并且还没经历作为开始松弛过程的热循环，所以粗糙度较低。在步骤320，通过使用例如外延生长室让晶圆在蚀刻环境下经受高温退火，所述表面被“蚀刻退火”。类似的工艺被用于在被称作“外延平滑(epi-smoothing)”的工艺中平滑无应变膜。在2001年9月11日授权的题目为“Surface Finishing of SOI Substrates Using an EPI Process”的美国专利No.6,287,941中公开了外延平滑工艺，该专利通过引用被包含于此。由于所施加的用于松弛应变膜的蚀刻工艺控制总的粗糙度而非平滑表面，所以下文将其称作“蚀刻退火”。
蚀刻退火工艺包括将应变半导体材料的表面经受包括含卤素化合物的蚀刻剂，所述含卤素化合物例如是HCl、HF、HI、HBr、SF6、CF4、NF3、CCl2F2等。在700-1200℃的高温或更高温下执行蚀刻退火工艺。已经发现足以松弛应变SiGe膜的温度和蚀刻剂的同时使用有助于减少或消除位错的产生，同时降低表面的松弛粗糙化。这种有益的效果被认为与在无蚀刻退火期间存在的应力诱导螺旋尖端(stress inducing cycloidic cusptip)的减少有关(H.Gao & W.D.Nix，“Surface Roughening ofHeteroepitaxial Thin Films”，Annu.Rev.Mater.Sci.1999，29，pg.173-209)。在Gao和Nix的工作中，解释了由晶格失配引起的应变促使在具有周期性尖锐尖端的表面上产生波动外形，其中波动外形有助于在这些高应力的位置处产生位错。在膜松弛期间同时进行的蚀刻工艺被认为显著钝化或圆化了尖端，这减小了应力集中，进而通过影响位错的产生动力学来减小表面位错密度。蚀刻环境也不利于表面粗糙化。
蚀刻退火工艺可以在高温范围内执行，这将有助于远离表面来集中形成位错，以松弛SiGe层的晶格结构。热处理可以来自电阻加热器、RF加热器、高强灯等。热处理装置应当能够以大约10-20℃/秒或更高的速率加热半导体材料。
由于步骤310的应变膜生长是在外延生长反应器中进行的，并且蚀刻退火步骤320也是在相同系统中进行的，所以这些步骤的重复是直接进行的，并且可以充分利用该工艺的总的经济性，这是因为不需要任何清洁、外部退火或CMP平坦化步骤。随后器件层的生长330还可以在相同外延生长反应器中原位进行，这进一步改进了工艺的效率和成本。
蚀刻退火工艺以下述方式去除应变半导体材料，即钝化在膜松弛时在表面上形成的尖锐(粗糙化)特征。蚀刻速率是时间、温度以及蚀刻剂的类型与浓度的函数。因此，在蚀刻退火工艺期间控制这些参数就控制了蚀刻量。蚀刻退火工艺一直进行到与无蚀刻剂的退火相比，该工艺将表面粗糙度减小大约50％或更高为止。因此，蚀刻退火工艺用来在膜松弛期间控制表面粗糙化，使之足以用于随后的半导体器件制备工艺。该方法还具有将位错减小两个或更高数量级的附加优点。
此外，与局限于去除几十纳米或更少半导体材料的传统CMP工艺不同，蚀刻退火工艺可以用来去除多达几百纳米或更多的半导体材料。
蚀刻退火后的半导体层320可以用于在其上制备其它层或在其内制备器件区。所得半导体层330减小的位错密度有利地使载流子迁移率更高。更高的载流子迁移率改进了器件的特性，所述器件例如是场效应晶体管、双极晶体管等。
在示例性实现中，工艺在步骤310处以单晶硅锗(SiGe)的半导体层开始。原生的应变硅锗层具有大约2埃均方根(RMS)的粗糙度，并且具有小于大约1个位错/cm2。
在步骤320处，硅锗层的表面在蚀刻退火工艺中在700-1200℃的高温下被暴露于含氯化氢的气体，从而：
SiGe(固态)+4HCl(气态)→SiCl4(气态)+2H2(气态)+Ge该工艺基本是用于生长硅锗层的外延沉积工艺的反过程。差异在于如果氯化氢的浓度太高的话，晶圆表面被蚀刻而非硅锗被沉积。蚀刻退火工艺在应变松弛工艺的同时去除硅锗，并且已被用来帮助降低不希望的位错的出现和表面粗糙化。因此，蚀刻退火工艺用来控制表面粗糙化并减小位错密度，同时基本实现完全的膜松弛。
在图4A-4C所图示的本发明的一个实施例中，通过在没有高成本的外部平坦化步骤的条件下实现可用的应变硅器件层，蚀刻退火工艺得到了比传统技术成本更低的替代方式。在图4A中，在基础硅晶圆420上生长应变SiGe层410，应变SiGe层410具有大约1-2埃RMS的低表面粗糙度430和1个位错/cm2或更小量级上的未松弛的低位错缺陷密度440。
如图4B所示，根据本发明的一个实施例，蚀刻退火工艺通常将表面粗糙度450控制到大约2-10埃RMS。本领域技术人员将知道，蚀刻退火不会影响产生位错的过程。然而，与在没有蚀刻环境的条件下进行退火所得到的大约107个位错/cm2相比，蚀刻退火工艺得到将位错密度减小到大约105个位错/cm2的意想不到的优点。蚀刻退火工艺在完全松弛膜方面也非常有效，进而使其适于作为基础来生长应变硅器件膜470，如图4C所示。
所得的松弛半导体层可以用于在其上制备半导体层或在其中制备器件区。半导体层的位错减少的特性有利地使载流子迁移率更高。半导体层中的高载流子迁移率改进了形成在其中的器件的特性。
现在参考图5A-5B和图6A-6B，这些图像图示了可由根据本发明一个实施例的方法获得的试验结果，这些试验结果在这里不应限制权利要求的范围。在本示例中，初始SiGe层是在680℃下生长的1500埃厚的恒定组分硅锗层(25％的锗含量)。所有原生晶圆在热处理或蚀刻退火处理之前具有亚纳米RMS的表面粗糙度。所有原生晶圆还在很大程度上是未松弛的，然而在1100℃下进行蚀刻退火或热处理之后，发现样品松弛到超过90％的水平。
一般而言，通过使用高分辨X射线衍射(HRXRD)由来自(224)面的掠入射/掠出射X射线反射来确定Si衬底上的SiGe层的应变状态的松弛。对于Si衬底上的SiGe层，通过比较来自Si衬底反射的两个反射光的角度偏移来确定松弛度。对于100％的松弛结构，SiGe晶格将是正立方体，两个SiGe(224)反射光(掠入射和掠反射)将从Si衬底反射偏移相同的角度。随着应变增大，这些偏移的差也增大。被进行300秒的1100℃热处理的Si-Ge(25％)层的松弛百分比的一般值超过90％，其中百分比松弛由下述公式给出：
Relax % = [ a SiGe - a Si a SiGe Re - a Si ] * 100
其中aSiGe和aSi分别是Si和SiGe的晶格常数。Re表示完全松弛。
如图5A所示，一个晶圆在1100℃下被热退火300秒，并具有超过60埃RMS的热处理后粗糙度，这被认为对器件加工来说太高。在本文中，粗糙度被简单地定义为晶圆表面高度的标准偏差。这通常被称作均方根(RMS)粗糙度。通过使用数字设备轻敲模式原子力显微镜(AFM)在2平方微米的面积上进行测量，来测量粗糙度。从晶圆表面的AFM图像获取高度或z值的标准偏差，来计算RMS粗糙度。图5B示出了经历1100℃、300秒蚀刻退火工艺的类似起始样品的AFM测量结果。该样品的RMS粗糙度被测得为约6埃，比没有进行蚀刻退火的等同热处理低了超过10倍。
在这些试验中，使用被称作Epi CenturaTM的Applied Materials单晶圆大气压“外延生长”室使表面经历热退火与蚀刻退火工艺。所述室具有两个模块，利用辐射灯阵列来向样品硅锗提供辐射热。所述室包括闭环温度控制，其使用的两个光测温计能够对所述室中的样品和承载气(susceptor)两者进行独立的温度测量。室温从生长温度以受控速率逐渐上升，并且随后在大约1100℃处保持300秒。引入到室中的承载气对热退火处理来说是H2气体，对蚀刻退火处理来说是HCl和H2气体的混合物。用于蚀刻退火处理的HCl流速小于1升/分钟，H2气体的流速大约为100升/分钟。室内气压通常保持在大约一个大气压下。其它参数以标准的方式进行控制。
松弛的机制必然伴有位错的形成，所述位错是线缺陷，线缺陷理论上局限于Si、SiGe界面并且平行于该界面。这些位错被称为错配位错。然而，在实际的松弛中，许多位错还从表面处出现。这些位错被称为螺旋位错。它们的产生主要是因为，熵只在与表面平行的方向上阻止松弛膜的自发形变。与所有的位错相似，螺旋位错是线位错，其中晶体晶格局部扭曲以适应晶体材料的塑性变形。如此，由于受力键和悬空键的原因，Si或SiGe的表面蚀刻速率在从表面出现的螺旋位错的附近处可能不同。为了测量本工作中的位错缺陷密度，使用稀释的Schimmel(5份0.2M的CrO3和4份49％的氢氟酸)来显露从表面出现的螺旋位错。延伸到表面的每个位错被该蚀刻溶液作用5到15秒，结果形成蚀刻凹点，该蚀刻凹点可以在利用衍射干涉对比度(DIC)的光学显微镜下看到，该光学显微镜有时被称作Nomarski显微镜。每单位面积下已知视场中的凹点数目被定义为位错密度。
如上所述进行处理的样品(图5A和5B)随后使用Schimmel蚀刻来进行标记用于得出位错缺陷密度。如图6A所示，根据传统技术处理的样品具有超过106个位错/cm2的Schimmel蚀刻位错缺陷密度。对经蚀刻退火后的样品进行类似标记，并且具有小于5×104个位错/cm2的低得多的位错缺陷密度。
这些结果清楚示出了蚀刻退火带给用于在基础晶圆上制备松弛晶格失配半导体层的工艺的显著质量与成本优势。
试验结果仅仅是示例性的，因而在这里不应当限制权利要求的范围。本领域普通技术人员会意识到，可以作出许多其它的变化、替代和修改。例如，在不脱离要求保护的本发明的范围的条件下，工艺可以在不同温度下、不同压强与流速下、使用不同的化学试剂等来执行。
参考图7，示出了根据本发明一个实施例用于控制应变半导体层的表面粗糙度并减少位错的工艺的流程图。如图7所示，工艺开始于步骤710，在晶圆上生长应变渐变第一半导体层。该晶圆包括具有第一晶格常数的半导体。应变渐变第一半导体层包括具有渐变掺杂剂分布特性的半导体，其中掺杂剂提供第二晶格常数。第一晶格常数小于第二晶格常数。术语“晶格常数”是指正常松弛单晶状态下的晶格结构。
在一个实现中，应变渐变第一半导体层包括具有渐变掺杂分布特性的应变SiGe合金。由外延沉积工艺形成大约4000-20000埃(
Figure G038A0952019960417D000111
)的应变渐变SiGe层。锗(Ge)的掺杂分布特性从晶圆处的大约0％增加到应变SiGe层表面处的25％。在一个实现中，在氯化氢(HCl)环境中进行外延沉积工艺。原生的应变渐变SiGe层具有大约为2埃均方根(RMS)的粗糙度，以及小于大约1个位错/cm2。
在720处，在应变渐变第一半导体层上生长应变全尺寸第二半导体层。生长的应变全尺寸第二半导体层具有第二晶格常数。术语“全尺寸”是指该层的掺杂分布特性基本恒定。由于原生的半导体接近完全应变或完全应变，并且还没经历开始松弛过程的热循环，所以应变全尺寸第二半导体层的粗糙度低。在一个实现中，应变全尺寸第二半导体层包括具有恒定Ge掺杂分布特性的应变SiGe层。由外延沉积工艺来形成大约500-5000埃的应变全尺寸SiGe层。Ge的掺杂分布特性在整个第一应变全尺寸SiGe层中大约为25％。在一个实现中，外延沉积工艺在HCl环境下进行。
在730处，在应变全尺寸第二半导体层上生长牺牲第三半导体层。生长的牺牲第三半导体层具有第一晶格常数。在一个实现中，牺牲第三半导体层包括硅(Si)层。由外延沉积工艺形成大约100-300埃的牺牲Si层。还应当认识到，可以省略生长牺牲第三半导体层。
在740处，对全尺寸第二半导体层和牺牲第三半导体层进行蚀刻退火。通过使用例如外延生长室让晶圆在蚀刻环境下经受高温退火，所述表面被“蚀刻退火”。蚀刻退火蚀刻掉在730形成的牺牲第三半导体层，并且松弛在720形成的应变全尺寸第二半导体层。蚀刻退火还可以松弛在710形成的渐变应变第一半导体层。与无蚀刻环境下进行的简单退火相比，这种蚀刻退火产生更平滑的表面。
类似的工艺已被用于在被称作“外延平滑(epi-smoothing)”的工艺中平滑无应变膜。在2001年9月11日授权的题目为“Surface Finishing ofSOI Substrates Using an EPI Process”的美国专利No.6,287,941中公开了该外延平滑工艺，该专利通过引用被包含于此。由于所施加的用于松弛应变膜的蚀刻工艺控制总的粗糙度而非平滑表面，所以下文将其称作“蚀刻退火”。
在一个实现中，蚀刻退火工艺包括将牺牲Si层经受包括含卤素化合物的蚀刻剂，所述含卤素化合物例如是HCl、HF、HI、HBr、SF6、CF4、NF3、CCl2F2等。在700-1200℃的高温或更高温下执行蚀刻退火工艺。例如，应变全尺寸SiGe层和牺牲Si层的表面在蚀刻退火工艺中在700-1200℃的高温下被暴露于含HCl的气体，从而：
SiGe(固态)+4HCl(气态)→SiCl4(气态)+2H2(气态)+Ge该工艺基本是用于生长硅锗层的外延沉积工艺的反过程。差异在于如果氯化氢的浓度太高的话，所述表面被蚀刻而非硅锗被沉积。蚀刻退火工艺在应变松弛工艺的同时去除硅和硅锗，并且已被用来帮助降低不希望出现的位错和表面粗糙化。因此，蚀刻退火工艺用来控制表面粗糙化并减小位错密度，同时基本实现完全的膜松弛。
相应地，蚀刻剂去除牺牲Si层。此外，已经发现足以松弛应变全尺寸SiGe层或应变全尺寸SiGe与应变渐变SiGe层的温度和蚀刻剂的同时使用有助于减少或消除位错的产生，同时降低表面的松弛粗糙化。这种有益的效果被认为与在无蚀刻退火期间存在的应力诱导螺旋尖端的减少有关(H.Gao & W.D.Nix，“Surface Roughening of Heteroepitaxial Thin Films”，Annu.Rev.Mater.Sci.1999，29，pg.173-209)。在Gao和Nix的工作中，解释了由晶格失配引起的应变促使在具有周期性尖锐尖端的表面上产生波动外形，其中波动外形有助于在这些高应力的位置处产生位错。在晶格松弛期间同时进行的蚀刻工艺被认为显著钝化或圆化了尖端，这降低了应力集中，因而通过影响位错的产生动力学来减小表面位错密度。蚀刻环境也不利于表面粗糙化。
蚀刻退火工艺可以在高温范围内执行，这将有助于远离表面来集中位错，以松弛全尺寸SiGe层的晶格结构。热处理可以来自电阻加热器、RF加热器、高强灯等。热处理装置应当能够以大约10-20℃/秒或更高的速率加热半导体材料。
由于应变渐变SiGe层、应变全尺寸SiGe层和牺牲Si层是在外延生长反应器中进行的，并且蚀刻退火也是在相同系统中进行的，所以这些步骤的重复是直接进行的，并且可以充分利用该工艺的总的经济性，这是因为不需要任何清洁、外部退火或CMP平坦化步骤。
蚀刻退火工艺以下述方式去除应变半导体材料，即钝化在膜松弛时在表面上形成的尖锐(粗糙化)特征。蚀刻速率是时间、温度以及蚀刻剂的类型与浓度的函数。因此，在蚀刻退火工艺期间控制这些参数就控制了蚀刻量。蚀刻退火工艺一直进行到与无蚀刻剂的退火相比，该工艺将表面粗糙度减小了大约50％或更高为止。因此，蚀刻退火工艺用来在膜松弛期间控制表面粗糙化，使之足以用于随后的半导体器件制备工艺。该方法还具有将位错减小两个或更高数量级的附加优点。
此外，与局限于去除几十纳米或更少半导体材料的传统CMP工艺不同，蚀刻退火工艺可以用来去除多达几百纳米或更多的半导体材料。
还应当认识到，可以在310形成的应变渐变第一半导体层的生长期间中途执行蚀刻退火。此外，可以在诸如310、320和/或330的多个工艺期间执行不止一次的蚀刻退火。
在750，在松弛全尺寸第二半导体层上生长全尺寸第四半导体层。生长的全尺寸第四半导体层具有第二晶格常数并且具有松弛的结构。在一个实现中，全尺寸第四半导体层包括具有恒定Ge掺杂分布特性的松弛SiGe层。由外延沉积工艺形成大约1000-10000埃的全尺寸SiGe层。在整个全尺寸SiGe层中，Ge的掺杂分布特性大约为25％。在一个实现中，外延沉积工艺在HCl环境下进行。
在760处，在全尺寸第四半导体层上生长第五半导体层。生长的第五半导体层具有第一晶格常数。相应地，第五半导体层被形成作为应变半导体层。在一个实现中，第五半导体层包括硅(Si)层。由外延沉积工艺形成大约100-200埃的第二Si层。
第五半导体层可以用来在其上制备其它层或在其中制备器件区。所得应变第五半导体层减小的位错密度有利地使载流子迁移率更高。更高的载流子迁移率改进了器件的特性，所述器件例如是场效应晶体管、双极晶体管等。
现在参考图8A-8C，示出了根据本发明一个实施例的具有减小的表面粗糙度和减少的位错的应变半导体结构的横截面视图。
如图8A所示，中间半导体结构包括晶圆810。在晶圆810上形成应变渐变第一半导体层820。在应变渐变第一半导体层820上形成应变全尺寸第二半导体层830。在应变全尺寸第二半导体层830上形成牺牲第三半导体层840。
如图8B所示，示出了蚀刻退火工艺之后的应变半导体结构。渐变第一半导体层820和全尺寸第二半导体层已经被蚀刻退火工艺松弛。牺牲第三半导体层840已被去除。
如图8C所示，示出了形成器件层之后的应变半导体结构。在松弛的全尺寸第二半导体层830上形成并且松弛全尺寸第四半导体层850。在松弛的全尺寸第四半导体层850上形成第五半导体层860。第五半导体层860具有第一晶格常数，并且松弛的全尺寸第四半导体层850具有第二晶格常数。因此，第五半导体层860包括应变半导体层。
通过在没有高成本的外部平坦化步骤的条件下实现可用的应变硅器件层，蚀刻退火工艺得到了比传统技术成本更低的替代方式。此外，本领域技术人员应该知道，蚀刻退火不会影响产生位错的过程。然而，与在没有蚀刻环境的条件下进行退火所得到的大约107个位错/cm2相比，蚀刻退火工艺得到将位错密度减小到大约105个位错/cm2的意想不到的优点。蚀刻退火工艺在完全松弛膜方面也非常有效，进而使其适于作为基础来生长应变硅器件膜，
所得的应变第五半导体层860可以用于在其上制备半导体层或在其中制备器件区。半导体层的位错减少的特性有利地使载流子迁移率更高。第五半导体层860中的高载流子迁移率改进了形成在其中的器件的特性。
本发明的至少一个实施例提供了一种形成应变半导体层的方法。该方法包括在晶圆上生长具有第一晶格常数的应变半导体层。该方法还包括对应变半导体层进行蚀刻退火，其中应变半导体层被松弛。该方法控制半导体层的表面粗糙度。该方法还具有减少半导体层中的位错的意想不到的优点。
出于图示和说明的目的上文已经描述了本发明的具体实施例。它们不是要将本发明穷尽或者局限于公开的具体形式，很明显根据上述教导可以作出许多修改和变化。所选择并描述的实施例是为了最好地解释本发明的原理及其实际应用，从而使本领域技术人员能够利用适于所构思的具体用途的各种修改形式来最好地使用本发明和各种实施例。所附权利要求和其等同物限定本发明的范围。

Claims (14)

1.一种形成应变半导体层的方法，包括：
提供具有第一晶格常数的晶圆；
在所述晶圆上生长具有渐变掺杂剂分布特性的应变第一半导体层，其中所述掺杂剂使所述第一半导体层具有第二晶格常数；
在所述第一半导体层上生长具有所述第二晶格常数的应变全尺寸第二半导体层；
在所述第二半导体层上生长具有所述第一晶格常数的牺牲第三半导体层；
对所述第三和第二半导体层进行蚀刻退火，其中所述第三半导体层被去除，并且所述第二半导体层被松弛；
在所述第二半导体层上生长具有所述第二晶格常数的第四半导体层，其中所述第四半导体层是松弛的；以及
在所述第四半导体层上生长具有所述第一半导体晶格常数的应变第五半导体层。
2.一种用于控制应变半导体材料的表面粗糙度的方法，包括：
提供具有第一晶格常数的晶圆；
在所述晶圆上生长具有渐变掺杂剂分布特性的应变第一半导体层，其中所述掺杂剂使所述第一半导体层具有第二晶格常数；
在所述第一半导体层上生长具有所述第二晶格常数的应变全尺寸第二半导体层；
在所述第二半导体层上生长具有所述第一晶格常数的牺牲第三半导体层；以及
对所述第三和第二半导体层进行蚀刻退火，其中所述第三半导体层被去除，并且所述第二半导体层被松弛。
3.根据权利要求1或2所述的方法，其中所述第二半导体层的表面粗糙度被减小了大约50％或更多。
4.根据权利要求1或2所述的方法，其中所述第二半导体层的位错密度被减小了大约两个或更多数量级。
5.根据权利要求1或2所述的方法，其中对所述第二半导体层的所述表面进行蚀刻退火的步骤包括：将所述第二半导体层暴露到包括含卤素蚀刻剂的蚀刻环境中。
6.根据权利要求1或2所述的方法，还包括将所述第二半导体层暴露于氢(H)。
7.根据权利要求1所述的方法，其中生长所述应变第一半导体层的步骤包括外延沉积渐变硅锗。
8.根据权利要求1所述的方法，其中生长所述应变全尺寸第二半导体层的步骤包括外延沉积硅锗。
9.根据权利要求1所述的方法，其中生长所述牺牲第三半导体层的步骤包括外延沉积硅。
10.根据权利要求1所述的方法，其中生长所述全尺寸第四半导体层的步骤包括外延沉积硅锗。
11.根据权利要求1所述的方法，其中生长所述第五半导体层的步骤包括外延沉积硅。
12.根据权利要求2所述的方法，其中对所述第三半导体层的所述表面进行蚀刻退火的步骤还包括：将所述第三半导体层暴露于氢。
13.根据权利要求2所述的方法，其中对所述第三半导体层进行蚀刻退火的步骤还包括：将所述第三半导体层的温度增大到700至1200摄氏度之间。
14.一种用于减少半导体材料中的位错的方法，包括：
提供具有第一晶格常数的晶圆；
在所述晶圆上生长具有渐变掺杂剂分布特性的应变第一半导体层，其中所述掺杂剂使所述第一半导体层具有第二晶格常数；
在所述第一半导体层上生长具有所述第二晶格常数的应变全尺寸第二二半导体层；
在所述第二半导体层上生长具有所述第一晶格常数的牺牲第三半导体层；以及
对所述第三和第二半导体层进行蚀刻退火，其中所述第三半导体层被去除，并且所述第二半导体层被松弛。
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