Connect public, paid and private patent data with Google Patents Public Datasets

用于芯片上系统的电感器及其制造方法

Info

Publication number
CN1624916A
CN1624916A CN 200410010418 CN200410010418A CN1624916A CN 1624916 A CN1624916 A CN 1624916A CN 200410010418 CN200410010418 CN 200410010418 CN 200410010418 A CN200410010418 A CN 200410010418A CN 1624916 A CN1624916 A CN 1624916A
Authority
CN
Grant status
Application
Patent type
Prior art keywords
inductor
system
chip
method
manufacturing
Prior art date
Application number
CN 200410010418
Other languages
English (en)
Other versions
CN100495703C (zh )
Inventor
孙洪成
李孝钟
李义亨
河商录
金一龙
金二权
Original Assignee
三星电子株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date

Links

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10Inductors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227Inductive arrangements or effects of, or between, wiring layers
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00Fixed inductances of the signal type
    • H01F17/0006Printed inductances
    • H01F2017/0046Printed inductances with a conductive path having a bridge
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/02Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets
    • H01F41/04Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets for manufacturing coils
    • H01F41/041Printed circuit coils
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

本发明公开了一种用于芯片上系统的电感器及制造该电感器的方法。该电感器包括通过连接多个导电图案形成导线,其中该导电图案从在下布线上形成的籽层生长。该方法包括使用电解镀层工艺或非电镀层工艺从籽层生长多个相邻的导电图案,直到它们彼此连接。该方法还能够将导线的高度和宽度调节到所需值。

Description

用于芯片上系统的电感器及其制造方法

技术领域

本发明一般涉及一种电感器及制造该电感器的方法。更具体地,本发明涉及一种用于芯片上系统(system-on-a-chip,SOC)的射频(RF)器件的电感器以及制造该电感器的方法。

要求享受于2003年11月6日提交的韩国专利申请No.2003-78195的优先权,该专利申请的全部公开内容在此引用作参考。

背景技术

SOC包括与系统所有元件一起集成的单个微芯片。该系统的元件一般包括独立工作的半导体器件或电路。例如,用于无线通讯的SOC一般包括微处理器、数字信号处理器(DSP)、随机存储器(RAM)器件和只读存储器(ROM)。通常,SOC元件集成在大规模集成(LSI)电路或集成电路(IC)上。

在用于RF通讯的SOC中,半导体器件和RF电路通常集成在单个芯片上。在集成电路形成在半导体基板上之后,电感器一般形成在SOC的集成电路上。具有螺旋或螺线管结构的薄膜型电感器通常使用在SOC中,因为它易于与集成电路结合。另外,薄膜型电感器用于各种器件,例如电压控制振荡器(VCO)、滤波器或逆变器。

传统的薄膜型电感器被公开在各种国家专利出版物中,例如包括韩国专利申请公开No.2003-20603,韩国专利No.348250和日本专利申请公开No.1998-241983。

图1A到1C是示出在上面提到的韩国专利申请公开中公开的制造常规电感器的方法的横截面图。

参考图1A,软磁薄膜15形成在基板10上,该基板形成在硅晶片上。软磁薄膜15具有包括氮化铁钽(FeTaN)层和钛(Ti)层的双层结构。

氧化硅绝缘膜20形成在软磁薄膜15上,用于电镀工艺的籽层(seedlayer)25形成在绝缘膜20上。籽层25具有包括铜(Cu)层和铬(Cr)层的双层结构。

光敏膜30沉积在籽层25上,然后掩模35形成在光敏膜30上。通过掩模35的图案将光敏膜30曝光。掩模35的图案限定了具有线圈结构的电感器。

参考图1B,通过对光敏膜30的曝光部分显影,穿过光敏膜30形成多个孔。这些孔使位于光敏膜30下面的籽层25暴露出。电感器的线圈40从籽层25形成以填充这些孔。线圈40通过使用包含铜的镀液的电镀工艺形成。

参考图1C,除去光敏膜30并使用湿蚀刻工艺蚀刻掉线圈40的环之间暴露出的籽层25的部分以在绝缘膜20上完成线圈40。使用环氧树脂粘结膜45将线圈40贴附到上部磁膜50上,以在基板10上形成电感器。

在上述制造常规电感器的方法中,线圈40从籽层25填充光敏膜30中的孔的生长速率随孔尺寸的增加而显著下降。随电感器宽度和高度的增加,线圈生长速率相应减慢,因此电感器及相关RF器件的制造时间和成本提高。然而,电感器具有足够的宽度和高度以确保电感器的所需电特性是重要的。

发明内容

本发明提供了一种根据简化工艺制造的用于SOC的电感器。本发明也提供了一种使用简化的工艺制造用于SOC的电感器的低成本方法。

根据本发明的一个方案,一种电感器,包括形成在基板上的籽层和形成在籽层上的导线。导线通过连接多个从籽层生长的导电图案形成。优选在基板和籽层之间形成防扩散层,并优选在导线上形成保护层。另外,优选采用各自的导电图案填充包括孔阵列的模层。

根据本发明的另一个方案,一种电感器,包括:包含导电结构的基板、形成在基板上的籽层、形成在籽层上的模层以及形成在籽层上的导线。模层包括暴露出籽层的孔阵列,导线电连接到导电结构。通过连接多个从籽层生长的导电图案而形成导线。优选在导线上形成保护层。

根据本发明的又一个方案,一种电感器,包括:包含导电结构的基板、包含具有形成在基板上的内表面上的孔阵列的模层、在孔阵内表面上形成的籽层以及在籽层形成的导线。导线电连接到导电结构并通过连接多个从籽层生长的导电图案而形成。

根据本发明的又一个方案,一种电感器,包括:包含导电结构的基板、包含具有在基板上形成的内表面的孔阵列的模层、在孔阵列内表面上和在模层上形成的第一籽层、在第一籽层上形成的帽盖层、在位于孔阵列中的部分帽盖层上形成的第二籽层以及在第二籽层形成的导线。导线电连接到导电结构并通过连接多个从第二籽层生长的导电图案而形成。

根据本发明的又一个方案,提供一种制造电感器的方法。该方法包括在籽层上形成模层,其中模层包括暴露出籽层的孔阵列。该方法进一步包括从籽层在模层上形成导电图案以填充孔阵列。该方法进一步包括通过在模层上生长导电图案并连接导电图案而在模层上形成导线。优选该方法进一步包括在模层上形成防反射层并在导线上形成保护层。

根据本发明的又一个方案,提供一种制造电感器的方法。该方法包括在包括导电结构的基板上形成包括具有内表面的孔阵列的模层并且在孔阵列的内表面上和在模层上形成防扩散层。该方法进一步包括在位于孔阵列中的部分防扩散层上形成籽层图案,并从籽层图案形成导电图案以填充孔阵列。该方法还进一步包括通过在模层上生长导电图案和通过连接导电图案而在模层上形成导线并在导线上形成保护层。

仍然根据本发明的另一个方案,提供一种制造电感器的方法。该方法包括在包括导电结构的基板上形成包括孔阵列的模层并且在孔阵列的内表面上和在模层上形成防扩散层。该方法进一步包括在防扩散层上形成第一籽层,并在第一籽层上形成帽盖层,并在位于孔阵列中的部分帽盖层上形成第二籽层。该方法还进一步包括从第二籽层图案形成导电图案以填充孔阵,在模层上生长导电图案并连接导电图案,由此在模层上形成导线,并在导线上形成保护层。

根据本发明,通过使用电解工艺或非电镀层工艺,可以以相对低的成本很容易地制造包括螺旋导线的电感器。通过使用电解工艺或非电镀层工艺(electroless plating process),调节导电图案的生长速率,将导线的宽度和高度调节到所需值。与传统的电感器的高度相比,导线的所需高度经常相对的高。调节导线的高度使得由本发明形成的电感器具有在基板上的相对高的螺旋结构。

与形成电感器有关的制造时间和成本由于显著的裕度而潜在地降低,因为不需要用于将电感器与形成在基板上的下布线结构电连接的额外工艺。因此,优选电感器直接形成在常规基板上而没有任何另外的工艺,由此使用传统的制造电感器的制造装置,易于以低成本在基板上形成具有相对高的螺旋结构的电感器。

附图说明

附图示出本发明几个选择的实施例。在图中:图1A到图1C是示出制造常规电感器的方法的横截面图;图2是示出根据本发明一个方案形成的典型电感器的平面图;图3A到图3E是沿图2的I到I’线切割的图2中所示的电感器的横截面图;图3A到图3E示出图2中所示电感器的制造方法;图4A是进一步示出图3B所示的掩模元件的平面图;图4B是进一步示出用于形成根据本发明的一个方案的导电图案的掩模的平面图;图5A是示出图3C中的导电图案的横截面的电子显微图;图5B是示出图3E中电感器平面图的电子显微图;图6是示出根据本发明的另一个方案的典型电感器的横截面图;图7A到图7E是示出图6中典型电感器的制造方法的横截面图;图8是示出图7C中的导电图案的横截面的电子显微图;图9A到图9E是示出根据本发明的另一个方案的电感器的制造方法的横截面图;图10A和图10B是示出图9D中的导电图案的横截面的电子显微图;图11是示出仍根据本发明的另一个方案的典型电感器的平面图;图12是沿II到II’线切割的图11中所示的电感器部分的横截面图;以及,图13A到图13D是示出图12中电感器的制造方法的横截面图。

具体实施方式

现在参考附图更详尽地描述本发明,在附图中示出了本发明的几个实施例。在图中,为了清楚起见,层和区的厚度被放大,且全文中相同的附图标记表示相同的元件。可以理解当元件如层、区和基板被称作在另一元件“上”或“之上”时,该层即可直接在另一元件之上,也可具有插入元件。

图2是示出根据本发明的一个方面的电感器的平面图。在图2中,电感器200包括螺旋导线190。螺旋导线190电连接到作为在基板上形成的下布线元件一部分形成的触头160。所以,螺旋导线190位于包括触头160的下布线之上并以螺旋结构形成。导线190优选通过连接从籽层(未示出)生长出的多个导电图案而形成。

电感器200一般包括在基板上形成的籽层。包括绝缘隔层或导电层的多层结构通常形成在基板和籽层之间。

图3A到图3E为沿图2中从I到I’延伸的线截取的横截面图。图3A到图3E示出图2电感器的制造方法。

参考图3A,绝缘层150形成在包括下导电结构的基板(未示出)上。通过使用光刻工艺部分蚀刻绝缘层150,穿过绝缘层150形成开口155。下导电结构一般包括字线、位线、导电图案和焊盘(pad)。开口155暴露出电连接到下导电结构的下布线(未示出)的一部分。

导电层形成在绝缘层150上以填充开口155。导电层通常使用如金属或掺杂的多晶硅的导电材料形成。通过化学机械抛光(CMP)工艺、内蚀刻工艺(etch back process)、CMP工艺和内蚀刻工艺的组合、或者光刻工艺来部分地去除导电层,直到暴露出绝缘层150。作为部分去除导电层的结果,电连接到下布线的触头160形成在开口155中。包括触头160的下布线电连接到位于基板上的下导电结构。

防扩散层165形成在触头160和绝缘层150上。防扩散层165通常具有单层结构和多层结构。单层结构通常使用钽(Ta)、氮化钽(TaN)、氮化铝钽(TaAlN)、硅化钽(TaSi2)、钛(Ti)、氮化钛(TiN)、氮化硅钛(TiSiN)或氮化钨(WN)。多层结构通常使用包括由钽(Ta)、氮化钽(TaN)、氮化铝钽(TaAlN)、硅化钽(TaSi2)、钛(Ti)、氮化钛(TiN)、氮化硅钛(TiSiN)和氮化钨(WN)构成的一组之中的的至少两种元素的混合物。防扩散层165通常具有50到1000埃的厚度。防扩散层165防止包含在导电图案185(参见图3C)中的铜扩散到下部结构。

籽层170形成在防扩散层165上。籽层170通常由化学汽相沉积(CVD)工艺或如溅射工艺或真空蒸发工艺的物理汽相沉积(PVD)工艺形成。籽层170优选由PVD工艺形成,并具有大约100到5000埃的厚度。作为选择,籽层170使用导电材料形成,该导电材料基本上防止了诸如氧化膜或氮化膜的表面绝缘膜的形成。例如,籽层170使用铂(Pt)、钯(Pd)、镍(Ni)、银(Ag)、金(Au)或其合金形成。

光刻胶膜涂在籽层170上。通过具有如图3B所示的多个孔的掩模220将光刻胶膜曝光。光刻胶膜用作模层(mold layer)来形成导线190,如图3D所示。光刻胶膜通常具有大约500到30000埃的厚度以充分长出导电图案185(参见图3C)。

图4A是进一步示出图3B中的掩模220的平面图。

参考图3B和4A,掩模220包括图案215,该图案具有以螺旋形设置的多个孔阵列,以形成具有导线190的电感器200。当使用掩模220对光刻胶膜曝光时,光刻胶膜按照掩模220的螺旋形形成多个孔阵列。在曝光的光刻胶膜显影之后,包括多个按照掩模220的螺旋形设置的沟道(trench)或孔阵列180的光刻胶图案175形成在籽层170上。

虽然图4示出形成在掩模220中的一对螺旋形孔阵,但是孔阵的数量和尺寸是可以变化的,它根据电感器200的尺寸和结构变化。

图4B是显示用于形成根据本发明的一个具体实施例的导线的掩模230的平面图。

参考图4B,掩模230包括具有多个根据电感器结构螺旋设置的沟道的图案225。沟道的尺寸和数量根据电感器的尺寸和结构变化。

现在参考图3B,使用掩模220对光刻胶膜曝光和显影,结果,具有孔阵列180的光刻胶图案175形成在籽层170上。沟道或孔阵列180部分地暴露出籽层170。沟道或孔阵180优选具有大约500到30000埃的深度。

根据本发明的一个方面,防反射层(ARL)形成在光刻胶膜上以保证光刻工艺的工艺裕度(process margin)。通过使用ARL作为蚀刻掩模对光刻胶膜构图,然后在籽层170上形成光刻胶图案175。ARL一般具有大约50到1000埃的厚度。

在本发明的另一个方面中,考虑到连续的蚀刻工艺,在籽层170上形成蚀刻阻止层。然后在蚀刻阻止层上形成光刻胶图案175。蚀刻阻止层通常使用氮化物,例如氮化硅,形成。

参考图3C,通过电解镀层工艺(electrolytic plating process)从籽层170将多个导电图案185形成在光刻胶图案175上,以填充沟道或孔阵列180。通常采用大约20到40mA/cm2的电流密度并使用包括硫酸铜(CuSO4)溶液、硫酸(H2SO4)溶液以及包括氯离子(Cl-)的溶液的镀液进行电解镀层工艺。导电图案185按照图3C中箭头所示的方向从籽层170生长,使得在光刻胶图案175上形成导电图案185的上部。当导电图案185从籽层170在孔阵列180中生长时,在相对于基板的垂直方向上在孔阵列180中的生长加快,而沿相对于基板的水平方向在孔阵列180中的生长受到限。一旦导电图案185充满孔阵列180,则导电图案185的上部在光刻胶图案175上形成凸起。

参考图3D,用于形成图3C的导电图案185的电解镀层工艺被延续以在光刻胶图案175上形成导线190。换句话说,在光刻胶图案175上导电图案185垂直和水平生长,直到导电图案185彼此连接,由此在光刻胶图案175上形成导线190。当由延续电解镀层工艺形成导线190时,导线190的上部通常具有蘑菇状。

现在给出用于形成导线190的工艺概要,它包括一些额外的细节。导电图案185从籽层170垂直生长。接下来,导电图案185在光刻胶图案175上水平和垂直生长,如图3C和图3D所示。然后根据它们的垂直和水平生长,邻近的导电图案185在光刻胶图案175上彼此连接,导致导线190的形成。通过调节导电图案185的垂直和水平生长,将导线190的宽度和厚度调整到所需值。为了获得此结果,一旦它们已经充满孔阵列180时,延续执行电解镀层工艺以进一步使导电图案185生长。进一步的生长使得邻近的导电图案185彼此连接,由此在光刻胶图案175上形成导线190。为了使导线190形成具有所需的宽度和厚度,在充满孔阵列180后对导电图案185的生长进行有利地调节。导线190优选具有约1000到100000埃的厚度。通常导线190在光刻胶图案175上具有足够的厚度,因为导电图案185的水平生长在孔阵列180是受限制的。

参考图3E,除了位于导线190下面的一部分光刻胶图案175,光刻胶图案175被部分去除。当光刻胶图案175被部分去除时,籽层170被部分暴露出。部分除去暴露出的籽层170和防扩散层165以完成成具有螺旋结构的导线190。通过湿蚀刻工艺,部分除去光刻胶图案175、籽层170和防扩散层165。使用有机剥离剂(stripper)、包括浓度相当高的臭氧(O3)的溶液、或包括二氧化碳(CO2)的标准清洁(SC)溶液进行湿蚀刻工艺。作为选择,光刻胶图案175可以通过抛光工艺或剥离(stripping)工艺部分去除。在本发明的一个实施例中,可以使用氟化氢(HF)溶液和过氧化氢(H2O2)溶液的混合物或氟化氢(HF)溶液和硝酸(HNO3)溶液的混合物部分去除籽层170和防扩散层165。当在光刻胶图案175上形成ARL时,同时去除ARL和光刻胶图案175。

形成保护层195以包围导线190,由此完成电感器200,其优选包括多个导线190。电感器200具有由多个导线190形成的螺旋结构。一般使用碳化硅(SiC)或氮化硅(SiN)形成保护层195。作为选择,保护层195具有包括碳化硅、氮化硅和碳氧化硅的至少两层膜的多层结构。保护层195优选具有约100到1000埃的厚度。保护层195形成在防扩散层165的剩余部分的侧壁上、籽层170的剩余部分的侧壁上、光刻胶图案175的剩余部分的侧壁上,以及形成在螺旋结构的导线190上。

图5A是显示图3C中的导电图案的横截面的电子显微照片;图5B是显示图3E中电感器平面图的电子显微照片;参考图5A和图5B,通过上述电解镀层工艺导电图案185垂直和水平生长,以在光刻胶图案175上形成包括螺旋导线190的电感器200。每个导电图案185具有蘑菇状的上部。

图6是显示根据本发明的一个方面的电感器的横截面图。根据该方面,导线的制造方法包括与参考图3A到图3D描述的工艺相同的工艺。

参考图6描述电感器300的制造方法。在具有绝缘层250的基板上制造电感器300,如以上所述那样该绝缘层具有穿过它的触头260。完全除去用于形成导线290的光刻胶图案,部分除去籽层270和防扩散层265。于是暴露出导线290的下部。

保护层295形成在绝缘层250上、暴露出的籽层270和防扩散层265上、以及导线290上。保护层295通常具有由碳化硅、碳氧化硅或氮化硅构成的单层结构,或具有从碳化硅、碳氧化硅或氮化硅构成的组中选择的若干层的多层结构。从导线290的上部到绝缘层265形成保护层295,借此完全包围导线290。

图7A到图7E是显示图6中电感器的制造方法的横截面图。在图7A到图7E中,未示出包括具有字线、位线和焊盘的下导电结构的基板。

参考图7A,绝缘层350形成在基板上。部分蚀刻绝缘层350以形成暴露出电连接到下导电结构的下布线的开口355。

在绝缘层350上形成导电层以填充开口355。导电层可以使用金属或掺杂的多晶硅形成。然后通过CMP工艺、内蚀刻工艺或CMP工艺和内蚀刻工艺的组合部分去除导电层。部分去除导电层直到暴露出绝缘层350。于是,在开口355中形成电连接到下布线的触头360。包括触头360的下布线电连接到在基板上形成的下导电结构。

在绝缘层350和触头360上形成模层365。模层365可以使用氧化物或光刻胶形成。部分蚀刻模层365以形成多个暴露出如上所述的触头360的沟道或孔阵列370。模层365通常具有约500到30000埃的厚度,从而容易形成导线400(参见图7D)并使下导电结构与导线400充分绝缘。

当使用氧化物形成模层365时,在模层365上另外形成光刻胶膜。使用如图4A或图4B所示的掩模将光刻胶膜曝光,以形成包括多个孔阵列或沟道的光刻胶图案。在光刻胶膜上另外形成约50到1000埃厚的ARL后,在模层365上形成光刻胶图案。接着,使用光刻胶图案作为掩模蚀刻模层365,由此形成具有深度为500到1000埃并穿过模层365的沟道或孔阵列370。

当使用光刻胶形成模层365时,优选使用图4A或图4B中的掩模直接曝光模层365,从而形成穿过模层365的沟道或孔阵列370,其中沟道或孔阵列370具有内表面。

参考图7B,防扩散层375形成在模层365上、触头360上以及沟道或孔阵列370的内表面上。防扩散层375具有约50到1000埃的厚度。防扩散层375通常具有单层结构或多层结构。单层结构通常包括钽、氮化钽、氮化铝钽、氮化硅钽、硅化钽、钛、氮化钛、氮化钨、氮化硅钛或其合金。多层结构通常包括由钽、氮化钽、氮化铝钽、氮化硅钽、硅化钽、钛、氮化钛、氮化钨、氮化硅钛以及其合金构成的组中的至少两种成分(element)。

通过CVD工艺或如溅射工艺或真空蒸发工艺的PVD工艺,第一籽层380形成在防扩散层375上。第一籽层380具有大约100到5000埃的厚度。第一籽层380优选使用铜、铂、钯、镍、银、金或其合金形成。

使用如铝的金属在第一籽层380上形成帽盖层385。帽盖层385具有约100到500埃的厚度。当除去在模层365上的部分籽层390时,作为帽盖层385中金属氧化的结果,在帽盖层385上形成金属氧化膜。即,除了形成在孔阵列370中的帽盖层385的其它部分,帽盖层385的上部转换成金属氧化物绝缘膜,使得帽盖层385可以选择性地限制导电图案395的生长。(参见图7C)。所以,导电图案395可以在孔阵列370中快速生长,而导电图案395可以在帽盖层385的金属氧化膜上缓慢生长。使用铜、铂、钯、镍、银、金或其合金在帽盖层385上形成第二籽层390。

参考图7C,为了进行选择性的电解镀层工艺,通过CMP工艺、内蚀刻工艺或CMP工艺和内蚀刻工艺的组合除去一部分位于模层365上的第二籽层390。结果,第二籽层图案393形成在孔阵列370的内表面上。在孔阵列370的内表面上依次形成防扩散层375、第一籽层380、帽盖层385和第二籽层图案393,而在模层365上不形成第二籽层图案393。

通过使用选择性电解镀层工艺,导电图案395从第二籽层图案393选择性地并垂直地生长,以填充孔阵列370。使用约20到40mA/cm2的电流密度和使用包括硫酸铜溶液、硫酸溶液以及包含氯离子的电镀溶液进行电解镀层工艺。如上所述,由于导电图案395的水平生长被限制在孔阵列370中,所以导电图案395在孔阵列370中从第二籽层图案393垂直生长。当连续地进行选择性的电解镀层工艺时,填充孔阵列370的导电图案395在模层365上水平地和垂直地生长。包含金属氧化膜的帽盖层385限制在孔阵列370中的导电图案395的水平生长。然而,因为由于帽盖层385在孔阵列370的上部形成瓶颈结构,所以在用导电图案395充满孔阵列370之后,导电图案395水平和垂直生长。充满孔阵列370的导电图案395在如箭头所指示的水平和垂直方向上连续地生长,使得相邻的导电图案395彼此连接,形成具有所需宽度和高度的导线400。

图8是示出图7C中的导电图案的横截面的电子显微图。

如图7C和图8所示,虽然导电图案395的水平生长在孔阵列370中受到限制,但在充满孔阵列370之后导电图案395仍然在垂直和水平方向都生长。结果,相邻的导电图案395彼此连接,从而形成导线400。

参考图7D,具有所需宽度和高度的导线400通过连接相邻的导电图案395自第二籽层图案393形成在模层365上。导电图案395通过连续进行电解镀层工艺被连接。在导电图案395充满孔阵列370后,可以有利地调节导电图案395的生长速率,以形成具有大约1000到100000埃高度的导线400。

参考图7E,除了被导线400覆盖的部分,部分地除去帽盖层385、第一籽层380和防扩散层375。形成保护层405以覆盖导线400,由此形成具有包括多个导线400的螺旋结构的电感器430。可以使用氟化氢溶液和过氧化氢溶液的混合物或氟化氢溶液和硝酸溶液的混合物部分地去除帽盖层385、第一籽层380和防扩散层375。

在本发明的一个实施例中,在去除模层365后,在导线400上形成保护层405。当使用光刻胶形成模层365时,优选使用有机去除剂、包含相当高浓度的臭氧的溶液、或包含二氧化碳的SC溶液除去模层365。当使用氧化物形成模层365时,优选通过使用硫酸溶液的湿蚀刻工艺或如活性离子蚀刻工艺或等离子体蚀刻工艺的干蚀刻工艺除去模层365。

参考图7E,优选使用碳化硅或氮化硅形成保护层405。保护层405具有约100到1000埃的厚度。保护层405覆盖暴露出的导线400下面的帽盖层385、第一籽层380和防扩散层375的侧壁。

在本发明的一个实施例中,保护层405具有包括由碳化硅、氮化硅和碳氧化硅构成的组中的至少一种成分的多层结构。

图9A到图9E是示出根据本发明的一个方案的电感器的制造方法的横截面图。

参考图9A,绝缘层450形成在包括下导电结构的基板上。绝缘层450优选使用氧化物或氮化物形成。通过光刻工艺部分蚀刻绝缘层450,然后穿过绝缘层450形成开口455。下导电结构一般包括字线(word line)、位线(bitline)和焊盘。开口455暴露出电连接到下导电结构的下布线。

金属或掺杂多晶硅的导电层形成在绝缘层450上以填充开口455。通过CMP工艺、内蚀刻工艺、CMP工艺和内蚀刻工艺的组合来部分去除导电层,从而在开口455中形成触头460。触头460电连接到下布线。因此,包括触头460的下布线电连接到下导电结构。

具有约500到30000埃厚度的模层465形成在绝缘层450和触头460上。可以使用氧化物或光刻胶形成模层465。部分蚀刻模层465以形成暴露出如上所述的触头460的多个沟道或孔阵列470。沟道或孔阵列470具有1000到30000埃的深度。

当使用氧化物形成模层465时,在模层465上另外形成光刻胶膜。使用如图4A和图4B所示的一种掩模将光刻胶膜曝光,以形成包括多个孔阵列或沟道的光刻胶图案。在光刻胶膜上通常也形成约50到1000埃厚的ARL,然后在模层465上形成光刻胶图案。接着,使用光刻胶图案作为蚀刻掩模蚀刻模层465,由此形成穿过模层465的沟道或孔阵列470。

当使用光刻胶形成模层465时,优选使用图4A或图4B中的一种掩模直接曝光模层465而不形成另外的光刻胶膜,由此形成穿过模层465的沟道或孔阵列470,其中沟道或孔阵列470具有内表面。优选在模层465上形成另外的ARL以保证光刻工艺的工艺裕度。

参考图9B,具有约50到1000埃厚度的防扩散层475形成在模层465上、触头460上以及孔阵列470的内表面上。防扩散层475通常具有单层结构或多层结构。单层结构通常包括钽、氮化钽、氮化铝钽、氮化硅钽、硅化钽、钛、氮化钛、氮化钨、氮化硅钛或其合金。多层结构通常包括由钽、氮化钽、氮化铝钽、氮化硅钽、硅化钽、钛、氮化钛、氮化钨、氮化硅钛以及其合金构成的组的至少两种成分。

通过CVD工艺或如溅射工艺或真空蒸发工艺的PVD工艺,具有大约100到5000埃的厚度的籽层480形成在防扩散层475上。籽层480优选使用铜、铂、钯、镍、银、金或其合金形成。

参考图9C,在触头460上和在位于孔阵列470内表面的防扩散层475上形成籽层图案483以实现选择性非电镀层工艺。通过使用CMP工艺、内蚀刻工艺或CMP工艺和内蚀刻工艺的组合部分除去籽层480直到暴露出防扩散层475来形成籽层图案483。结果,防扩散层475和籽层图案483被定位在孔阵列470的内表面上,而只有防扩散层475位于模层465上。

参考图9D,使用选择性非电镀层工艺,从籽层图案483形成导电图案485,以填充孔阵列470。使用包含如甲醛或联氨的还原剂的硫酸铜溶液进行非电镀层工艺。如上所述,因为在孔阵列470中导电图案485的水平生长受到限制,导电图案485在孔阵列470中从籽层图案483垂直生长。当继续进行非电镀层工艺时,导电图案485充满孔阵列470,然后在模层465上水平和垂直生长。充满孔阵列470的导电图案485在如箭头所示的水平和垂直方向上继续生长,由此相邻的导电图案485彼此连接,形成具有所需宽度和高度的导线490。

图10A和图10B是示出图9D中的导电图案485的横截面的电子显微图。

参考图9D、图10A和图10B,随着非电镀层工艺的进行,导电图案485从籽层图案483垂直生长以填充孔阵列470。然后,导电图案485在模层465上垂直和水平生长。在本实施例中,导电图案485由非电镀层工艺形成,使得导电图案485具有相对密集的结构。

参考图9E,继续进行非电镀层工艺以连接从籽层图案483生长的邻近的导电图案485。在模层465上导电图案485在垂直和水平方向连续生长,结果邻近的导电图案485在模层465上彼此连接。如图9D、10A和10B所示,在导电图案485从籽层图案483以垂直方向生长后,它们在模层465上在垂直和水平方向上生长。导线490通过连接导电图案485形成。通常在导电图案485充满孔阵列470后调节导电图案485的生长速率,以形成所需宽度和高度的导线490。

参考图9E,具有约100到1000埃的厚度的保护层495形成在模层465上以覆盖导线490。可以使用碳化硅或氮化硅形成保护层495。

除去位于模层465上的部分保护层495以完成覆盖导线490的保护层495。结果,在基板上形成了具有螺旋导线490的电感器500。

在本发明的一个实施例中,在除去模层465后,形成保护层495以覆盖导线490。由于未除去位于导线490之下的防扩散层475,所以防扩散层475的侧壁也被保护层495覆盖。

图11是示出根据本发明一个实施例的电感器的平面图,图12是沿从II到II’延伸的线切割的图11中电感器部分的横截面图。

参考图11和图12,电感器600包括直接连接到下布线560的螺旋导线590,该下布线560包括用于电信号输入输出的焊盘570。换句话说,在电感器600中,螺旋导线590直接连接到下布线560的端部(焊盘570)而没有另外的电触头将它连接到下布线560。另外的电触头的省略有助于更简单、更低成本的制造工艺,因为它省去了触头形成工艺。

穿过下布线560的一部分而形成开口515,在下布线560中螺旋导线590是从开口515通过,以便防止螺旋导线590连接到下布线560。螺旋导线590直接连接到下布线560的端部(焊盘570),而因为开口515是穿过部分下布线560形成的,所以螺旋导线590不与下布线560接触。

图13A到图13D是示出图12中电感器的制造方法的横截面图。

参考图13A,绝缘层550形成在包括下导电结构的基板上。通常使用氧化物或氮化物形成绝缘层550。

使用金属或掺杂的多晶硅在绝缘层550上形成导电层,以在绝缘层550上形成下布线560。如图11所示,对导电层构图以形成下布线560,其电连接到下导电结构。同时穿过下布线560的一部分形成具有预定宽度的开口515,在下布线560中螺旋导线590(参见图13C)是从开口515通过。优选开口515具有稍微大于螺旋导线590的宽度的宽度。

参考图13B,具有约500到30000埃的厚度的模层565形成在下布线560上以填充开口515。模层565可以使用氧化物或光刻胶形成。部分蚀刻模层565以形成多个通过开口515同时暴露出下布线560的端部(即焊盘)和绝缘层550的一部分的孔。通过模层565形成的每个孔具有约500到30000埃的深度。如上所述,当使用氧化物形成模层565时,在模层565上另外形成光刻胶膜。使用基本和图4A或4B相同的掩模使光刻胶膜曝光,以形成包括多个孔的光刻胶图案。具有大约50到1000埃厚度的ARL通常另外形成在光刻胶膜上。然后使用光刻胶图案作为蚀刻掩模来蚀刻模层565,从而形成穿过模层565的孔。当使用光刻胶形成模层565时,可以使用基本和图4A或图4B相同的掩模对模层565直接曝光,而不用形成另外的光刻胶膜,由此形成穿过模层565的孔,其中该孔具有内表面。可以在模层565上直接形成另外的ARL以保证光刻工艺的工艺裕度。

具有大约50到1000埃厚度的防扩散层575形成在下布线560的暴露出的端部上、绝缘层550的暴露出的端部上、孔的内表面上和模层565上。防扩散层575通常具有单层结构或多层结构。单层结构通常包括钽、氮化钽、氮化铝钽、氮化硅钽、硅化钽、钛、氮化钛、氮化钨、氮化硅钛或其合金。多层结构通常包括由钽、氮化钽、氮化铝钽、氮化硅钽、硅化钽、钛、氮化钛、氮化钨、氮化硅钛以及其合金构成的组中的至少两种成分。

通过CVD工艺或PVD工艺,在防扩散层575上形成具有大约100到5000埃厚度的籽层。籽层优选使用铜、铂、钯、镍、银、金或其合金形成。

为了实现选择性电解镀层工艺或非电镀层工艺,在孔的内表面和下布线560的端部上通过除去位于模层565上的部分籽层而形成籽层图案580。可以通过使用CMP工艺、内蚀刻工艺或CMP工艺和内蚀刻工艺的组合形成籽层图案580。在此不蚀刻位于模层565上的防扩散层575。所以,籽层图案580和防扩散层575位于孔的内表面上,而只有防扩散层575位于模层565上。

通过选择性电解或非电镀层工艺,从籽层图案580形成导电图案585以填充孔。优选采用大约20到40mA/cm2的电流密度,并使用包括硫酸铜溶液、硫酸溶液以及包括氯离子的溶液的镀层溶液进行电解镀层工艺。优选使用包含如甲醛或联氨的还原剂的硫酸铜溶液进行选择性非电镀层工艺。

因为可以限制导电图案585在孔中的水平生长,导电图案585在孔中从籽层图案580垂直生长。当继续进行选择性电解镀层工艺或非电镀层工艺直到导电图案585充满孔时,然后继续进行以使导电图案585在模层565上水平和垂直生长。导电图案585在如箭头所示的水平和垂直方向继续生长,由此相邻的导电图案585彼此连接。

导电图案585电连接到下布线560的端部,而由于开口515导电图案585与下布线560的另一部分分开。即除了下布线560的端部,导电图案585与下布线560电绝缘。结果,通过省去了另外的涉及将导电图案图585电连接到下布线560的触头形成工艺而可以使电感器600(参见图13C)的制造方法简化并以低成本进行。

参考图13C,随着选择性电解或非电镀层工艺的进行,在导电图案585从籽层图案580垂直生长充满孔之后,导电图案585在模层565上垂直和水平生长。结果,通过连接导电图案585从籽层图案580在模层565上形成具有所需宽度和高度的导线590。当导电图案585由非电镀层工艺形成时,导电图案585可以具有相对密集的结构。具体而言,导电图案585在垂直和水平方向在模层565上连续生长,使得相邻的导电图案585在模层565上彼此连接。在导电图案585从籽层图案580垂直生长后,它们在模层565垂直和水平生长。通过导电图案585的水平和垂直生长形成导线590。优选在导电图案585孔后对导电图案585的生长速率进行调节以使导线590在模层565上形成具有所需的宽度和高度。

现在参考图13D,在去除位于模层565上的部分防扩散层575后,在模层565上形成具有约100到1000埃的厚度的保护层595,以覆盖导线590。使用碳化硅、氮化硅形成保护层595。所以,在基板上形成具有多个螺旋导线590的电感器600。在本发明的一个实施例中,在去除模层565后,形成保护层595以完全覆盖导线590。

总之,根据本发明,包括螺旋导线的电感器可以通过使用电解工艺或非电镀层工艺以相对低的成本而易于制造。

电感器优选包括具有所需宽度和高度的导线,这通过使用电解镀层工艺或非电镀层工艺来调节导电图案的生长速率获得。

因为导线的所需高度通常大于常规电感器,电感器可具有以基板上大的高度为特征的螺旋结构。

因为省去了将电感器电连接到形成在基板上的下布线所通常要求的另外的工艺,因此形成电感器所需的制造时间和成本可以被大大降低。可直接在常规的基板上形成电感器而无需任何另外的工艺,由此具有大高度的电感器可以使用制造电感器的常规装置以低成本而易于形成。

在附图和相应的文字描述中所公开的优选实施例是讲授的例子。本领域的技术人员可以理解,在不脱离本发明的范围的情况下可以对典型实施例在形式和细节上进行各种变化。本发明的范围由所附的权利要求书限定。

Claims (58)

1.一种电感器,包括:一籽层,形成在一基板上;和一导线,形成在所述籽层上,其中所述导线通过连接从所述籽层生长的多个导电图案形成。
2.如权利要求1所述的电感器,其中进一步包括:一防扩散层,形成在所述基板和所述籽层之间。
3.如权利要求1所述的电感器,其中进一步包括:一保护层,形成在所述导线上。
4.如权利要求3所述的电感器,其中所述保护层包括碳化硅或氮化硅。
5.如权利要求3所述的电感器,其中所述保护层具有大约100到1000埃的厚度。
6.如权利要求1所述的电感器,其中进一步包括:一模层,所述模层包括由所述多个导电图案中的一个分别填充的孔阵列。
7.如权利要求6所述的电感器,其中填充孔阵列的所述多个导电图案在所述模层上彼此连接以形成所述导线。
8.如权利要求6所述的电感器,其中所述模层包括氧化物或光刻胶。
9.如权利要求6所述的电感器,其中所述模层具有大约500到30000埃的一厚度。
10.如权利要求6所述的电感器,其中所述孔阵列的每个具有大约500到30000埃的一深度。
11.如权利要求1所述的电感器,其中进一步包括:一模层,所述模层包括由所述多个导电图案中的一个分别填充的沟道。
12.如权利要求11所述的电感器,其中填充所述沟道的所述多个导电图案在所述模层上彼此连接以形成所述导线。
13.如权利要求11所述的电感器,其中所述模层包括氧化物或光刻胶。
14.如权利要求11所述的电感器,其中所述模层具有大约500到30000埃的一厚度。
15.如权利要求11所述的电感器,其中所述沟道的每个具有大约500到30000埃的一深度。
16.如权利要求1所述的电感器,其中所述导线具有一圆形上部。
17.一种电感器,包括:一基板,包括一导电结构;一籽层,形成在所述基板上;一模层,形成在所述籽层上,其中所述模层包括暴露出所述籽层的孔阵列;以及一导线,形成在所述籽层上,其中所述导线电连接到所述导电结构上,并由多个连接的从所述籽层生长的导电图案形成。
18.如权利要求17所述的电感器,其中进一步包括:在所述基板和所述籽层之间形成的一防扩散层。
19.如权利要求17所述的电感器,其中进一步包括:一保护层,形成在所述导线上。
20.如权利要求17所述的电感器,其中所述导线具有一蘑菇状结构的一上部。
21.一种电感器,包括:一基板,包括一导电结构;一模层,形成在所述基板上,其中所述模层包括具有内表面的孔阵列;一籽层,形成在所述孔阵列的内表面上;以及一导线,形成在所述籽层上,其中所述导线电连接到所述导电结构并由从所述籽层生长的多个连接的导电图案形成。
22.如权利要求21所述的电感器,其中进一步包括:一防扩散层,形成在所述籽层和包括所述导电结构的所述基板之间。
23.如权利要求21所述的电感器,其中进一步包括:一保护层,形成在所述导线上。
24.如权利要求21所述的电感器,其中所述导线具有一圆形上部。
25.一种电感器,包括:一基板,包括一导电结构;一模层,形成在所述基板上,其中所述模层包括具有内表面的孔阵列;一籽层,形成在所述孔阵列的所述内表面上;以及一导线,形成在所述籽层上,其中所述导线电连接到所述导电结构上并由多个连接的从所述籽层生长的导电图案形成。
26.如权利要求25所述的电感器,其中进一步包括:一防扩散层,形成在所述籽层和包括所述导电结构的所述基板之间。
27.如权利要求25所述的电感器,其中进一步包括:一保护层,形成在所述导线上。
28.如权利要求25所述的电感器,其中所述导线具有一圆形上部。
29.一种电感器,包括:一基板,包括一导电结构;一模层,形成在所述基板上,其中所述模层包括具有内表面的孔阵列;一第一籽层,形成在所述孔阵列的所述内表面上和在所述模层上;一帽盖层,形成在所述第一籽层上;一第二籽层,形成在位于所述孔阵列中的所述帽盖层的部分上;以及一导线,形成在所述第二籽层上,其中所述导线电连接到所述导电结构上并由多个连接的从所述第二籽层生长的导电图案而形成。
30.如权利要求29所述的电感器,其中进一步包括:一防扩散层,形成在所述第一籽层和包括所述导电结构的所述基板之间以及所述第一籽层和所述模层之间。
31.如权利要求29所述的电感器,其中所述第一籽层包括选自铜、铂、钯、镍、银、金及其合金所构成的组中的一成分。
32.如权利要求29所述的电感器,其中所述帽盖层包括铝(Al)。
33.如权利要求32所述的电感器,其中所述帽盖层具有大约100到500埃的一厚度。
34.如权利要求29所述的电感器,其中所述第二籽层包括选自铜、铂、钯、镍、银、金及其合金所构成的组中的一成分。
35.如权利要求29所述的电感器,其中进一步包括:一保护层,形成在所述导线上。
36.如权利要求29所述的电感器,其中所述导线具有一圆形上部。
37.一种制造电感器的方法,包括以下步骤:在一籽层上形成一模层,其中所述模层包括暴露出所述籽层的孔阵列;从所述籽层在所述模层上形成一导电图案以填充所述孔阵列;以及通过在所述模层上生长所述导电图案并连接所述导电图案在所述模层上形成一导线。
38.如权利要求37所述的方法,其中形成所述模层的步骤包括:在所述籽层上形成一光刻胶膜;以及通过对所述光刻胶膜构图在所述籽层上形成一光刻胶图案,其中所述光刻胶图案包括暴露出所述籽层的所述孔阵列。
39.如权利要求38所述的方法,其中形成所述光刻胶图案包括:在所述光刻胶膜上放置一掩模,所述掩模包括具有基本平行设置的孔阵列的一图案;以及使用所述掩模对所述光刻胶膜曝光。
40.如权利要求38所述的方法,其中进一步包括:在所述光刻胶膜上形成一防反射层。
41.如权利要求40所述的方法,其中进一步包括:在形成所述导线之后除去所述光刻胶图案和所述防反射层。
42.如权利要求41所述的方法,其中使用一有机去除剂、含有相对高浓度的臭氧的溶液或含有二氧化碳的标准清洁溶液除去所述光刻胶图案和所述防反射层。
43.如权利要求37所述的方法,其中形成所述模层的步骤包括:在所述籽层上形成一氧化物层;在所述氧化物层上形成一光刻胶膜;通过对所述光刻胶膜构图在所述氧化物层上形成一光刻胶图案;以及通过使用所述光刻胶图案作为一蚀刻掩模,蚀刻所述模层形成穿过所述模层的孔阵列。
44.如权利要求37所述的方法,其中进一步包括:在所述籽层和底层结构之间形成一防扩散层。
45.如权利要求44所述的方法,其中进一步包括:在形成所述导线之后,部分地除去所述籽层和所述防扩散层,位于导线下面的所述籽层和所述防扩散层的部分除外。
46.如权利要求45所述的方法,其中使用含有氟化氢溶液和过氧化氢或氟化氢溶液和硝酸的溶液部分去除所述籽层和所述防扩散层。
47.如权利要求37所述的方法,其中进一步包括:在所述导线上形成一保护层。
48.如权利要求37所述的方法,其中通过电解镀层工艺或非电镀层工艺形成所述导线。
49.如权利要求48所述的方法,其中使用包括硫酸铜溶液、硫酸溶液以及包括氯离子的溶液的镀层溶液并采用大约20到40mA/cm2的电流密度来进行电解镀层工艺。
50.一种制造电感器的方法,包括以下步骤:在一籽层上形成一模层,其中所述模层包括暴露出所述籽层的沟道;从所述籽层在所述模层上形成一导电图案以填充沟道;以及通过在所述模层上生长所述导电图案并连接所述导电图案,在所述模层上形成一导线。
51.如权利要求50所述的方法,其中形成所述模层步骤包括:在所述籽层上形成一光刻胶膜;通过对所述光刻胶膜构图在所述籽层层上形成一光刻胶图案,其中所述光刻胶图案包括暴露出所述籽层的沟道。
52.如权利要求51所述的方法,其中形成所述光刻胶图案的步骤包括:在所述光刻胶膜上放置一掩模,所述掩模包括具有基本平行沟道的一图案;以及使用所述掩模对所述光刻胶膜曝光。
53.一种制造电感器的方法,包括以下步骤:在包括一导电结构的一基板上形成一模层,其中所述模层包括具有内表面的孔阵列;在所述孔阵列的所述内表面上和在所述模层上形成一防扩散层;在位于所述孔阵列中的所述防扩散层的部分上形成籽层图案;从所述籽层图案形成导电图案以填充所述孔阵列;通过在所述模层上生长所述导电图案和通过连接所述导电图案在所述模层上形成一导线;以及在所述导线上形成一保护层。
54.如权利要求53所述的方法,其中形成所述籽层图案的步骤包括:在所述防扩散层上形成一籽层;以及除去位于所述模层上的所述籽层的部分。
55.如权利要求54所述的方法,其中通过化学机械抛光工艺、内蚀刻工艺、或者化学机械抛光工艺和内蚀刻工艺的组合来进行除去所述籽层的所述部分。
56.如权利要求53所述的方法,其中通过电解镀层工艺或非电镀层工艺形成所述导线。
57.一种制造电感器的方法,包括以下步骤:在包括一导电结构的一基板上形成一模层,其中所述模层包括具有内表面的孔阵列;在所述孔阵列的内表面上和在所述模层上形成一防扩散层;在所述防扩散层上形成一第一籽层;在所述第一籽层上形成一帽盖层;在位于孔阵列中的所述帽盖层的部分上形成一第二籽层图案;从所述第二籽层图案形成导电图案以填充孔阵列;通过在所述模层上生长导电图案并连接所述导电图案而在所述模层上形成一导线;以及在所述导线上形成一保护层。
58.如权利要求57所述的方法,其中形成所述第二籽层图案的步骤包括:在所述帽盖层上形成一第二籽层;以及除去位于所述模层上的所述第二籽层的部分。
CN 200410010418 2003-11-06 2004-11-08 用于芯片上系统的电感器及其制造方法 CN100495703C (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR78195/03 2003-11-06
KR20030078195A KR100689665B1 (ko) 2003-11-06 2003-11-06 시스템 온 칩용 인덕터의 제조 방법

Publications (2)

Publication Number Publication Date
CN1624916A true true CN1624916A (zh) 2005-06-08
CN100495703C CN100495703C (zh) 2009-06-03

Family

ID=34431727

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 200410010418 CN100495703C (zh) 2003-11-06 2004-11-08 用于芯片上系统的电感器及其制造方法

Country Status (5)

Country Link
US (2) US20050116317A1 (zh)
KR (1) KR100689665B1 (zh)
CN (1) CN100495703C (zh)
DE (1) DE602004014331D1 (zh)
EP (1) EP1530226B1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105316714A (zh) * 2012-09-27 2016-02-10 Tdk株式会社 各向异性镀敷方法以及薄膜线圈

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100598113B1 (ko) * 2005-01-03 2006-07-07 삼성전자주식회사 인덕터 및 인덕터 형성 방법
KR100760915B1 (ko) * 2005-12-29 2007-09-21 동부일렉트로닉스 주식회사 반도체 소자의 인덕터 구조 및 그 제조 방법
KR100737155B1 (ko) * 2006-08-28 2007-07-02 동부일렉트로닉스 주식회사 반도체 소자의 고주파 인덕터 제조 방법
US20080122567A1 (en) * 2006-08-31 2008-05-29 Jun Su Spiral inductors on a substrate
JP4305678B2 (ja) * 2007-05-11 2009-07-29 セイコーエプソン株式会社 半導体装置
US8183162B2 (en) * 2008-09-12 2012-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a sacrificial layer
US20120086101A1 (en) 2010-10-06 2012-04-12 International Business Machines Corporation Integrated circuit and interconnect, and method of fabricating same
US20130140671A1 (en) * 2011-12-06 2013-06-06 Win Semiconductors Corp. Compound semiconductor integrated circuit with three-dimensionally formed components
US8956975B2 (en) 2013-02-28 2015-02-17 International Business Machines Corporation Electroless plated material formed directly on metal
KR101503144B1 (ko) * 2013-07-29 2015-03-16 삼성전기주식회사 박막 인덕터 소자 및 이의 제조방법
KR101483876B1 (ko) * 2013-08-14 2015-01-16 삼성전기주식회사 인덕터 소자 및 이의 제조방법
US20150311161A1 (en) * 2014-04-28 2015-10-29 International Business Machines Corporation Selective plating without photoresist

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5665251A (en) * 1994-11-23 1997-09-09 International Business Machines Corporation RIE image transfer process for plating
US6010829A (en) * 1996-05-31 2000-01-04 Texas Instruments Incorporated Polysilicon linewidth reduction using a BARC-poly etch process
KR100211030B1 (ko) * 1996-12-21 1999-07-15 정선종 다층 금속배선 기술을 이용한 모스트랜지스터 내장형 인덕터 소자
JPH10241983A (ja) * 1997-02-26 1998-09-11 Toshiba Corp 平面インダクタ素子とその製造方法
FI971180A (fi) * 1997-03-20 1998-12-23 Micronas Oy Stripe-line-kela
US6117784A (en) 1997-11-12 2000-09-12 International Business Machines Corporation Process for integrated circuit wiring
FR2771843B1 (fr) * 1997-11-28 2000-02-11 Sgs Thomson Microelectronics Transformateur en circuit integre
US6326673B1 (en) * 1998-08-07 2001-12-04 Windbond Electronics Corp. Method and structure of manufacturing a high-Q inductor with an air trench
JP4049978B2 (ja) * 1999-09-15 2008-02-20 三星電子株式会社Samsung Electronics Co.,Ltd. メッキを用いた金属配線形成方法
KR100348250B1 (ko) 1999-10-11 2002-08-09 엘지전자 주식회사 마이크로 수동소자의 제조 방법
US6469609B2 (en) * 2000-01-28 2002-10-22 Electronics And Telecommunications Research Institute Method of fabricating silver inductor
US6368484B1 (en) * 2000-05-09 2002-04-09 International Business Machines Corporation Selective plating process
JP2002110453A (ja) 2000-09-28 2002-04-12 Kyocera Corp 薄膜電子部品および基板
KR100368930B1 (ko) 2001-03-29 2003-01-24 한국과학기술원 반도체 기판 위에 높이 떠 있는 3차원 금속 소자, 그 회로모델, 및 그 제조방법
US6905950B2 (en) * 2001-06-27 2005-06-14 Advanced Micro Devices, Inc. Growing copper vias or lines within a patterned resist using a copper seed layer
US6667536B2 (en) * 2001-06-28 2003-12-23 Agere Systems Inc. Thin film multi-layer high Q transformer formed in a semiconductor substrate
KR20030002204A (ko) * 2001-06-30 2003-01-08 주식회사 하이닉스반도체 반도체 장치의 다중 나선형 인덕터
KR100440810B1 (ko) 2001-09-04 2004-07-21 한국전기연구원 저손실 박막 인덕터의 제조방법
US6646347B2 (en) * 2001-11-30 2003-11-11 Motorola, Inc. Semiconductor power device and method of formation
US6750750B2 (en) * 2001-12-28 2004-06-15 Chartered Semiconductor Manufacturing Ltd. Via/line inductor on semiconductor material
US6444517B1 (en) * 2002-01-23 2002-09-03 Taiwan Semiconductor Manufacturing Company High Q inductor with Cu damascene via/trench etching simultaneous module
JP3874268B2 (ja) * 2002-07-24 2007-01-31 Tdk株式会社 パターン化薄膜およびその形成方法
KR100476708B1 (ko) * 2002-12-27 2005-03-17 매그나칩 반도체 유한회사 인덕터 형성방법
US6897152B2 (en) * 2003-02-05 2005-05-24 Enthone Inc. Copper bath composition for electroless and/or electrolytic filling of vias and trenches for integrated circuit fabrication
KR100558002B1 (ko) * 2003-09-26 2006-03-06 삼성전자주식회사 선택적 전기도금 공정을 이용한 금속패턴 형성방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105316714A (zh) * 2012-09-27 2016-02-10 Tdk株式会社 各向异性镀敷方法以及薄膜线圈
CN105316714B (zh) * 2012-09-27 2017-11-14 Tdk株式会社 各向异性镀敷方法以及薄膜线圈

Also Published As

Publication number Publication date Type
US20080102409A1 (en) 2008-05-01 application
KR20050043341A (ko) 2005-05-11 application
DE602004014331D1 (de) 2008-07-24 grant
US20050116317A1 (en) 2005-06-02 application
EP1530226B1 (en) 2008-06-11 grant
US7807337B2 (en) 2010-10-05 grant
EP1530226A2 (en) 2005-05-11 application
CN100495703C (zh) 2009-06-03 grant
KR100689665B1 (ko) 2007-03-08 grant
EP1530226A3 (en) 2006-10-25 application

Similar Documents

Publication Publication Date Title
US6479902B1 (en) Semiconductor catalytic layer and atomic layer deposition thereof
US6245670B1 (en) Method for filling a dual damascene opening having high aspect ratio to minimize electromigration failure
US6528884B1 (en) Conformal atomic liner layer in an integrated circuit interconnect
US7550380B2 (en) Electroless plating of metal caps for chalcogenide-based memory devices
US6245663B1 (en) IC interconnect structures and methods for making same
US6709973B1 (en) Method of fabricating semiconductor device
US6144099A (en) Semiconductor metalization barrier
US6277765B1 (en) Low-K Dielectric layer and method of making same
US6492260B1 (en) Method of fabricating damascene metal wiring
US6610596B1 (en) Method of forming metal interconnection using plating and semiconductor device manufactured by the method
US20070069364A1 (en) Semiconductor device and method for manufacturing same
US6420189B1 (en) Superconducting damascene interconnected for integrated circuit
US6169024B1 (en) Process to manufacture continuous metal interconnects
US6509267B1 (en) Method of forming low resistance barrier on low k interconnect with electrolessly plated copper seed layer
US6737728B1 (en) On-chip decoupling capacitor and method of making same
US20030218253A1 (en) Process for formation of a wiring network using a porous interlevel dielectric and related structures
US5183795A (en) Fully planar metalization process
US6153521A (en) Metallized interconnection structure and method of making the same
US20030199169A1 (en) Method of forming dual damascene interconnection using low-k dielectric
US6468898B1 (en) Method of manufacturing semiconductor device
US7262505B2 (en) Selective electroless-plated copper metallization
US6649464B2 (en) Method for manufacturing semiconductor device having capacitor and via contact
US6787460B2 (en) Methods of forming metal layers in integrated circuit devices using selective deposition on edges of recesses and conductive contacts so formed
US20060125100A1 (en) Method of manufacturing semiconductor device, and semiconductor device
US20030139034A1 (en) Dual damascene structure and method of making same

Legal Events

Date Code Title Description
C06 Publication
C10 Request of examination as to substance
C14 Granted
C17 Cessation of patent right