CN1577825A - 用于半导体封装的引线框架 - Google Patents
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Abstract
一种引线框架,用于半导体器件,至少具有内部引线部分和外部引线部分,引线框架包括:引线框架的基础材料,由铜或铜合金构成;Pd或Pd合金电镀层,通过下层电镀层形成于所有表面或至少内部或外部引线部分上;以及下层电镀层由代替Ni电镀层的非铁磁金属构成。优选使用Ag、Sn、Au和Zn电镀层作为非铁磁金属。此外,优选使用Sn-Ag和Sn-Zn合金电镀层作为非铁磁金属。
Description
技术领域
本发明涉及用于半导体封装的引线框架,更具体地涉及使用铜或铜合金作为基础材料的用于半导体封装的引线框架。
背景技术
考虑到电特性,处理高速信号的用于半导体封装的引线框架使用铜或铜合金作为基础材料。通常,从改善焊接引线特性的角度出发,为使用铜或铜合金的引线框架提供镀有如银的贵金属的焊接部分(参见,例如EP1094519A1)。
对于使用铜或铜合金作为基础材料并部分地镀有如银的贵金属的引线框架,通常在引线框架的外部引线上形成焊料膜以改善外部引线的焊接特性。
然而,近年来,从环境保护的角度出发,无Pb安装或无Pb焊接目前正在成为主流。对于适合用于安装的用于半导体封装的引线框架,已经越来越需要提供镀有Pd或Pd合金的铜或铜合金的基础材料。镀有Pd或Pd合金的引线框架在其整个表面都镀有Pd或Pd合金,不需要如在引线框架上部分地电镀贵金属的繁琐操作,并提供了如良好的焊接引线特性和焊料可湿性的优点。
当半导体元件通过芯片焊接被接合到芯片托盘上时,当半导体元件的电极被引线焊接到内部引线时,或当半导体元件被树脂覆盖时,引线框架被加热。然而,由于热,基础材料中的铜热扩散到引线框架的表面,并当引线框架被实际安装到线路板时,所扩散的铜被氧化从而极大地降低了焊料的可湿性。因此,为了通过阻止在目前正在成为主流的Pd引线框架中铜的扩散来提高与Pd层的接合力,并为了提高耐热性和耐腐蚀性,在铜基板的表面电镀Ni,然后电镀Pd,并进一步薄镀Au。薄镀Au是为了在Pd层的表面形成薄Au层,并用来保护Pd层,阻止Pd层被氧化以及保持Pd层的焊接特性。
图3为优选用于半导体器件的引线框架的平面图。引线框架20具有外部引线部分22、内部引线部分24和芯片托盘部分26,芯片托盘部分26限定了安装元件,在其上安装如IC、元件(未示出)的半导体。通过支撑条28和坝条(dam bar)32把这些部分连接到导轨30、30。
在制造半导体器件的过程中,基本由作为基础材料的铜或铜合金构成的引线框架20被镀上金属层,这将在后面详细介绍。然后,通过芯片连接或芯片焊接步骤在芯片托盘26上安装半导体元件或芯片(未示出),通过引线焊接步骤利用布线(未示出)把半导体元件的电极电连接到内部引线24,并利用树脂(未示出)密封内部引线24和布线,如此获得半导体器件。
可以使用外部引线22通过回流步骤把如此获得半导体器件安装到任何电路或线路板(未示出)。
图4示出了在具有在Pd电镀层之下形成的Ni电镀层的引线框架上的传统电镀结构,其中标号10代表铜或铜合金的基础材料,11代表Ni电镀层,14代表Pd电镀层,以及16代表Au薄镀层。Ni电镀层11的厚度为0.2到2.0μm,Pd电镀层14的厚度为0.001到0.10μm,以及Au电镀层16的厚度为0.001到0.03μm。
然而,近年来的趋势是半导体封装的集成度更高、更密以在极高频率下工作。因此,在超过1.0GHz的频率下工作的半导体封装中,半导体元件可能将发生故障,因为在由镀有Pd或Pd合金的铜或铜合金的基础材料构成的引线框架上,作为中间层的Ni电镀层是铁磁材料。即对于在极高频率下工作的半导体元件,在封装中存在如Ni的铁磁材料会由于它的磁场中断信号的工作。
发明内容
因此,本发明的一个目的是提供用于半导体封装的引线框架,该引线框架安装有在极高频率下工作的半导体元件,并且它可以在高频区域使用而不受由铁磁材料引起的磁场的影响。
根据本发明,提供了至少具有内部引线部分和外部引线部分的用于半导体器件的引线框架,所述引线框架包括:引线框架的基础材料,由铜或铜合金构成;Pd或Pd合金电镀层,通过下层电镀层形成于所有表面或至少所述内部或外部引线部分上;以及所述下层电镀层由代替Ni电镀层的非铁磁金属构成。
由非铁磁金属构成的下层电镀层选自Ag、Sn、Au和Zn电镀层。
由非铁磁金属构成的下层电镀层选自Sn-Ag和Sn-Zn合金电镀层。
下层电镀层包括由第一非铁磁金属构成的第一下层电镀层和由与第一非铁磁金属不同的第二非铁磁金属构成的第二下层电镀层。
第一下层电镀层和第二下层电镀层是选自如下的组合:Sn电镀层和Ag电镀层、Ag电镀层和Sn电镀层、Ag电镀层和Au电镀层、以及Sn电镀层和Au电镀层。
附图说明
图1的截面图示出了根据本发明的电镀结构;
图2的截面图示出了根据本发明的引线框架的电镀结构的另一实施例;
图3为用于半导体器件的引线框架的平面图;以及
图4的截面图示出了公知的引线框架的电镀结构。
具体实施方式
现在将参考附图详细说明本发明的优选实施例。
根据本发明的用于半导体封装的引线框架是由铜或铜合金的基础材料构成,并在引线框架的所有表面、或部分表面,即至少内部引线部分或外部引线部分电镀Pd或Pd合金。根据本发明的用于半导体封装的引线框架的特征在于其结构,其中在铜或铜合金的基础材料上电镀非铁磁金属,并把非铁磁金属电镀层作为下层进一步电镀Pd或Pd合金。
这里,铁磁金属是如Fe、Co或Ni的金属,所述金属会受到磁场的强烈影响并如此被磁化,即使去掉磁场,仍保持磁化状态。铁磁金属的磁化系数如下:
Fe:217.6Gcm3/g
Co:161.85Gcm3/g
Ni:55.07Gcm3/g
另一方面,根据本发明适合用于下层以代替Ni电镀层的非铁磁金属的磁化系数如下:
Ag:-0.192Gcm3/g
Au:-0.142Gcm3/g
Sn:-0.25Gcm3/g
Zn:-0.174Gcm3/g
主要的其它金属的磁化系数如下:
Al:0.61Gcm3/g
Cu:-0.086Gcm3/g
Pd:5.15Gcm3/g
Cr:3.5Gcm3/g
Cd:-0.175Gcm3/g
(实例1)
图1示出了根据本发明的用于半导体封装的引线框架,并示出了在铜或铜合金的基础材料的表面上的电镀层的结构。
在图1中,标号10代表铜或铜合金的基础材料,12代表非铁磁金属的下层电镀层,14代表Pd电镀层,以及16代表Au电镀层。在此实例中,Ag电镀层作为非铁磁金属的下层电镀层12。下层电镀层12、Pd电镀层14以及Au电镀层16都形成于基础材料10的整个表面。
在此实例中,电镀层的厚度如下所述。
下层电镀层(Ag电镀层):0.0003到5μm,优选0.1到2μm
Pd电镀层:0.001到0.10μm,优选0.01到0.03μm
Au电镀层:0.001到0.03μm,优选0.003到0.005μm
对于用作基础材料10的铜或铜合金,可以使用不含铁磁金属的铜或铜合金,如纯铜、铜锡合金或铜锌合金。
根据此实例形成的用于半导体封装的引线框架,可以在基础材料10和Pd电镀层14之间获得紧密的接合力,类似于在Pd电镀层下具有Ni电镀层的传统引线框架,因此,可以获得所需的耐热性和耐腐蚀性。此外,由于Pd电镀层14的作用和效果,获得了很好的焊接特性。特别是,本实施例的半导体封装在电镀层中不包括铁磁金属,从而防止了半导体元件的运行受半导体封装自身引起的高频区域中的磁场的影响。此外,本实施例的用于半导体封装的引线框架提供了容易控制电镀的优点。
(实例2)
根据此实例的用于半导体封装的引线框架的特征在于:在铜或铜合金的基础材料10的表面上电镀Sn层作为下层电镀层12。电镀层的厚度如下所述。
下层电镀层(Sn电镀层):0.0003到10μm,优选0.1到0.5μm
Pd电镀层:0.001到0.10μm,优选0.01到0.04μm
Au电镀层:0.001到0.03μm,优选0.003到0.005μm
此实例的用于半导体封装的引线框架也可以获得如同具有作为下层的Ni电镀层的传统引线框架的耐热性和耐腐蚀性。此外,生产成本与当电镀Ni层作为下层电镀层时的成本一样。
(实例3)
根据此实例的用于半导体封装的引线框架的特征在于:在铜或铜合金的基础材料10的表面上电镀Au层作为下层电镀层12。电镀层的厚度如下所述。
下层电镀层(Au电镀层):0.0003到10μm,优选1到3μm
Pd电镀层:0.001到0.10μm,优选0.01到0.03μm
Au电镀层:0.001到0.03μm,优选0.003到0.005μm
此实例的具有Au电镀层作为下层电镀层的用于半导体封装的引线框架的优点在于:在Pd电镀层和基础材料中的铜之间获得了良好的接合力。
(实例4)
根据此实例的用于半导体封装的引线框架的特征在于:在铜或铜合金的基础材料10的表面上电镀Zn层作为下层电镀层12。电镀层的厚度如下所述。
下层电镀层(Zn电镀层):0.0003到5μm,优选0.1到0.5μm
Pd电镀层:0.001到0.10μm,优选0.005到0.03μm
Au电镀层:0.001到0.03μm,优选0.003到0.005μm
此实例的用于半导体封装的引线框架可以获得优于当Ni电镀层作为下层时的耐热性和耐腐蚀性。同时抑制了生产成,这是个优点。
(实例5)
在根据此实例的用于半导体封装的引线框架中,在铜或铜合金的基础材料10的表面上形成的下层电镀层12具有两层结构,包括非铁磁金属的第一下层电镀层12a和第二下层电镀层12b,如图2所示。
在此实例中,电镀Sn作为第一下层电镀层12a并且电镀Ag作为第二下层电镀层12b。电镀层的厚度如下所述。
第一下层电镀层(Sn电镀层):0.0003到5μm,优选0.1到0.5μm
第二下层电镀层(Ag电镀层):0.0003到5μm,优选0.5到1μm
Pd电镀层:0.001到0.10μm,优选0.005到0.03μm
Au电镀层:0.001到0.03μm,优选0.003到0.005μm
此实例的用于半导体封装的引线框架展示出改进的耐热性和耐腐蚀性,并提供在Pd电镀层和基础材料中的铜之间提高了接合力的优点。
(实例6)
在根据此实例的用于半导体封装的引线框架中,下层电镀层12具有两层结构,即作为第一下层电镀层12a的Ag电镀层和作为第二下层电镀层12b的Zn电镀层。电镀层的厚度如下所述。
第一下层电镀层(Ag电镀层):0.0003到5μm,优选0.5到1μm
第二下层电镀层(Sn电镀层):0.0003到10μm,优选0.1到0.5μm
Pd电镀层:0.001到0.10μm,优选0.01到0.04μm
Au电镀层:0.001到0.03μm,优选0.003到0.005μm
此实例的用于半导体封装的引线框架展示出改进的耐热性和耐腐蚀性,并可以提高在Pd电镀层和基础材料中的铜之间的接合力。
(实例7)
在根据此实例的用于半导体封装的引线框架中,下层电镀层12具有两层结构,即作为第一下层电镀层12a的Ag电镀层和作为第二下层电镀层12b的Au电镀层。电镀层的厚度如下所述。
第一下层电镀层(Ag电镀层):0.0003到5μm,优选1.0到1.5μm
第二下层电镀层(Au电镀层):0.0003到10μm,优选0.005到0.01μm
Pd电镀层:0.001到0.10μm,优选0.01到0.04μm
Au电镀层:0.001到0.03μm,优选0.003到0.005μm
此实例的用于半导体封装的引线框架展示出改进的耐热性和耐腐蚀性。
(实例8)
在根据此实例的用于半导体封装的引线框架中,下层电镀层12具有两层结构,即作为第一下层电镀层12a的Sn电镀层和作为第二下层电镀层12b的Au电镀层。电镀层的厚度如下所述。
第一下层电镀层(Sn电镀层):0.0003到10μm,优选0.5到1μm
第二下层电镀层(Au电镀层):0.0003到10μm,优选0.005到0.01μm
Pd电镀层:0.001到0.10μm,优选0.05到0.03μm
Au电镀层:0.001到0.03μm,优选0.003到0.005μm
此实例的用于半导体封装的引线框架展示出改进的耐热性和耐腐蚀性,并可以提高下层电镀层、Pd电镀层和基础材料中的铜之间的接合力。
(实例9)
根据此实例的用于半导体封装的引线框架的特征在于:在铜或铜合金的基础材料10的表面上形成下层电镀层12,下层电镀层12是Sn和Au的合金的Sn/Au电镀层。电镀层的厚度如下所述。
下层电镀层(Sn/Au电镀层):0.0003到5μm,优选0.5到1μm
Pd电镀层:0.001到0.10μm,优选0.005到0.03μm
Au电镀层:0.001到0.03μm,优选0.003到0.005μm
此实例的用于半导体封装的引线框架展示出改进的耐热性和耐腐蚀性,并可以提高下层电镀层、Pd电镀层和基础材料中的铜之间的接合力。
(实例10)
根据此实例的用于半导体封装的引线框架的特征在于:在铜或铜合金的基础材料10的表面上形成下层电镀层12,下层电镀层12是Sn和Zn合金的Sn/Zn电镀层。电镀层的厚度如下所述。
下层电镀层(Sn/Zn电镀层):0.0003到5μm,优选0.5到1μm
Pd电镀层:0.001到0.10μm,优选0.005到0.03μm
Au电镀层:0.001到0.03μm,优选0.003到0.005μm
此实例的用于半导体封装的引线框架展示出改进的耐热性和耐腐蚀性。
与具有在Pd电镀层之下形成的Ni电镀层的传统引线框架类似,当被加热时,通过下层电镀层12,实例2到10的用于半导体封装的上述引线框架阻止了在铜或铜合金的基础材料10中的铜在引线框架表面的扩散,展示出提高了在基础材料10和Pd电镀层14之间的接合力,从而保持了依赖于Pd电镀层14的耐热性和焊料可湿性。如此,提供了能够无Pb安装的引线框架。
此外,在上述实例的引线框架中,在引线框架的基础材料或在电镀层中没有使用如Ni等的铁磁金属。因此,引线框架优选用于安装使用在如1GHz的高频区域的半导体元件。
在上述根据本发明的用于半导体封装的引线框架中,既没有在引线框架的基础材料中也没有在基础材料的表面上电镀的层中使用如Ni等的铁磁金属。因此,引线框架优选用于安装使用在高频区域的半导体元件。此外,在基础材料的整个表面上电镀Pd层,提供了容易操作的引线框架,所述引线框架提供了所需的焊接特性、耐热性和耐腐蚀性。
本领域的技术人员应该理解上述说明涉及所公开的本发明的一些优选实施例或实例,且在不脱离本发明的精神和范围的情况下可以对其进行各种改变和修改。
Claims (5)
1.一种引线框架,用于半导体器件,至少具有内部引线部分和外部引线部分,所述引线框架包括:
引线框架的基础材料,由铜或铜合金构成;
Pd或Pd合金电镀层,通过下层电镀层形成于所有表面或至少所述内部或外部引线部分上;以及
所述下层电镀层由代替Ni电镀层的非铁磁金属构成。
2.根据权利要求1的引线框架,其中由非铁磁金属构成的所述下层电镀层选自Ag、Sn、Au和Zn电镀层。
3.根据权利要求1的引线框架,其中由非铁磁金属构成的所述下层电镀层选自Sn-Ag和Sn-Zn合金电镀层。
4.根据权利要求1的引线框架,其中所述下层电镀层包括由第一非铁磁金属构成的第一下层电镀层和由与第一非铁磁金属不同的第二非铁磁金属构成的第二下层电镀层。
5.根据权利要求4的引线框架,其中所述第一下层电镀层和所述第二下层电镀层是选自如下的组合:Sn电镀层和Ag电镀层、Ag电镀层和Sn电镀层、Ag电镀层和Au电镀层、以及Sn电镀层和Au电镀层。
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Cited By (3)
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---|---|---|---|---|
WO2007019732A1 (en) * | 2005-08-19 | 2007-02-22 | Intel Corporation | Surface mount component having magnetic layer thereon and method of forming same |
CN104527157A (zh) * | 2014-12-31 | 2015-04-22 | 北京北冶功能材料有限公司 | 一种集成电路引线框架用复合材料及其制备方法 |
CN107768336A (zh) * | 2016-08-18 | 2018-03-06 | 罗门哈斯电子材料有限责任公司 | 多层电接点元件 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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KR100691337B1 (ko) * | 2005-06-24 | 2007-03-12 | 주식회사 아큐텍반도체기술 | 국부 도금을 이용한 반도체 장치 제조용 리드 프레임 |
JP4820616B2 (ja) * | 2005-10-20 | 2011-11-24 | パナソニック株式会社 | リードフレーム |
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US7462926B2 (en) * | 2005-12-01 | 2008-12-09 | Asm Assembly Automation Ltd. | Leadframe comprising tin plating or an intermetallic layer formed therefrom |
KR20090109289A (ko) * | 2008-04-15 | 2009-10-20 | 이규한 | 씨에스피용 반도체 실장기판 |
JP5612355B2 (ja) * | 2009-07-15 | 2014-10-22 | 株式会社Kanzacc | メッキ構造及び電気材料の製造方法 |
KR101663695B1 (ko) * | 2011-04-27 | 2016-10-07 | (주)에이엘에스 | 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법 |
Family Cites Families (3)
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007019732A1 (en) * | 2005-08-19 | 2007-02-22 | Intel Corporation | Surface mount component having magnetic layer thereon and method of forming same |
CN101238762B (zh) * | 2005-08-19 | 2010-12-22 | 英特尔公司 | 其上具有磁层的表面安装部件以及形成该部件的方法 |
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US9460866B2 (en) | 2005-08-19 | 2016-10-04 | Intel Corporation | Method of forming a surface mount component having magnetic layer thereon |
CN104527157A (zh) * | 2014-12-31 | 2015-04-22 | 北京北冶功能材料有限公司 | 一种集成电路引线框架用复合材料及其制备方法 |
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