CN1557051A

CN1557051A - 具增益之高速取样及保持电路

Info

Publication number: CN1557051A
Application number: CNA028106261A
Authority: CN
Inventors: E・巴赫; E·巴赫; 账拱; S·赛勒斯安
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-05-25
Filing date: 2002-05-24
Publication date: 2004-12-22
Anticipated expiration: 2022-05-24
Also published as: WO2002097999A1; US6480128B1; DE60209485D1; CN100409574C; DE60209485T2; US20020175844A1; EP1402646A1; EP1402646B1

Abstract

一种取样及保持系统，其包括一第一源极随耦器具有一输入及一输出，以及一第二源极随耦器包括一输入与该第一源极随耦器之输出串联且更包括一取样及保持开关连接至该第二源极随耦器之一输出。

Description

具增益之高速取样及保持电路

发明领域

本发明系关于取样及保持电路之领域。尤其是，本发明是关于用于具有高取样速率之模拟至数字转换系统之取样及保持电路。

相关技术的讨论

如习知技术中已知，模拟至数字转换器于取样期间的输入讯号的安定(settling)对于模拟至数字转换器的性能而言是重要的。较佳者，此种安定应该在模拟至数字转换器输之至少一最小有效位电压之四分之一以下执行以提供模拟至数字转换器输入电路之设定用的边际(margin)，例如一比较器列中的模拟栓锁(latch)。

一种已知的模拟至数字转换系统表示于图1。此模拟至数字转换系统100包括一封闭回路驱动放大102，其具有一增益，以及一取样及保持开关104。驱动放大器102之增益系由回馈电阻R2及R1之比例而定义，而取样及保持开关104可使用由一取样时脉105控制之一单一NMOS晶体管而建立。模拟至数字转换器106之输入电容在保持期间可被当成储存电容执行。如果取样及保持开关104之输入讯号在保持期间改变，则需要在取样周期内设定一新值。必须在二相邻样本之间执行之电压阶梯(step)可以和全刻度(full scale)模拟至数字转换器电压一样高。在极高的取样速率中，因为放大器102受限的单一增益频宽而不可能使用驱动取样及保持开关104之封闭回路驱动放大器102设定一电压阶梯。

如果要获得至模拟至数字转换器之最小有效位电压的四分之一的安定，此单一增益频宽的大小必须大约高于取样频率。如果放大器102必须提供增益的话则此情况变得更糟，因为定义设定时间常数的封闭转折频率(corner frequency)相较于放大器单一增益随着增益而线性降低。藉此，使用封闭回放大器之取样及保持驱动器的最大可能取样频率受到限制。

另一种使用封闭回路放大器之模拟至数字转换器系统之例表示于图2。此模拟至数字转换系统200包括一封闭回路驱动放大器202，其具有一开回路缓冲电路，例如NMOS源极随耦器204，位于放大器202的输出以执行高速安定。此开回路缓冲电路具有由处理期间的技术变化所造成的增益变化。增益变话可以由合并一复制缓冲器，例如额外的NMOS源极随耦器206，于封闭回路放大器202之回馈分支中而受到控制。此复制缓冲器必须在与输出缓冲器相同的密度中操作。可以选择使用(W/L)比例及电流源电流二者用之刻度因子N的实施。可能是由于具有本体效应(body effect)之源极随耦器之临界电压之变化所致之输出缓冲器中的谐波失真可由相同的复制缓冲器方法而被校正。

在模拟至数字转换系统200的操作期间，在点vom及vop之输出讯号高达模拟至数字转换器之全刻度(full scale)值的改变在接近一半取样频率的输入讯号频率的二相邻样本之间是可能的。因此，在从保持至取样相位之取样及保持开关208之切换期间，在必须于一半时脉相位中被安定的voutm及voutp发生大的电压瞬变现象(transient)。这些瞬变现象导致源极随耦器204之闸极电位由于反弹效应而改变。因为源极随耦器204之闸极被连接至增益设应放大器202之输出增益点vgainm及vgainp，触发封闭回路放大器202之一安定程序(settling process)。在此安定程序期间，核放大器(coreamplifier)之增益点的输出电压且因此驱动取样及保持开关208之源极随耦器204之闸极电压将表现振铃(ringing)。这将改变取样及保持开关208之输出电压voutm及voutp。因此，如果反弹不能被降低及/或此振铃不能被避免的话，在安定至取样周期内之最小有效位电压之四分之一的极高的取样速率将会失真且可能无法被正确地执行。一种避免所提及之安定期间的振铃的方式是设计高相位边际之增益设定放大器。然而，这限制可以由增益设定放大器处理之最大讯号频宽，因为单一增益频宽可以被降低。

由于NMOS随耦器所执行之准位偏移，在增益点vgainm及vgainp之共同模式电压很高。因此，不可能在这些点于低于2V的供应电压达成高的放大器之DC增益，因为所需之拉高电流源用的汲源极电压，其为放大器202的一部份且可以是一DC电流源或由，例如放大器之输入级，控制之电流镜的输出，未能高到足以使用串联晶体管以变改善源极的输出阻抗。此高增益是需要的以便藉由回馈电阻R2及R1的比例设定整个电阻的增益并达成低的谐波失真。如果放大器的增益不够高，例如＞50dB，由于过程变化所导致的增益变化将改变系统的全部增益。

可能在输出电压范围与输出共同模式电压二者都被相当地降低的情况中获得高增益。然而，受限的输出范围造成受限的模拟至数字转换器全刻度范围，其由于模拟噪声而立即降低模拟至数字转换器之性能。

综合言之，具有由封闭回路放大器所驱动的取样及保持开关之习知模拟至数字转换系统具有许多缺点。例如，此种模拟至数字转换系统具有在最大输入电压阶梯较长的安定时间，其于输入讯号频率接近纳奎斯(Nyquist)频率，亦即取样频率的一半，时发生。在取样相位期间，在极高的取样速率，一封闭的放大器电路在典型高达6位以及高达1V顶点对顶点(peak-to-peak)之差动全刻度电压之模拟至数字转换器不能在取样及保持开关之输出低于模拟至数字转换器最小有效位电压之四分之一安定全刻度的电压阶梯。此种大讯号电压阶梯发生在接近纳奎斯频率之输入讯号频率。因此，如果在典型高达6位以及高达1V顶点对顶点(peak-to-peak)之差动全刻度电压之模拟至数字转换器安定至模拟至数字转换器最小有效位电压之四分之一是需要的以便提供模拟及数字转换器之第一模拟栓锁级之安定用的动态范围(headroom)，则最大取样速率受到限制。

使用封闭回路放大器及单一开回路源极随耦器以驱动取样及保持开关之模拟至数字转换器之另一个问题在于，对于接近纳奎斯频率的讯号频率，可能发生由放大器增益点上之反弹所导致之增益设定放大器之振铃所造成的最大输入电压阶梯之不完全的安定。不完全的安定导入取样误差且可能是模拟至数字转换系统之谐波失真的原因。如果振铃藉由较高相位边际用之增益设定放大器的设计而被避免，则最大输入讯号频宽受到限制。

此外，由于在放大器增益点的高共同模式电压，放大器输出之高增益使得在低于2V的供应电压获得高的DC增益是困难的。因此，系统的总增益可能随处理过程的变化而改变。如果输出电压范围及共同模式电压被大量降低以致能提供较高DC之放大器中的电路，则模拟至数字转换器之性能由于相对于全刻度范围之较高的模拟噪声将受到影响。

发明综合说明

本发明之一形式系关于一种取样及保持系统，其包括一第一源极随耦器，具有一输入及一输出，以及一第二源极随耦器，其包括与该第一源极随耦器之输出串联之一输入。一取样及保持开关连接至该第二源极随耦器之一输出。

本发明之第二形式系关于一种模拟至数字转换系统，其包括一放大器及一取样及保持系统。该取样及保持系统包括一第一源极随耦器，具有一输入连接至该放大器之一输出，一第二源极随耦器，其包括一输入与该第一源极随耦器之一输出串联，以及一取样及保持开关连接至该第二源极随耦器之一输出。一模拟至数字转换器连接至该取样及保持开关之一输出。

本发明以上之每一形式提供允许较高的取样速率以及改善的模拟至数字转换系统中所使用之取样及保持电路用之安定的优点。

本发明以上之每一形式提供在低于2V之供应电压之操作的优点。

本发明以及伴随的目的及优点将参照以下之详细说明结合所附之附图而题供最佳之了解。

附图简要说明

图1说明已知模拟至数字转换系统之实施例；

图2说明已知模拟至数字转换系统之第二实施例；以及

图3说明本发明模拟至数字转换系统之实施例。

发明详细说明

本发明以下的描述将相对于图3所示之模拟至数字转换系统300。应该了解的是本发明可被应用于其它的取样及保持电路，例如硬盘机用的读/写信道晶中的高速取样及保持电路以及光学媒体，例如DVD或CD-ROM/CD-RW，用之读取信道中之高速取样及保持电路。

如图3所示，模拟至数字转换系统300包括一单一级运算互导放大器(operational transconductance amplifier，OTA)302。此放大器包括一差动输入级304，其包括晶体管306及308。此差动输入级304系由电流源310所驱动。包括晶体管312及314以及316及318之二PMOS电流镜，每一者具有镜像比例K(mirror ratio)，经由二串叠(cascode)之PMOS晶体管324及326分别被连接至负载电流源320及322。负载电流源320及322每一者较好包括具有串叠之NMOS电流源。负载电流源320及322被合并于共同模式回馈回路中。共同模式回馈回电路327控制回馈输出之共同模式电压与一参考电压vcm相等。因此，在点vom及vop之输出共同模式电压因为复制缓冲器而被定义。

由于串叠晶体管324及326及电流源320及322中使用的串叠晶体管，可以在点vgainm及vgainp获得放大器302之极高的DC增益。因此，电阻R2及R1定义封闭回路增益。做为单一级放大器之放大器302之设计使得高频宽运作为可能，其可藉由在高频设定非主要极点(non-dominant pole)而达成。源极随耦器缓冲电路328，332之额外的非主要极点也在极高的频率，因为所需之驱动取样及保持开关336之源极随耦器晶体管之低输出阻抗，亦即高互导。定义时间常数及负载电容之安定时间的所需输出阻抗可藉由考虑取样相位期间及输出准位应该被安定之输出电压，亦即最小有效位电压之四分之一，而被计算。

如图3所示，放大器302之输出讯号vgainm及vgainp被导向PMOS源极随耦器缓冲器328及PMOS源极随耦器复制330之闸极。为避免由于反弹所致之振铃，PMOS源极随耦器缓冲器328与NMOS源极随耦器缓冲器332串联。额外的PMOS源极随耦器缓冲器330与NMOS源极随耦器缓冲器334串联。NMOS及PMOS源极随耦器复制被合并于放大器302之回馈路径中以补偿由于技术变化在源极随耦器缓冲器中之增益损失。将PMOS源极随耦器缓冲器328加至输出源极随耦器332之串联，提供增益设定放大器302用之低阻抗输出，因此衰减于从保持切换至取样相位时由于取样及保持开关336之输出之瞬变现象时所导致的反弹电压，因此降低由于以上所述之安定程序所产生的失真。放大器302因此可为最大讯号频宽而被设计，其系藉由使用单一级设计而可获得。以上所述及图3所示之本发明可另外藉由反转PMOS及NMOS晶体管而实施。因此，此设计可为高或低输入及输出共同模式电压而最佳化。

PMOS及NMOS源极随耦器缓冲器328，332之间的串联与取样及保持开关336一起形成一个取样及保持系统，其允许电压高/低的偏移执行，该执行允许保持在2V以下之极低的供应电压之全部取样及保持电路之高摆荡操作用之最佳准位上的内部共同模式电压。因此，可以获得改善与模拟噪声性能相关之模拟至数字转换器之高的总增益及高的全刻度范围。例如，到达约1V顶点对顶点之差动输出电压范围可以在2V供应电压获得。尤其是，由于NMOS/PMOS源极随耦器缓冲器中之一闸极-源极电压之上/下偏移，在增益点vgainm及vgainp之电压可被偏移至供应电压范围之中间。因此，即使在低供应电压，在增益点之高讯号摆荡是可能的，因此可以设定高的封闭回路增益。在增益点vgianm及vgainp之输出阻抗由于可为拉高及拉低路径上的串叠晶体管，后者为图3所示之电流源320及322，所使用之足够的动态范围而可以是很高的。PMOS镜314，312及316，318之电流镜比例K可以大于1，因此提供放大器DC增益相当地提升。例如，即使在1.8V的供应电压也可以获得大于50dB的高总增益。因此，在制造过程中的技术变化不会干扰由回馈电阻R2及R1所定义之系统的总增益。在图3之较佳实施例中，电路的输入共同模式电压可以被设定为高于输出共同模式电压。准位的偏移可以使用流经电阻R2及R1之DC电流而被执行。以上所述降低反弹的能力及使用具有低输出阻抗之源极随耦器332之输出讯号之高速安定允许放大器302为最大讯号频宽而被设计。此外，高的封闭增益及高的讯号摆荡可以在低供应电压获得。例如，可以在具有4.5pF之模拟至数字转换器输入电容及1.8V供应电压之0.18mCMOS技术中达成在8dB DC增益及1GHz取样速率之-1dB封闭回路转折频率。voutp及voutm之间的差动输出电压之安定可在500ps内被执行至低于3.125mV之安定频带，其与800mv差动之全刻度模拟至数字转换器范围及6位模拟至数字转换器相关。

要说明的是放大器的主要极点系位于增益点vgainm及vgainp。此外，非主要极点由于电流镜314/312及316/318而为串叠晶体管324及326及二源极随耦器330及334。以上述之定义，主要极点可以被设计为和非主要极点相关，藉由源极随耦器，电流镜，串叠晶体管及负载电流源之尺寸设定。注意的是，也可达成极高的频宽，因为非主要极点可以在极高的频率。不需要明确的补偿电容。也可以增益点vgainm及vgainp之寄生电容取代。这些电容系依据串叠晶体管324及326以及电流镜320及322中所使用之晶体管的尺寸而决定。增加电流源320及322中所使用的NMOS装置之W/L比例藉由增加寄生电容可降低主要极点频率。其优点在于，藉由增加电流源晶体管之W/L比例，电流源之饱和电压降低，其致能在增益点vgainm及vgainp之较高的讯号摆荡。非主要极点之频率由于串叠晶体管324及326藉由适当地设定电流源320及322之尺寸可被最佳化而不需要改变主要极点频率。此外，开回路输出源极随耦企缓冲器328及332可具有与被合并于核放大器302之回馈回路中之复制缓冲器330及334相同的尺寸，亦即，晶体管W/L比例及相同的电流源。此源极随耦器缓冲复制电路330及334也可为输出源极随耦器缓冲器328及332之降低刻度的版本。于该情况中，所有W/L比例及电流必需由相同的因子N制定刻度以达成晶体管中相同的电流密度。由源极随耦器缓冲器328及332在点vom及vop之输出电压被引导至一对NMOS取样及保持开关晶体管336。此开关336由一取样时脉计时。

点voutm及voutp之输出共同电压可以被最佳化为约0.5V以获得NMOS开关晶体管336之高效率闸极电压，如果开关336在取样相位期间被开启。信道电阻为驱动ADC之输入电容之总输出阻抗之一部份并且必须尽可能低，以达成在输出点voutm及voutp之电压的高速安定。差动电压在共同模式电压附近产生且随后被导向以习知方式将讯号数字化之模拟至数字转换器340。注意的是，在保持相位期间，电压被储存在模拟至数字转换器340之输入电容上。不需要其它的储存电容。

前面的描述系用以说明本发明，但并非用以成为限制。在不脱离所附权利要求的情况下可对本发明进行许多额外的取代及其它的改变。

Claims

1.一种取样及保持系统，包括

一第一源极随耦器，包括一输入及一输出；

一第二源极随耦器，包括与该第一源极随耦器之该输出串联之一输入；以及

一取样及保持开关，连接至该第二源极随耦器之一输出。

2.如权利要求第1项之取样及保持系统，其中该第一随耦器及该第二随耦器产生脱离该第一源极随耦器之该输入之电压瞬变之低反冲。

3.如权利要求第1项之取样及保持系统，其中该第一随耦器及该第二随耦器执行一上/下准位偏移，其造成使共同模式电压在一最佳准位并允许于该第一源极随耦器之输入之一高讯号摆荡。

4.如权利要求第2项之取样及保持系统，其中该第一随耦器及该第二随耦器执行一上/下准位偏移，其造成使共同模式电压在一最佳准位并允许于该第一源极随耦器之输入之一高讯号摆荡。

5.如权利要求第1项之取样及保持系统，其中该第一源极随耦器包括一PMOS源极随耦器。

6.如权利要求第1项之取样及保持系统，其中该第二源极随耦器包括一NMOS源极随耦器。

7.如权利要求第5项之取样及保持系统，其中该第二源极随耦器包括一NMOS源极随耦器。

8.一种模拟至数字转换系统，包括：

一放大器；

一取样及保持系统，包括

一第一源极随耦器，包括一输入连接至该放大器之一输出；

一第二源极随耦器，包括一输入与该第一源极随耦器之该输出串联；以及

一取样及保持开关，连接至该第二源极随耦器之一输出；以及

一模拟至数字转换器连接至该取样及保持开关之一输出。

9.如权利要求第8项之模拟至数字转换系统，其中该放大器系一封闭回路放大器。

10.如权利要求第8项之模拟至数字转换系统，其中该第一随耦器及该第二随耦器产生脱离该第一源极随耦器之该输入之电压瞬变之低反冲至该放大器之增益点。

11.如权利要求第9项之模拟至数字转换系统，其中该第一随耦器及该第二随耦器产生脱离该第一源极随耦器之该输入之电压瞬变之低反冲至该放大器之增益点。

12.如权利要求第8项之模拟至数字转换系统，其中该第一随耦器及该第二随耦器执行一上/下准位偏移，其造成使共同模式电压系处于在低于2V供应电压之该放大器之高的总增益运作用之一最佳准位。

13.如权利要求第9项之模拟至数字转换系统，其中该第一随耦器及该第二随耦器执行一上/下准位偏移，其造成使共同模式电压系处于在低于2V供应电压之该放大器之高的总增益运作用之一最佳准位。

14.如权利要求第8项之模拟至数字转换系统，其中该第一源极随耦器包括一PMOS源极随耦器。

15.如权利要求第8项之模拟至数字转换系统，其中该第二源极随耦器包括一NMOS源极随耦器。

16.如权利要求第8项之模拟至数字转换系统，其中该第二随耦器包括一NMOS源极随耦器。

17.如权利要求第16项之模拟至数字转换系统，其中该放大器系一封闭回路放大器。

18.如权利要求第9项之模拟至数字转换系统，其中该放大器产生由回馈电阻所定义之一封闭回路增益。

19.如权利要求第8项之模拟至数字转换系统，其中该放大器包括一回馈回路，其包括一第一源极随耦器复制与一第二源极随耦器复制串联。

20.如权利要求第19项之模拟至数字转换系统，其中该第一源极随耦器复制与该第一源极随耦器相同，而该第二源极随耦器复制与该第二源极随耦器相同。

21.如权利要求第19项之模拟至数字转换系统，其中该第一源极随耦器复制由相对于该第一源极随耦器之一比例因子N制定比例，而该第二源极随耦器复制由相对于该第二源极随耦器之一比例因子N制定比例。

22.如权利要求第19项之模拟至数字转换系统，其中该第一源极随耦器包括一PMOS源极随耦器复制，而该第二源极随耦器包括一NMOS源极随耦器复制。

23.如权利要求第9项之模拟至数字转换系统，其中该放大器包括一回馈回路，其包括一第一源极随耦器复制与一第二源极随耦器复制串联。

24.如权利要求第23项之模拟至数字转换系统，其中该第一源极随耦器复制与该第一源极随耦器相同，而该第二源极随耦器复制与该第二源极随耦器相同。

25.如权利要求第23项之模拟至数字转换系统，其中该第一源极随耦器复制由相对于该第一源极随耦器之一比例因子N制定比例，而该第二源极随耦器复制由相对于该第二源极随耦器之一比例因子N制定比例。

26.如权利要求第23项之模拟至数字转换系统，其中该第一源极随耦器包括一PMOS源极随耦器复制，而该第二源极随耦器包括一NMOS源极随耦器复制。

27.如权利要求第23项之模拟至数字转换系统，其中于该取样及保持开关之保持相位期间，该模拟至数字转换器储存电压于一输入电容内而不需要一额外的储存电容。

28.如权利要求第8项之模拟至数字转换系统，其中被导入该模拟至数字转换器之一输入之输入讯号于该取样及保持开关在一取样相位期间被开启时被快速安定。

29.如权利要求第9项之模拟至数字转换系统，其中被导入该模拟至数字转换器之一输入之输入讯号于该取样及保持开关在一取样相位期间被开启时被快速安定。

30.如权利要求第9项之模拟至数字转换系统，其中该放大器使用一寄生电容而被补偿，不需要额外的补偿电容。

31.如权利要求第8项之模拟至数字转换系统，其中该放大器包括具有大于1之一镜像比例K之一电流镜以增加该放大器之一增益。

32.如权利要求第9项之模拟至数字转换系统，其中该放大器包括具有大于1之一镜像比例K之一电流镜以增加该放大器之一增益。