New! View global litigation for patent families

CN1505841A - 具有不对称薄窗的eeprom单元 - Google Patents

具有不对称薄窗的eeprom单元 Download PDF

Info

Publication number
CN1505841A
CN1505841A CN 02809133 CN02809133A CN1505841A CN 1505841 A CN1505841 A CN 1505841A CN 02809133 CN02809133 CN 02809133 CN 02809133 A CN02809133 A CN 02809133A CN 1505841 A CN1505841 A CN 1505841A
Authority
CN
Grant status
Application
Patent type
Prior art keywords
eeprom
cell
asymmetric
thin
window
Prior art date
Application number
CN 02809133
Other languages
English (en)
Other versions
CN1263152C (zh )
Inventor
B・洛耶克
B·洛耶克
Original Assignee
爱特梅尔股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date

Links

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H01L27/112Read-only memory structures [ROM] and multistep manufacturing processes therefor
    • H01L27/115Electrically programmable read-only memories; Multistep manufacturing processes therefor
    • H01L27/11517Electrically programmable read-only memories; Multistep manufacturing processes therefor with floating gate
    • H01L27/11521Electrically programmable read-only memories; Multistep manufacturing processes therefor with floating gate characterised by the memory core region
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer, carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer, carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in H01L21/20 - H01L21/268
    • H01L21/28273Making conductor-insulator-conductor-insulator-semiconductor electrodes
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H01L27/112Read-only memory structures [ROM] and multistep manufacturing processes therefor
    • H01L27/115Electrically programmable read-only memories; Multistep manufacturing processes therefor
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H01L27/112Read-only memory structures [ROM] and multistep manufacturing processes therefor
    • H01L27/115Electrically programmable read-only memories; Multistep manufacturing processes therefor
    • H01L27/11517Electrically programmable read-only memories; Multistep manufacturing processes therefor with floating gate
    • H01L27/11521Electrically programmable read-only memories; Multistep manufacturing processes therefor with floating gate characterised by the memory core region
    • H01L27/11524Electrically programmable read-only memories; Multistep manufacturing processes therefor with floating gate characterised by the memory core region with cell select transistors, e.g. NAND
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324Gate electrodes for transistors with a floating gate
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/788Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881Programmable transistors with only two possible levels of programmation
    • H01L29/7883Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling

Abstract

非易失存储单元(80)构成具有电荷传递窗(101),其电荷传递区(101A)小于用来构制该单元的最小分辨特征尺寸。将窗(101)构成最小特征尺寸,但其布设位置将它部分置于单元的沟道区内,而且部分置于场氧化物垒壁(85b)内。窗(101A)位于沟道区内的部分不跨越沟道宽度到达相对的场氧化物垒壁(85a),而且不沿着沟道区长度到达相对放置的任一源区(91)和漏区(93)。窗(101)内的氧化物经平坦深蚀刻,露出沟道区的衬底(111)。然后在窗(101)内,包括窗(101B)包围场氧化物垒壁(85b)的部分,生产薄的隧道效应氧化物。

Description

具有不对称薄窗的EEPROM单元

技术领域

本发明涉及浮栅非易失电可改写存储单元,尤其涉及一种超小型存储单元及其制作方法。

发明背景非易失存储单元一般用氧化物窗口对浮栅传递电荷,存储单元的逻辑状态由浮栅电荷的存在与否决定,对浮栅的电荷传递率取决于施加的电压电位、氧化物窗的相对尺寸、氧化物窗厚度等。

非易失存储单元工作时要求不止一个参考离电位Vcc源电压,还要求至少一个高的编程和抹除的电压Vpp,例如约有15-16伏,通常是Vcc幅值的二三倍。由于集成电路器件如包含存储晶体管与选择晶体管的单元安比例缩小,不仅其连续元件的尺度缩小了,而且其施加电压也必须减小,以便保持器件正常工作,不损害按比例缩小的器件。在非易失存储单元中,不能过分降低程序与抹除电压Vpp,因为它必须保持高于Vcc一定的预定大边际。通过单元设计使它要求相对高的Vpp电压以造成编程与抹除操作,可减少单元被标准Vcc电压轨不利的编程或抹除的机会,在应用相对低的参考电压Vcc1的小型器件与应用相对更高参考电压Vcc2的大型器件相接时尤其如此。若大型器件较高的参考电压Vcc2与较小器件的程序与抹除电压Vpp的电位相当,则较小器件的存储单元的数据会被无意中改变。因此,较小器件的程序与抹除电压Vpp必须保持高于Vcc1或Vcc2的安全边际。

由于单元尺寸缩小了,故参考电压Vcc和Vpp的作用扩大了。若不减小Vcc与Vpp的幅值,则按比例缩小的单元像施加了更高电压那样工作,导致单元的性能和可靠性劣化。在非易失存储器情况下,由于按比例缩小的存储单元的Vpp值保持相对高,随着存储单元尺寸缩小,就扩大了电荷传递氧化物窗的影响,例如氧化物窗的单位面积电荷传递量可能保持不变,或甚至随着浮栅、控制栅与漏区的缩小而增大,这会造成存储单元不均匀的比例,导致有限的可允许比例量。为补偿Vpp相对更强的影响,应设想将氧化物窗尺寸缩得比单元的其它元件更小。然而,最小氧化物窗通常受制于用来构建存储单元的制造设备的最小特征尺寸辨度,这对氧化物窗可实现的最小尺寸设置了不能再缩小的有限极限。

使按比例缩小构成存储单元进一步复杂化的在于单元本身的复杂结构。通常希望氧化物窗位于选择晶体管与存储晶体管之间,这在形成单元时要求多个掩蔽步骤,当试图构成按比例缩小的非易失存储单元时,构成了氧化物窗有限尺寸的问题。

参照图1的非易失存储晶体管,它是存储单元的一体化部件,与一般MOS晶体管的相似之处在于在衬底15中包括源区11和漏区12。源区11与漏区12间的区域限定了存储晶体管的沟道区长度。堆栅非易失存储晶体管的特征在于栅氧化物23上浮栅19上方的控制栅21,而栅氧化物23覆盖着沟道区17,而且部分覆盖了源区11与漏区12。浮栅19与控制栅21由共聚氧化物分开。一般电可改写非易失存储单元更显著的特征在于氧化物窗27,可通过其对浮栅19传递电荷。实际上,氧化物窗27的尺寸限定了单元的电荷传递区的尺寸。如下所述,该特征是构制最小特征尺寸存储单元的一个障碍。

参照图2,沿图1中线2-2的截面图表明晶体管构建在两个相对场氧化物区29之间,场氧化物区29的间距限定了存储晶体管的宽度方向。图示的浮栅19跨越沟道区宽度,部分覆盖了场氧化物区29。同样地,把控制栅21构成垂直于存储晶体管长度延伸的多晶硅条。此时覆盖漏区12的氧化物窗27,从一个场氧化物区29延伸到另一个场氧化物区29。

在转让给本发明受让人的美国专利No.5,086,325中更全面描述的这一单元结构,利用场氧化物区29间的最小间距限定的氧化物窗的宽度,简化了单元的存储晶体管结构。该结构历来可得出小尺寸的单元,不过随着单元尺寸进一步缩小,为保持政党的比例性能,必须使场氧化物区29一起更靠近。但已发现,由于场氧化物区29靠得极近,会出现使窗氧化物变形的氧化物皱纹,导致单元过早失效,从而限制了该结构允许的按比例缩小量。

参照图3,美国专利No.5,904,524解决了这个问题,方法是将其氧化物窗31从限定单元沟道宽度的场氧化物区33与35之间移出。该单元由三个有源区41、43和45限定。存储单元的源区、漏区与沟道区均在有源区43内,控制栅47耦接有源区41里的浮栅49,而浮栅49覆盖着有源区43里的沟道区,而且覆盖了有源区45里的氧化物窗31。由于沟道区在有源区43里,而氧化物窗31不在有源区43中,故场氧化物区33与35相互能靠得更近以形成小宽度沟道,不会使氧化物窗31起皱。据’524专利称,由于氧化物窗31不再受单元沟宽变窄的影响,故这样更容易按比例缩小存储单元。但该单元结构要求三个相邻的有源区41、43和45用插入的场氧化物区33和35隔离,因而不是极密微的结构。

参照图4,在已转让步给本发明受让人的美国专用No.5,066,992中讨论的一种不同的单元结构,示出了其氧化物窗51的一面对准源区栅53和控制栅55的存储单元。氧化物窗51的宽度仍跨过沟道宽度延伸,因而单元的小型化还是受制于周围的场氧化物区(未示出)的接近状况。然而,通过放置浮栅53和控制栅55,可调节氧化物窗51的长度,因为浮栅53是用掩膜形成的,而掩膜限定了浮栅53和下面的氧化物窗51,自动将氧化物窗51对准就位。该工艺有利于单元按比例缩小,尤其有利于氧化物窗沿长度方向按比例缩小。

美国专利No.5,953,254提出了一种类似的方法,但其氧化物窗并不跨越整个单元宽度延伸到能及相对的两个场氧化物区,据’254专利介绍,若氧化物窗不与任一场氧化物区为界,可改进浮栅的电容耦合,但这必然增大场氧化物区之间可允许的距离,因为它闪必须保持与氧化物窗分开。为缩小宽度尺寸并维持正常的按比例缩小性能,该方法反对将相对的场氧化物区靠得更近。

美国专利No.5,972,752提出一种非易失存储单元,其氧化物窗可以做得比所用制造设备的最小特征尺寸分辨度可能实现的更小。据称,这样使氧化物窗按比例缩小成获得更小的单元。参照图5,专利’751的存储单元具有源区61、漏区63和位于其间的沟道区65。浮栅67和控制栅69覆盖沟道区65,并部分覆盖提升块71。栅氧化物75包括氧化物窗77,它跨过单元宽度从一个场氧化物(未示出)延伸到相对的场氧化物区(未示出)。但通过用提升块71对氧化物窗构制高度受控的掩膜,可将氧化物窗77的长度做得比制造设备的最小尺寸分辨度更小。

参照图6,’752专利介绍,先在源区漏区61和63上面敷设提升块71,然后在露出表面生成氧化物73,其中包括的提升块71露出的侧面与衬底79露出的表面。接着该结构覆盖一层向下蚀刻形成侧壁衬垫81的原绝缘材料,侧壁衬垫81覆盖沟道区中大部分氧化物层73,但氧化物层73的窄区露在侧壁衬垫81之间,该氧化物窄条被深蚀刻成氧化物窗77。在图7中,除去侧壁衬垫81,敷设第一和第二多晶硅层67与69,再把这些多晶硅层蚀刻成图5所示的浮栅67和控制栅69。

虽然’752专利的单元无实现的氧化物窗的长度尺寸小于设备的最小特征尺寸分辨度可实现的尺寸,但它要求复杂得多的制造加工。再者,按比例缩小的氧化物窗所必需的提升声导致型面不规则的存储单元,由于制造加工层数的增多,进一步劣化了单元的完整性。另外,并未解决氧化物窗因要求隔离氧化物区紧靠在一起以缩小单元宽度而造成的劣化。

本发明的一个目的是提供一种存储单元结构,该结构便于按比例缩小其电荷传递区而无需复杂的处理步骤。

本发明的另一个目的是提供一种构制存储单元的方法,使限定单元宽度的隔离场氧化物区紧靠在一起而正确地按比例缩小,且不劣化氧化物窗。

本发明的再一个目的是提供一种构制存储单元的方法,其电荷传递区的尺寸小于用来构制该单元的制造设备的最小特征尺寸分辨度可实现的尺寸。

发明内容

上述诸目的在一种制作非易失存储单元结构的方法中得以实现,其中它的氧化物窗的尺寸保持有限,但氧化物窗传递电荷的部分可以减到小于所用制造设备最小特征尺寸分辨度的尺寸。其实现方法是把固定尺寸的氧化物窗定位成不跨越单元宽度从一个场氧化物区延伸到另一场氧化物区,其位置控制着允许通过它传递的电荷量。实现方法是将氧化物窗构成使其第一部分只覆盖两个相对的场氧化物窗区之一,其余部分敷设在沟道区内,但不跨越它延伸,这样在氧化物窗内就有效地形成一条缝,通过移动氧化物窗的位置可以调节该缝的尺寸。构建在场氧化物区上方的氧化物窗的所有部分都不能用于将电荷传到浮栅,只能用氧化物窗位于沟道区的部分传递电荷。这样,构成的有效电荷传递区小于氧化物窗,也小于制造设备最小特征尺寸分辨率可实现的尺寸。在该方法中,由于只有小部分氧化物窗用于电荷转递,故相对固定的氧化物窗尺寸并不影响非易失单元的按比例缩小。另外,由于氧化物窗不跨越相对的场氧化物区延伸,故场氧化物区可紧靠在一起,不会对氧化物窗的电荷传递部分造成有害影响。

安置氧化物窗时应注意到该氧化物窗一般为矩形。通常,该矩形的长边跨越非易失单元宽度延伸,而短边沿单元长度对准。但为了妥善地控制单元的电荷传递部,较佳的设备将氧化物窗转90度,使长边沿单元长度对准,短边沿单元宽度对准。在该方法中,需要时,氧化物窗的短边不跨越沟道宽度延伸,使场氧化物区靠得更紧。

附图简介图1是现有技术堆栅非易失存储单元的剖视图。

图2是沿图1现有技术非易失存储单元的线2-2的截面图。

图3是另一现有技术存储单元的透视图。

图4是配有选择晶体管的现有技术存储单元的剖视图。

图5-7示出构制现有技术存储单元的各种处理步骤,该存储单元的隧道氧化物长度小于用于构制该存储单元的制造设备的最小分辨度可实现的长度。

图8和9示出本发明存储单元的布设图。

图10是部分构成的本发明存储单元的透视图。

图11是本发明配有选择晶体管的存储单元的透视图。

图12是图8的存储单元沿线10-10截取的剖视图。

图13是图8的存储单元沿线13-13截取的剖视图。

图14-19示出制作本发明存储单元的各种处理步骤。

图20是本发明第一实施例的存储单元的剖视图。

图21是本发明第二实施例的存储单元的剖视图。

实施本发明的较佳方式参照图8,图示为本发明非易失存储单元80的布局俯视图。本例中,该存储单元示成包括与选择晶体管82串接的存储晶体管81,存储单元的有源区用虚线83画出。如本领域所周知,IC的有源区定义为衬底上形成了有源器件即晶体管与电阻器等电路元件的表面区。有源区被用作垒壁以在有源区83之间提供电气隔离的绝缘场氧化物区85a~85d包围。多种形式的场氧化物85已为本领域共知,但目前较佳的结构对硅或LOCOS、场氧化物区85实行了局部氧化,应该理解,根据器件要求,其它场氧化物结构如浅的隔离(STI)等也同样适用。

如图所示,多晶硅条87与89穿过有源区83部分覆盖场氧化物区85。通常,多晶硅条起到晶体管控制栅的作用,而多晶硅条任一侧未被覆盖的有源区在适当掺杂后起到晶体管的源区、漏区的作用。本例中,多晶硅条89构成存储晶体管81的控制栅,多晶硅条87构成选择晶体管82的控制栅。同样地,有源区83的截面91起到存储晶体管81的源区的作用,有源区83的截面95起到选择晶体管82的漏区的作用。漏区95的阴影区97指触点位置。有源区83的截面93起到存储晶体管81的漏区和选择晶体管82的源区的作用。在多晶硅条87与89下面,场氧化物区85a与85b的相对边界限定了选择晶体管82和存储晶体管81的宽度,这些相对边界分别用箭头85’与85”指示。

控制栅89下面的有源区构成存储晶体管81的沟道区。同样地,多晶硅条87通过栅氧化物与有源区83分开,而多晶硅条87下面的有源区构成选择晶体管82的沟道区。存储晶体管81还包括多晶硅条89下面的绝缘浮栅99。浮栅99也用多晶硅制作,之所以考虑为浮动,是因为它密封在绝缘氧化物中,防止它与其相邻的导电元件有直接的物理与电气接触。例如,其上面通过共聚氧化物(未示出)与多晶硅条89绝缘,其侧端通过覆盖的场氧化物区绝缘,而其下面通过栅氧化物与有源区83绝缘。

如上所述,通过把电荷移入和移出浮栅99,数据被存入存储晶体管81,另因浮栅99被密封,故必须构建一条可控通路以进入另一隔离的浮栅99。该可控通路实际上称为“窗”,通常构建在浮栅99下面的栅氧化物中。窗的构建方法是在栅氧化物内划出框区,并使框内氧化物变薄,或在框内形成薄的氧化物。框内氧化物做得很薄,足以让它保持其绝缘品质,其电场势垒可通过施加大电场Vpp来克服,不会严重损害氧化物窗101。施加适量Vpp,电荷通过该薄的氧化物窗101可控地移入和移出浮栅99。在本发明中,氧化物窗101的构建尤其令人关注。

一般在试图按比例缩小非易失存储单元80尤其是非易失晶体管81的尺寸时,氧化物窗101有一个问题。通过氧化物窗移动的电荷量取决于若干因素,包括氧化物窗厚度、其面积和两端的电压势,例如若保持晶体管的漏区源电压不变而缩小其沟长尺寸,沿缩短沟道的平均电场将更大,导致增益损失并增强热载流子效应。还会出现电子迁移与穿通故障等其它问题。因此,器件按比例缩小的原则是施加电压要与器件尺寸的缩小一起降低。换言之,器件按比例缩小了,应该降低Vcc与Vdd值,否则器件的性能会劣化,器件自身会受损。

不幸的是,为保持与其它参数标定的兼容性,加在氧化物窗两端的电压一般不能按比例缩小得如希望的那么多。由于Vpp较之非易失晶体管按比例缩小的物理尺寸如它的宽度、长度、氧化物窗厚度、浮栅尺寸等保持相对高,若允许Vpp以与晶体管的物理尺寸和电荷浓度的缩小的正常比例降低,就必须比要求更多地减小氧化物窗的面积来补偿相对更大的电场。减小氧化物窗尺寸限制了通过它传递的电荷量,因而补偿了相对大Vpp值的更高的电场。减小浮栅下面的隧道氧化物面积,还增大了电容耦合比。对于高耦合比的存储单元,电子从浮栅传递到源区/漏区的速度很快,因而具有较佳的编程特性。然而,用于构建存储单元80的制造设备的最小特征尺寸分辨度,限制了氧化物窗101的最小尺寸。

另外,由于缩小了非易失晶体管的尺寸,就必须减小其沟宽尺寸。如上所述,非易失存储晶体管81的宽度由相对的场氧化物区85a与85b限定。因此,由于晶体管81按比例缩小了,为了减小其宽度,场氧化物区85a与85b要求紧靠在一起。但如上所述,若场氧化物窗从一个相对的场氧化物区85a跨到另一区85b,而且场氧化物壁85a与85b靠得太近,其品质就劣化了。

本发明通过改变氧化物窗101的布设,解决了以上两个问题。要求按比例缩小的氧化物窗尺寸小于用来生产非易失晶体管的制造设备的最小特征尺寸分辨度,这是因为通常把非易失存储晶体管81的物理尺寸按比例缩小到制造设备极限的缘故,例如希望把晶体管的沟长定为制造设备的最小特征尺寸分辨度,并且相应地把最小沟长当作标定参照来标定所有其它参数。如上所述,为维持正常工作,氧化物窗101必须小于存储晶体管按比例缩小的倍数。由于晶体管的按比例缩小倍数以标定的沟长为基础,而沟长标定为制造设备的最小特征尺寸分辨度,因此氧化物窗要求比制造设备最小特征尺寸分辨度更小的尺寸。然而,氧化物窗101被定义为氧化物的薄区,而该氧化物101薄区的最小尺寸限于由制造设备最小特征尺寸分辨度所决定的一固定值。

为了补偿最小尺寸限于大于正常按比例缩小所需值的固定值的氧化物窗101,本发明安排了氧化物窗101的安置,使氧化物窗101的第一区域101A部分伸入存储晶体管81的沟道区,而第二区域101B覆盖场氧化物区85b。第一区域101A构成电荷传递区,第二区域101B构成氧化物窗101的非电荷传递区101B。氧化物窗101只接触一个场氧化物区85b,使它在按比例缩小存储晶体管81宽度时不受相对场氧化物区85a与85b紧靠在一起的不利影响。再者,电荷传递区101A整个位于存储晶体管81的沟道区内,不接触任一源区91、漏区93或相对的场氧化物区85A。虽然氧化物窗101仍具有被制造设备最小特征尺寸分辨度限制的较大尺寸,但通过限制其电荷传递区101A的面积,减小了氧化物窗的有效尺寸。氧化物窗101的非电荷传递区101B由于完全驻留在绝缘的场氧化物区85b内,故不能传递电荷。若希望进一步缩小场氧化物窗101的电荷传递区101A,则可将场氧化物窗101更移向场氧化物区85b。同样地,若要增大电荷传递区101A,则将氧化物窗101更移向相对的场氧化物区85A,但氧化物窗101最好不能及相对的场氧化物区85a。应该理解,准确地电荷传递区101A的面积可能不完全确定,这是对准误差造成氧化物窗101A略有变动的缘故,但一般在设计单元布设时都考虑了这种失准情况,最终的结构保持在本发明的精神内。还要指出,电荷传递窗101为矩形,长边平行于晶体管的长度尺度,氧化物窗的短边平行于沟道的宽度尺度,这有利于放置氧化物窗而无需扩展沟道宽度。

参照图9,与图8类似的所有元件都带同样的标号并如上所述。本例中,氧化物窗101移得更接近场氧化物85b,得到更小的电荷传递区101A,因而可进一步按比例缩小非易失存储单元80的诸物理参数而不面对出自氧化物窗101可实现最小尺寸的任何限制。

参照图10,图示为本发明部分构制的存储晶体管81的透视图。与图8类似的所有元件均标以同样的标号并且如上所述。图示有源区83包含扩散入衬底111的掺杂区,该掺杂区供选用,通常包括在内以调节晶体管的阈压,并帮助有源区内电场的成形。限定有源区83宽度的场氧化物区85a与85b不以标度绘制,用于示出它们的LOCOS结构,其特征在于场氧化物区在有源区83边界变窄为一点。场氧化物区85的这种变窄一般称为“鸟嘴”。图示的栅氧化物103在有源区83上方。如图8所示,栅氧化物103把浮栅99与有源区83表面限定的沟道区分开。虚线107与109分别指示源区91和漏区93侵入栅氧化物103下面的沟道区,由制造过程中各个加热阶段的扩展造成。

如图所示,氧化物窗101部分位于有源区83的沟道区,部分在场氧化物区85b上方。氧化物窗101的特征在于蚀刻处理(如湿蚀刻、干蚀刻或组合蚀刻),将目标框区内的栅氧化物103和场氧化物区85b的氧化物变薄,然后在目标框区内建立一薄层氧化物。位于沟道区内的氧化物窗101部分是它的电荷传递区101A,其特征是较佳地小于80的薄氧化物105,适合电荷的Fowler、Nordheim隧道效应。氧化物窗101位于场氧化物区85b的部分是它的非电荷传递区101B。

参照图11,图示为沿箭头10截取的图8中存储单元80的截面透视图。隧道区115在栅氧化物103下面,而栅氧化物103在浮栅99下面;隧道区117在栅氧化物119下面,栅氧化物119在控制栅87下面。在栅氧化物103内,图示电荷传递区101A以氧化物薄区为特征,这在栅氧化物103中形成一沿覆盖电荷传递区101A的层扩展的凹槽。例如,浮栅99、其聚氧化物113和控制栅89在它们的结构中有一类似的凹槽。按图8的示例布设,图11的存储单元80示出部分覆盖场氧化物区85a的浮栅99和延伸超过场氧化物区85a的控制栅89。同样地,选择晶体管82的控制栅87也延伸超过场氧化物区85a。此外,导电区91、93和95均示为包括衬底111内的掺杂区。需要的话,为增大隧道效应氧化物下面的浓度,电荷传递区101A可以合适量掺杂。

参照图12,图示为图11中存储单元的剖视图,与图11中相似的所有元件都标以同样标号且如上所述。图示的存储单元80包括与选择晶体管82串接的非易失晶体管81,区91较佳地起到非易失晶体管81源区的作用,区95起到选择晶体管87漏区的作用,区93起到非易失晶体管81漏区与选择晶体管82源区的作用。图12突出了非易失晶体管81的推迭结构。图示的氧化物窗的电荷传递区101A完全驻留在由浮栅99和控制栅89限定的沟道区内。另外,图示在栅氧化物103、浮栅99、共聚氧化物113与控制栅89的堆层中,氧化物窗101构成一凹槽121,该凹槽由氧化物窗的电荷传递截面101A造成。共聚氧化物113包括介质膜或组合的介质膜。

图13示出沿箭头13-13的图8和11中的存储单元的剖视图,较佳地突出了氧化物窗101的结构。如图所示,控制栅89跨越相对的场氧化物区85A与85B。同样地,浮栅99部分从场氧化物区85A跨到场氧化物区85B,通过共聚氧化物113与控制栅89隔离。栅氧化物103使浮栅99与衬底111内的有源区沟道区分开。如图所示,氧化物窗101包括将浮栅99与沟道区分离的第一电荷传递区101A和部分跨越场氧化物区85B的第二非电荷传递区101B。氧化物窗101造成扩展堆件的凹槽121,该堆件包括栅氧化物103、浮栅99、共聚氧化物113与控制栅89。

图14-19示出构建本发明非易失晶体管的各种处理步骤。在图14-19中,标号A,如在图14A中,指示沿图8中箭头13-13的视图,而标号B,如在图14B中,表示沿图7中箭头10-10的视图。

参照图14,在清洁和光洁了衬底111表面而且构制了任何所需的阱结构之后,构成场氧化物区85。需要时,可在衬底111内构建埋式N+区(未示出),然后埋入单元以限定有源区,较佳地单元埋置在90keV与7度角下不转动地包括75As+8.5E11。

在图15中,构成单元氧化物或栅氧化物103,较佳厚度为390,然后对表面作湿腐蚀,在栅氧化物103中形成直达衬底111的开口131,如图16所示。开口131的形状与位置可利用掩蔽步骤的光刻胶104限定。开口131从有源区83延伸到场氧化物区85D。

参照图17,接着在开口131中生长一薄层氧化物,形成氧化物窗101,薄层的较佳厚度约76。如前所述,氧化物窗101包括第一电荷传递区101A和第二非电荷传递区101B。薄层在有源区83内生长的部分构成第一部分101A,薄层在场氧化物区85B中生长的部分构成第二部分。

参照图18,接着把第一多晶硅层99敷设在栅氧化物103、氧化物窗101和场氧化物区85A与85B上。第一多晶硅层99可作离子注入,再深蚀刻成只是部分地从场氧化物区85A延伸到85B。为调节单元的阈压,通过第一多晶硅层99对沟道区作阈值调节注入,较佳地在45keV与7度下为11B+4E11。

参照图19,形成覆盖该单元的共聚氧化物113,接着敷设第二多晶硅层89,较佳地延伸超过场氧化物85A与85B。该第二多晶硅层89将起到浮栅单元控制栅的作用,同样作离子注入以调节其导电率。共聚氧化物113把浮栅多晶硅层99与控制栅多晶硅89分开。由图19B可见,第二多晶硅层有选择地做成延伸超过第一多晶硅层99的长度而搁在衬底111上。此时,氧化物103将第二多晶硅层89与衬底111分开。此外,在准备构建略掺杂的漏区结构时,可作任选角度的注入133。

在图20中,通过将控制栅89和浮栅99用作掩摸的垂向注入135,构成源区91和漏区93,注入在25keV下较佳为31P+4.0E13。图21表示,需要时可将控制栅与浮栅构成相互对准,而源区91和漏区93可以选择性构成带或不带轻度掺杂的漏区(LDD)结构(漏区为93A),此时,源区91与漏区93二者都与包含浮栅99和控制栅89的栅堆自对准。

Claims (30)

1.一种存储单元,其特征在于包括:场氧化物,其隔开两相对的垒壁限定了所述存储单元有源区的宽度极限,所述场氧化物位于第一导电率型衬底上;扩散入所述衬底并穿过单元沿宽度方向从一个场氧化物垒壁延伸到相对场氧化物垒壁的源区;扩散入所述衬底并与在其间极限沟道区的所述源区隔开的漏区,所述漏区具有邻接所述相对场氧化物垒壁的相对两端,所述源区与漏区为与所述第一导电率型相对的第二导电率型;覆盖所述沟道的第一栅氧化物;从所述沟道内延伸到所选一个所述场氧化物垒壁的氧化物窗区,所述氧化物窗区不延伸到相对的场氧化物垒壁,也不延伸到所述源区与漏区,所述氧化物窗区的特征在于在所述沟道区上限定第一区域的所述第一栅氧化物中有一凹口,并在所述选择的场氧化物垒壁上限定第二区域的所述选择的场氧化物垒壁中有一凹口;覆盖所述第一栅氧化物的导电浮栅层,所述第一栅氧化物包括所述氧化物窗区的所有所述第一区域。
2.权项1的存储单元,其中所述第一区域整个位于所述沟道区内,不接触所述源区、漏区和所述相对的场氧化物垒壁,所述第一区域内的所述第一栅氧化物区还有对Fowler-Nordheim隧道效应传导的厚度。
3.权项2的存储单元,其中所述第一区域内所述第一栅氧化物区的厚度小于80。
4.权项1的存储单元,其中所述氧化物窗区的至少一个尺度由制造所述存储单元所使用的制造设备的最小特征尺寸分辨度限定,所述第一区域包围的面积小于所述氧化物窗的面积。
5.权项1的存储单元,其特征在于在所述导电浮栅层上方还具有至少一块介质膜,在所述至少一块介质膜上还有一导电控制栅层。
6.权项5的存储单元,其中所述窗区在所述浮栅层、所述至少一块介质膜和所述控制栅层中形成一矩形凹槽,所述矩形凹槽以上脊与下平面为特征,所述下平面被所述上脊整个封闭在所述沟道区内的三个侧面上。
7.权项5的存储单元,其中所述导电控制栅层延伸超过所述相对的场氧化物垒壁。
8.权项7的存储单元,其中所述导电浮栅层部分重叠所述相对的场氧化物垒壁。
9.权项8的存储单元,其中所述浮栅层和所述控制栅层均为多晶硅层。
10.权项1的存储单元,其中所述场氧化物垒壁至少部分置入所述衬底。
11.一种制作存储单元的方法,所述存储单元的电荷传递区尺度小于由用来制作所述存储单元的制造设备所限定的最小加工特征尺寸,其特征在于所述方法包括:形成场氧化物区,其隔开而相对的垒壁限定了所述存储单元有源区的宽度极限,所述场氧化物形成在第一导电率型衬底上;在由所述相对的场氧化物垒壁限定的所述有源区内,构建第一栅氧化物;限定尺度等于所述最小加工特征尺寸的窗区,所述窗区被限定成部分包围所述有源区,而且只部分包围选择的一个所述场氧化物区,所述窗区在所述有源区内的部分是电荷传递区,而窗区在所述选择的场氧化物区内的部分为非电荷传递区;蚀去在所述限定窗区内的氧化物,被蚀去的量基本上等于所述第一栅氧化物的厚度,从而在所述窗区内露出所述衬底;在所述窗区的所述电荷传递和非电荷传递两区内生长隧道氧化物,所述隧道氧化物至多为所述第一栅氧化物的一半厚;在所述第一栅氧化物上敷设第一多晶硅条层,并从一个所述场氧化物垒壁延伸到相对的场氧化物垒壁,所述第一多晶硅条部分重叠所述相对的两个场氧化物垒壁,所述第一多晶硅条完全覆盖所述窗区的所述电荷传递区,使所述电荷传递区不延伸到所述第一多晶硅条的边界;用至少一块介质膜覆盖所述第一多晶硅条层;在至少一块介质膜和所述第一多晶硅条层上敷设第二多晶硅条层,所述第二多晶硅条层延伸超过所述两个场氧化物区;在所述第一和第二多晶硅条层的任一侧作离子注入而构成源区与漏区,所述漏区与源区远离所述窗区的所述电荷传递区。
12.权项11的方法,其中用湿腐蚀步骤除去所述窗区内的氧化物。
13.权项11的方法,其中用干腐蚀步骤除去所述窗区内的氧化物。
14.权项11的方法,其中所述窗区内的氧化物结合应用湿法与干法腐蚀步骤除去。
15.权项11的方法,其用掩膜限定所述窗区。
16.权项11的方法,其中所述隧道氧化物在所述有源区内生长到小于80厚度。
17.权项11的方法,其中所述第一栅氧化物小于400。
18.权项11的方法,其中所述第一与第二多晶硅条层经各自离子注而导电。
19.权项11的方法,其特征在于还包括在敷设所述第一多晶硅条层之后和形成所述第二栅氧化物之前的阈值调节离子注入,所述阈值调节离子注入施加于所述第一多晶硅条层下面的有源区。
20.权项11的方法,其中所述第二多晶硅条层在所述有源区的长度比所述第一多晶硅条层更大,所述第二多晶硅层条延伸覆盖所述第一多晶硅条一侧并覆盖一部分所述有源区。
21.权项18的方法,其特征在于还包括沿所述第一多晶硅条层不被所述第二多晶硅条层覆盖的一侧注入衬底的离子,所述离子注入先于构建源区、漏区而应用的所述离子注入步骤,所述离子注入比用于所述构建源区、漏区的离子注入步骤的离子浓度更低。
22.一种制作可按比例缩小的非易失存储单元的方法,其特征在于所述方法包括:选一个受制于由用来制作所述存储单元的制造设备限定的最小加工特征尺寸的比例系数;对第一正电源轨应用所述比例系数,并对第二正电源轨应用较大的比例系数,所述第二电源转约比所述第一电源轨大三倍;根据所述第二正电源轨值确定电荷传递区尺度,所述电荷传递区尺度小于由用来制作所述存储单元的制造设备所限定的最小加工特征尺寸;形成场氧化物后,其隔开而相对的垒壁限定所述存储单元有源区的宽度极限,所述场氧化物形成在第一导电率型衬底上;在所述相对的场氧化物垒壁所限定的所述有源区内,构成第一栅氧化物;限定尺度等于所述最小加工特征尺寸的窗区,所述窗区被限定为部分包围所述有源区而且只部分地包围选择的一个所述场氧化物区,所述窗区在所述有源区内的部分是所述电荷传递区,而窗区在所述选择的场氧化物区内的部分为非电荷传递区;蚀去所述限定的窗区内的氧化物,蚀去的氧化物量基本上等于所述第一栅氧化物的厚度,从而在所述窗区内露出所述衬底;在所述窗区的所述电荷传递与非电荷传递两个区内生长隧道氧化物,所述隧道氧化物至多为所述第一栅氧化物的一半厚;在所述第一栅氧化物上敷设第一多晶硅条层并从一个所述场氧化物垒壁延伸到相对的场氧化物垒壁,所述第一多晶硅条部分地重叠所述相对的两个场氧化物垒壁,所述第一多晶硅条完全覆盖所述窗区的所述电荷传递区,使所述电荷传递区不延伸到所述第一多晶硅条的边界,所述第一多晶硅条层的长度尺度与所述存储单元有源区的所述宽度极限正交,所述多晶硅条的长度是所述选择的比例系数的基础;用第二栅氧化物覆盖所述第一多晶硅条层;在所述第二栅氧化物和所述第一多晶硅条层上敷设第二多晶硅条层,所述第二多晶硅条层延伸超过所述两个场氧化物区;在所述第一和第二多晶硅条层的任一侧执行构制源区、漏区的离子注入步骤,所述漏区、源区远离所述窗区的所述电荷传递区。
23.权项22的方法,其中所述窗区用掩膜限定。
24.权项22的方法,其中在所述有源区内生长所述隧道氧化物,厚度小于80。
25.权项22的方法,其中所述第一栅氧化物小于400。
26.权项22的方法,其中所述第一和第二多晶硅条层各自经离子注入而导电。
27.权项22的方法,其特征在于在敷设所述第一多晶硅条层之后且在形成所述第二栅氧化物之前,还包括阈值调节离子注入,所述阈值调节离子注入应用于所述第一多晶硅条层下面的有源区。
28.权项22的方法,其中所述第二多晶硅条层在所述有源区内的长度比所述第一多晶硅条层更大,所述第二多晶硅条层延伸覆盖所述第一多晶硅条一侧并覆盖一部分所述有源区。
29.权项28的方法,其特征在于还包括沿所述第一多晶硅条层来被所述第二多晶硅条层覆盖的一侧注入衬底的离子,所述离子注入先于应用构成源区、漏区的所述离子注入步骤,所述离子注入比用于构成源区、漏区的所述离子注入步骤的离子浓度更低。
30.权项22的方法,其中构成源区、漏区的所述离子注入步骤是垂直注入,所述源区漏区与所述第一和第二多晶硅条层自对准。
CN 02809133 2001-05-01 2002-03-11 具有不对称薄窗的eeprom单元 CN1263152C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US09847810 US6369422B1 (en) 2001-05-01 2001-05-01 Eeprom cell with asymmetric thin window

Publications (2)

Publication Number Publication Date
CN1505841A true true CN1505841A (zh) 2004-06-16
CN1263152C CN1263152C (zh) 2006-07-05

Family

ID=25301568

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 02809133 CN1263152C (zh) 2001-05-01 2002-03-11 具有不对称薄窗的eeprom单元

Country Status (7)

Country Link
US (2) US6369422B1 (zh)
EP (1) EP1388172A1 (zh)
JP (1) JP2004527128A (zh)
KR (1) KR20040015239A (zh)
CN (1) CN1263152C (zh)
CA (1) CA2445592A1 (zh)
WO (1) WO2002089214A1 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100456495C (zh) 2005-04-29 2009-01-28 海力士半导体有限公司 存储器的晶体管结构及其制造方法
CN102544111A (zh) * 2010-12-29 2012-07-04 精工电子有限公司 半导体非易失性存储装置
CN101752381B (zh) 2008-12-10 2013-07-24 上海华虹Nec电子有限公司 Otp器件结构及其制备方法
CN103218468A (zh) * 2012-01-18 2013-07-24 台湾积体电路制造股份有限公司 用于生成最优半导体部件布局的方法和系统
CN104733461A (zh) * 2013-12-23 2015-06-24 上海华虹宏力半导体制造有限公司 Eeprom的结构及其制造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6624027B1 (en) 2002-05-09 2003-09-23 Atmel Corporation Ultra small thin windows in floating gate transistors defined by lost nitride spacers
US20050239250A1 (en) * 2003-08-11 2005-10-27 Bohumil Lojek Ultra dense non-volatile memory array
US6905926B2 (en) * 2003-09-04 2005-06-14 Atmel Corporation Method of making nonvolatile transistor pairs with shared control gate
JP4981661B2 (ja) 2004-05-06 2012-07-25 サイデンス コーポレーションSidense Corp. 分割チャネルアンチヒューズアレイ構造
US9123572B2 (en) 2004-05-06 2015-09-01 Sidense Corporation Anti-fuse memory cell
US7755162B2 (en) * 2004-05-06 2010-07-13 Sidense Corp. Anti-fuse memory cell
US8735297B2 (en) 2004-05-06 2014-05-27 Sidense Corporation Reverse optical proximity correction method
CN100403551C (zh) 2005-03-08 2008-07-16 联华电子股份有限公司 高压元件结构
US20070166971A1 (en) * 2006-01-17 2007-07-19 Atmel Corporation Manufacturing of silicon structures smaller than optical resolution limits
KR100784082B1 (ko) * 2006-06-29 2007-12-10 주식회사 하이닉스반도체 반도체 메모리 소자 및 그것의 제조 방법
US20080119022A1 (en) * 2006-11-22 2008-05-22 Atmel Corporation Method of making eeprom transistors
KR100789409B1 (ko) 2007-01-02 2007-12-28 삼성전자주식회사 이이피롬 소자 및 그 제조방법
CN101989551B (zh) 2009-08-06 2012-01-25 中芯国际集成电路制造(上海)有限公司 不对称晶体管的形成方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5103814A (en) 1988-04-28 1992-04-14 Timothy Maher Self-compensating patient respirator
US5334550A (en) 1989-01-09 1994-08-02 Texas Instruments Incorporated Method of producing a self-aligned window at recessed intersection of insulating regions
US5066992A (en) 1989-06-23 1991-11-19 Atmel Corporation Programmable and erasable MOS memory device
US5102814A (en) 1990-11-02 1992-04-07 Intel Corporation Method for improving device scalability of buried bit line flash EPROM devices having short reoxidation beaks and shallower junctions
US5094968A (en) 1990-11-21 1992-03-10 Atmel Corporation Fabricating a narrow width EEPROM with single diffusion electrode formation
US5086325A (en) 1990-11-21 1992-02-04 Atmel Corporation Narrow width EEPROM with single diffusion electrode formation
US5198381A (en) 1991-09-12 1993-03-30 Vlsi Technology, Inc. Method of making an E2 PROM cell with improved tunneling properties having two implant stages
US5379253A (en) 1992-06-01 1995-01-03 National Semiconductor Corporation High density EEPROM cell array with novel programming scheme and method of manufacture
US5424233A (en) 1994-05-06 1995-06-13 United Microflectronics Corporation Method of making electrically programmable and erasable memory device with a depression
US5640032A (en) 1994-09-09 1997-06-17 Nippon Steel Corporation Non-volatile semiconductor memory device with improved rewrite speed
JP3710880B2 (ja) 1996-06-28 2005-10-26 株式会社東芝 不揮発性半導体記憶装置
US5844269A (en) * 1996-07-02 1998-12-01 National Semiconductor Corporation EEPROM cell having reduced capacitance across the layer of tunnel oxide
US5904524A (en) 1996-08-08 1999-05-18 Altera Corporation Method of making scalable tunnel oxide window with no isolation edges
US5953254A (en) * 1996-09-09 1999-09-14 Azalea Microelectronics Corp. Serial flash memory
US5861333A (en) 1996-10-25 1999-01-19 United Microelectonics Corp. Method of tunnel window process for EEPROM cell technology
US5895240A (en) 1997-06-30 1999-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making stepped edge structure of an EEPROM tunneling window
US5936274A (en) 1997-07-08 1999-08-10 Micron Technology, Inc. High density flash memory
US5973356A (en) 1997-07-08 1999-10-26 Micron Technology, Inc. Ultra high density flash memory
US6187634B1 (en) * 1997-11-19 2001-02-13 Altera Corporation Process for making an EEPROM active area castling
US6171907B1 (en) * 1997-12-19 2001-01-09 Nexflash Technologies, Inc. Method for fabricating tunnel window in EEPROM cell with reduced cell pitch
US5972752A (en) 1997-12-29 1999-10-26 United Semiconductor Corp. Method of manufacturing a flash memory cell having a tunnel oxide with a long narrow top profile
EP0994512B1 (en) * 1998-10-15 2004-09-22 SGS-THOMSON MICROELECTRONICS S.r.l. Simplified DPCC process for manufacturing FLOTOX EEPROM non-autoaligned semiconductor memory cells
FR2800200B1 (fr) * 1999-10-21 2002-01-04 St Microelectronics Sa Procede de fabrication de points memoire eeprom

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100456495C (zh) 2005-04-29 2009-01-28 海力士半导体有限公司 存储器的晶体管结构及其制造方法
CN101752381B (zh) 2008-12-10 2013-07-24 上海华虹Nec电子有限公司 Otp器件结构及其制备方法
CN102544111A (zh) * 2010-12-29 2012-07-04 精工电子有限公司 半导体非易失性存储装置
CN102544111B (zh) * 2010-12-29 2015-12-09 精工电子有限公司 半导体非易失性存储装置
CN103218468A (zh) * 2012-01-18 2013-07-24 台湾积体电路制造股份有限公司 用于生成最优半导体部件布局的方法和系统
US9305135B2 (en) 2012-01-18 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Generating a semiconductor component layout
CN104733461A (zh) * 2013-12-23 2015-06-24 上海华虹宏力半导体制造有限公司 Eeprom的结构及其制造方法
CN104733461B (zh) * 2013-12-23 2018-02-06 上海华虹宏力半导体制造有限公司 Eeprom的结构及其制造方法

Also Published As

Publication number Publication date Type
CN1263152C (zh) 2006-07-05 grant
EP1388172A1 (en) 2004-02-11 application
US6486031B1 (en) 2002-11-26 grant
US20020164856A1 (en) 2002-11-07 application
WO2002089214A1 (en) 2002-11-07 application
CA2445592A1 (en) 2002-11-07 application
JP2004527128A (ja) 2004-09-02 application
KR20040015239A (ko) 2004-02-18 application
US6369422B1 (en) 2002-04-09 grant

Similar Documents

Publication Publication Date Title
US6747310B2 (en) Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
US6764905B2 (en) Method of manufacturing a scalable flash EEPROM memory cell with floating gate spacer wrapped by control gate
US6720612B2 (en) Semiconductor device
US6358796B1 (en) Method to fabricate a non-smiling effect structure in split-gate flash with self-aligned isolation
US6337250B2 (en) Semiconductor device containing MOS elements and method of fabricating the same
US5495441A (en) Split-gate flash memory cell
US6538275B2 (en) Nonvolatile semiconductor memory device and method for fabricating the same
US5173436A (en) Method of manufacturing an EEPROM with trench-isolated bitlines
US5614747A (en) Method for manufacturing a flash EEPROM cell
US6261903B1 (en) Floating gate method and device
US6222227B1 (en) Memory cell with self-aligned floating gate and separate select gate, and fabrication process
US6486028B1 (en) Method of fabricating a nitride read-only-memory cell vertical structure
US6160287A (en) Flash memory
US6306708B1 (en) Fabrication method for an electrically erasable programmable read only memory
US6696340B2 (en) Semiconductor devices having a non-volatile memory transistor and methods for manufacturing the same
US7927994B1 (en) Split gate non-volatile flash memory cell having a floating gate, control gate, select gate and an erase gate with an overhang over the floating gate, array and method of manufacturing
US5108939A (en) Method of making a non-volatile memory cell utilizing polycrystalline silicon spacer tunnel region
US6204126B1 (en) Method to fabricate a new structure with multi-self-aligned for split-gate flash
US20060086970A1 (en) Non-volatile memory cell structure with charge trapping layers and method of fabricating the same
US6746918B2 (en) Methods of fabbricating a stack-gate non-volatile memory device and its contactless memory arrays
US6337245B1 (en) Method for fabricating flash memory device and flash memory device fabricated thereby
US6528843B1 (en) Self-aligned split-gate flash memory cell having a single-side tip-shaped floating-gate structure and its contactless flash memory arrays
US6037221A (en) Device and fabricating method of non-volatile memory
US20020179962A1 (en) Semiconductor device having floating gate and method of producing the same
US6432773B1 (en) Memory cell having an ONO film with an ONO sidewall and method of fabricating same

Legal Events

Date Code Title Description
C06 Publication
C10 Entry into substantive examination
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1063376

Country of ref document: HK

C14 Grant of patent or utility model
C56 Change in the name or address of the patentee
C17 Cessation of patent right
REG Reference to a national code

Ref country code: HK

Ref legal event code: WD

Ref document number: 1063376

Country of ref document: HK