CN1332433C - 测试集成芯片的测试系统及其转接器组件和预烧板 - Google Patents

测试集成芯片的测试系统及其转接器组件和预烧板 Download PDF

Info

Publication number
CN1332433C
CN1332433C CNB200410049051XA CN200410049051A CN1332433C CN 1332433 C CN1332433 C CN 1332433C CN B200410049051X A CNB200410049051X A CN B200410049051XA CN 200410049051 A CN200410049051 A CN 200410049051A CN 1332433 C CN1332433 C CN 1332433C
Authority
CN
China
Prior art keywords
burn
test
board
jockey
test module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB200410049051XA
Other languages
English (en)
Other versions
CN1619789A (zh
Inventor
F·韦伯
G·弗兰科夫斯基
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN1619789A publication Critical patent/CN1619789A/zh
Application granted granted Critical
Publication of CN1332433C publication Critical patent/CN1332433C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851Testing of integrated circuits [IC]
    • G01R31/2855Environmental, reliability or burn-in testing
    • G01R31/286External aspects, e.g. related to chambers, contacting devices or handlers
    • G01R31/2863Contacting devices, e.g. sockets, burn-in boards or mounting fixtures
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851Testing of integrated circuits [IC]
    • G01R31/2886Features relating to contacting the IC under test, e.g. probe heads; chucks
    • G01R31/2889Interfaces, e.g. between probe and tester

Landscapes

  • Engineering & Computer Science (AREA)
  • Environmental & Geological Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

本发明系关于在预烧测试操作测试集成芯片之测试系统,要被测试的集成芯片可成群被排列于预烧板上。该预烧板具第一连接装置以连接该预烧板至测试器装置。该测试器装置包括具测试电路的测试模块以根据该预烧测试操作测试在该预烧板上的芯片,该测试模块具第二连接装置以经由该第二连接装置连接该预烧板至该测试模块,许多测试模块被提供,其第二连接装置可被接触连接至转接器组件的许多第三连接装置,该转接器组件具第四连接装置以接触连接该预烧板的第一连接装置,该转接器组件的第三连接装置以一种方式连接至第四连接装置使得在接触连接状态可能以测试模块中的其一测试每一组集成电路的每一。

Description

测试集成芯片的测试系统及其转接器组件和预烧板
技术领域
本发明是关于在预烧测试操作测试集成芯片的测试系统及亦关于此种测试系统的转接器组件。
背景技术
在预烧测试操作的测试系统中,要被测试的集成芯片一般被排列于预烧板上,亦即在具有该集成芯片的插座的预烧板,及被插入测试系统的测试器装置,该测试器装置具有拥有驱动及评估电子装置的测试模块,亦即具有测试电路。当预烧板被插入时,测试器装置的测试模块连接至在预烧板上的集成芯片。在预烧测试操作期间,集成芯片的功能为在极端操作条件(如高的外界温度、高操作电压或其类似情况)下被测试,以预老化该芯片及因而减少先期失效速率。
因为在预烧板上的预烧插座的日益增加的封装密度,愈来愈常到达或超过测试模块的最大电流限制及/或可提供测试信道的数目。特别是,在晶片位准预烧测试操作期间(在此期间在晶片上的集成芯片意欲于被单一化前在一预烧测试操作同时被测试,及因而预先老化)此问题亦发生。具有集成电路位于一共同调整杆的连续作动预烧测试操作无法被执行,因为预烧时间会显著加长及该集成电路会经历不同的预老化条件。
为不超过测试模块的最大电流限制或可提供测试信道的数目,目前为止在预烧板上的插座的封装密度已被减少或是该预烧板仅被部分放置要被测试的集成芯片。做为替代方案,额外电流来源或是新的测试模块已被提供,以符合改变的条件。此具有预烧板必须被非最适地使用的缺点,或者必须因为新的测试模块及/或额外的供应来源而接受高成本。
发明内容
本发明目的为提供一种测试系统,其中预烧板可被完全利用,且不须转换测试器装置为合适的新测试模块以控制预烧测试操作。
本发明的第一方面提供一种一种用预烧测试操作测试集成芯片的测试系统,要被测试的集成芯片可成群被排列于预烧板上,该预烧板具有第一连接装置以连接该预烧板至测试器装置,该测试器装置包括具有测试电路的测试模块以根据预烧测试操作测试在该预烧板上的集成芯片,该测试模块具有第二连接装置以经由该第二连接装置连接该预烧板至该测试模块,其特征在于,该测试器装置具有加热室,该预烧板可排列于其中,该测试模块的测试电路与该加热室分开及该测试模块的第二连接装置被排列于该加热室以连接至该转接器组件的第三连接装置,许多测试模块被提供,其第二连接装置可被接触连接至转接器组件的许多第三连接装置,该转接器组件具有第四连接装置以接触连接至该预烧板的第一连接装置,该转接器组件的第三连接装置以一种方式连接至第四连接装置,使得在接触连接状态可通过所述测试模块中的一测试模块来测试每一组集成芯片。
以此方式,可提供一种测试系统,其中该测试模块的许多测试电路可被连接至测试器板的集成芯片,使得测试器板的集成芯片可由许多测试模块测试。以此方式,可减少要由测试模块测试的测试器板的集成芯片的数目。经由转接器组件连接许多测试模块至在预烧板上指定至测试模块的该集成芯片使得可指定实际上可与所欲的一样高供应电流及实际上至要被测试的集成芯片的任一数目的测试器信道,此进一步避免建造转接至该所需供应电流及所需测试器信道的新测试模块以在一预烧测试操作中测试完全充满集成芯片的测试器板。
可进一步提供该测试器装置具有加热室,预烧板可排列于其中,该测试模块的测试电路与该加热室分开及该测试模块的第二连接装置被排列于该加热室以连接至该转接器组件的第三连接装置。以此方式,该转接器组件可以简单方式连接至第二连接装置而不须使该测试器装置以复杂方式被重新建构。
该预烧板的第一连接装置较佳为具有一或更多弹簧销,其确保在该预烧板及该转接器组件间的适当电连接。
该测试模块的第二连接装置较佳为每一皆以接触条带及/或连接器条带形成,其基本上与该测试模块排列于一平面上。
本发明的进一步方面提供一种此种测试系统的转接器组件,该转接器组件使得已提供的测试器装置不被改变,及在转接器组件的协助下可包捆测试器装置的许多测试模块使得插入该测试器装置的预烧板连接至许多测试模块,此使得其可以较高供应电流供应在该预烧板的集成芯片及提供较大数目的测试器信道以测试排列于该预烧板的集成电路。
该转接器组件较佳为具有固持组件,在其上第三连接装置以一种方式被排列使得被塞于该许多测试模块的第二连接装置上,使得该测试模块基本上垂直于该固持组件被排列。
本发明的进一步方面提供一种此种测试系统的预烧板,其以一种方式被构行以连接至根据本发明的转接器组件。
附图说明
本发明较佳具体实施例是参考所附图式详细解释于下。
该单一图显示一种具有测试器装置2的根据本发明的测试系统1。
具体实施方式
一或许多预烧板3可被插入测试系统,该预烧板3具有集成芯片可被插入的芯片插座4以在预烧测试操作进行测试。
集成芯片的预烧测试操作一般在完成后于极端操作条件下进行。如此,在预烧测试操作期间,该集成芯片一般在高外界温度,一般是超过100℃操作,及具有高供应电压以减少一般称的该集成芯片的先期失效速率。
为提供用于要被测试的集成芯片的高外界温度,该测试器装置2被提供为具有加热室5,其中该预烧板3位于经插入状态。在加热室5外部,于该测试器装置2的测试模块区域6,提供具有测试电路8的测试模块7,其基本上被相同地建造且其进行相同的测试程序以测试该集成芯片。而且,该预烧板3的供应电压是由该测试模块7提供。
为电连接该测试模块7的测试电路8至在该加热室5的该预烧板3上的集成芯片,该测试模块7的每一连接装置9其可经由接触连接装置10连接至个别测试电路8。在面对该加热室5的一端,该测试模块7的连接装置9具有第二接触单元11,其可与转接器组件13的第三接触单元12交互作用以实现电连接。
该转接器组件13进一步具有第四接触单元14以能够产生至该预烧板3的其一的第一接触单元15的电连接。该芯片插座4或可被连接于其上的该集成芯片,在预烧测试操作要被测试的集成芯片成群被排列于个别预烧板3上及可经由第一接触单元15电接触连接,经由该第一接触单元15该集成芯片被供以信号及具有供应电压以能够在预烧操作期间进行测试。
该转接器组件13现在提供连接许多该测试模块7至预烧板3的机会以由此能够在一预烧测试操作测试在预烧板3的所有集成芯片,此为必要的因为测试模块7仅能提供有限电流及/或有限数目的测试信道以进行在该测试板上的集成芯片的测试为可能的,若测试器信道的数目不足够或若该测试模块7电流驱动器能力过低而无法在该预烧测试操作测试具有集成芯片的所有插座,则迄今仅一部份该预烧板3的芯片插座4具有集成芯片或是被转接至要被测试的集成芯片的新测试模块7及被转接至已被建造的测试器板3的数目。
该转接器组件13的提供现在使得由以合适方式在第三及第四接触单元12、14间提供电线路包捆已知测试器模块7为可能以使该测试模块7的每一接触连接至该转接器组件13在每一情况至一组集成芯片为可能。做为实例,若三个测试模块7经由该转接器组件13连接至测试器板3,接着该第一测试器模块可被使用以驱动第一组,该第二测试器模块7驱动第二组及该第三测试器模块7驱动在测试器板3上的第三组集成芯片。
该转接器组件13的提供使得以此方式可能连接许多测试器模块7至该测试器板3上的个别集成芯片。在此情况下,转接器组件13被提供于该加热室5内,由此使得进入该测试器装置2的简单插入可进行。该第二及第三接触单元11、12较佳为被形成为加长的塞接触,其基本上与该测试模块7的测试电路8排列于一平面上,以此方式可能实现节省空间的排列。
为使基本上所有测试器模块7同时接触连接,该转接器组件13具有固持组件16,在其上第三接触单元12基本上被垂直排列使得基本上所有测试模块7同时由被置于该相对应测试模块7的第二接触单元11的转接器组件13同时接触连接。
该第一接触单元15较佳为弹簧销,其基本上可推入塞接触或该第四接触单元14的类似部份使得电连接被产生。
除了集成芯片的芯片插座4被排列于其上的该预烧板3,亦可能提供用于集成芯片的接触连接的预烧板于未切割晶片。此种预烧板基本上具有与先前实例的第一接触单元结构上相同构造的第一接触单元,然而,在该晶片的集成电路是经由一般称的接触卡(其被置于晶片上)接触连接,该接触卡被形成做为包括接触连接销(其被置于该集成电路的接触区域)的销卡。
转接器组件13的提供为必要的特别是在晶片上集成电路的预烧测试操作期间,因为在晶片上一般有大量的必须在共同预烧测试操作测试的集成电路。集成芯片的数目基本上由晶片面积及集成电路的大小而定及基本上不依据在预烧测试操作测试集成电路的测试器装置2的能力而定。因该预烧测试操作必须同时对所有该集成电路进行以确保对该晶片的所有该集成电路经订定的预先老化方法,在插入该加热室5时,该测试模块7的测试电路8必须对每一集成电路被提供。然而,对基本上该晶片的所有该集成电路的经转接测试模块以将供应电流供应所有该集成电路的结构为复杂的及为非常昂贵的。
所以,本发明的转接器组件13提供包捆许多已知测试器模块7及使他们可提供用于测试在晶片上的该集成电路的可能性。

Claims (6)

1.一种用预烧测试操作测试集成芯片的测试系统(1),要被测试的集成芯片可成群被排列于预烧板(3)上,该预烧板(3)具有第一连接装置(15)以连接该预烧板(3)至测试器装置(2),
该测试器装置(2)包括具有测试电路(8)的测试模块(7)以根据预烧测试操作测试在该预烧板(3)上的集成芯片,该测试模块(7)具有第二连接装置(11)以经由该第二连接装置(11)连接该预烧板(3)至该测试模块(7),
其特征在于,该测试器装置(2)具有加热室(5),该预烧板(3)可排列于其中,该测试模块(7)的测试电路(8)与该加热室(5)分开及该测试模块(7)的第二连接装置(11)被排列于该加热室(5)以连接至转接器组件(13)的第三连接装置(12),
许多测试模块(7)被提供,其第二连接装置(11)可被接触连接至转接器组件(13)的许多第三连接装置(12),该转接器组件(13)具有第四连接装置(14)以接触连接至该预烧板(3)的第一连接装置(15),
该转接器组件(13)的第三连接装置(12)以一种方式连接至第四连接装置(14),使得在接触连接状态可通过所述测试模块(7)中的一测试模块(7)来测试每一组集成芯片。
2.根据权利要求1的测试系统(1),其特征在于该预烧板(3)的第一连接装置(15)具有一或更多弹簧销,该第四连接装置(14)以能够由该弹簧销接触连接的方式来构成。
3.根据权利要求1至2中任一项的测试系统(1),其特征在于该测试模块(7)的第二连接装置(11)的其一被形成做为接触条带或做为连接器条带,其与该测试模块(7)的其一排列于一平面。
4.一种转接器组件(13),所述转接器组件(13)是用于根据权利要求1至3中任一项的测试系统(1)。
5.根据权利要求4的转接器组件(13),其特征在于所述转接器组件(13)具有固持组件(16),在其上该第三连接装置(12)经排列为使得被塞于该第二连接装置(11)上,使得该测试模块(7)垂直于该固持组件(16)被排列。
6.一种预烧板(3),所述预烧板(3)是用于根据权利要求1至3中任一项的测试系统(1)。
CNB200410049051XA 2003-06-11 2004-06-11 测试集成芯片的测试系统及其转接器组件和预烧板 Expired - Fee Related CN1332433C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10326317.9 2003-06-11
DE10326317A DE10326317B4 (de) 2003-06-11 2003-06-11 Testsystem zum Testen von integrierten Bausteinen

Publications (2)

Publication Number Publication Date
CN1619789A CN1619789A (zh) 2005-05-25
CN1332433C true CN1332433C (zh) 2007-08-15

Family

ID=33520537

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB200410049051XA Expired - Fee Related CN1332433C (zh) 2003-06-11 2004-06-11 测试集成芯片的测试系统及其转接器组件和预烧板

Country Status (3)

Country Link
US (1) US7208968B2 (zh)
CN (1) CN1332433C (zh)
DE (1) DE10326317B4 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI689240B (zh) * 2019-01-07 2020-03-21 新賀科技股份有限公司 具有獨立大電流供應層之預燒板結構

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6562636B1 (en) * 1999-07-14 2003-05-13 Aehr Test Systems Wafer level burn-in and electrical test system and method
US7511525B2 (en) * 2006-01-26 2009-03-31 Honeywell International Inc. Boundary-scan system architecture for remote environmental testing
US7478298B2 (en) * 2006-01-26 2009-01-13 Honeywell International Inc. Method and system for backplane testing using generic boundary-scan units
DE102007033127A1 (de) * 2007-07-16 2009-01-29 Qimonda Ag Testvorrichtung für Halbleiterbausteine
CN101859718B (zh) * 2009-04-08 2012-01-18 京元电子股份有限公司 可群组化测试的芯片预烧机台
DE102009047609B4 (de) * 2009-12-08 2020-03-26 Robert Bosch Gmbh Vorrrichtung zum Prüfen elektronischer Bauteile
CN102466774A (zh) * 2010-11-12 2012-05-23 中国科学院微电子研究所 集成电路辅助测试装置
CN104219003B (zh) * 2013-05-30 2016-08-17 展讯通信(上海)有限公司 通信装置、测试系统及其测试方法
CN104375076B (zh) * 2014-11-12 2018-09-04 中国人民解放军第五三一一工厂 一种电路模块测量转接装置
EP3153873A1 (en) * 2015-10-07 2017-04-12 Lantiq Beteiligungs-GmbH & Co. KG On-chip test pattern generation
CN112557791B (zh) * 2020-12-02 2024-08-02 博硕科技(江西)有限公司 一种车载充电器加工用老化测试台
CN113791333A (zh) * 2021-09-16 2021-12-14 长江存储科技有限责任公司 芯片测试装置与芯片测试系统

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5315598A (en) * 1991-04-04 1994-05-24 Texas Instruments Incorporated Method to reduce burn-in time and inducing infant failure
JP2000243795A (ja) * 1999-02-22 2000-09-08 Ando Electric Co Ltd バーンインテスタにおける電源電流測定回路
CN1351372A (zh) * 2000-10-31 2002-05-29 京元电子股份有限公司 集成电路的预烧控制装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4145620A (en) * 1977-10-05 1979-03-20 Serel Corporation Modular dynamic burn-in apparatus
US5003156A (en) * 1989-03-14 1991-03-26 Time Temperature, Inc. Dual configuration connector port for burn-in systems
US5966021A (en) * 1996-04-03 1999-10-12 Pycon, Inc. Apparatus for testing an integrated circuit in an oven during burn-in
JP3142801B2 (ja) * 1997-09-04 2001-03-07 松下電器産業株式会社 半導体集積回路の検査方法、プローブカード及びバーンイン用ボード
US6363510B1 (en) * 1999-08-31 2002-03-26 Unisys Corporation Electronic system for testing chips having a selectable number of pattern generators that concurrently broadcast different bit streams to selectable sets of chip driver circuits
US6400173B1 (en) * 1999-11-19 2002-06-04 Hitachi, Ltd. Test system and manufacturing of semiconductor device
KR100385399B1 (ko) * 2000-04-19 2003-05-23 삼성전자주식회사 반도체 소자 검사용 기판과 그 기판을 포함하는 반도체소자 검사 장치
US6822469B1 (en) * 2000-07-31 2004-11-23 Eaglestone Partners I, Llc Method for testing multiple semiconductor wafers
US6910162B2 (en) * 2003-05-12 2005-06-21 Kingston Technology Corp. Memory-module burn-in system with removable pattern-generator boards separated from heat chamber by backplane

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5315598A (en) * 1991-04-04 1994-05-24 Texas Instruments Incorporated Method to reduce burn-in time and inducing infant failure
JP2000243795A (ja) * 1999-02-22 2000-09-08 Ando Electric Co Ltd バーンインテスタにおける電源電流測定回路
CN1351372A (zh) * 2000-10-31 2002-05-29 京元电子股份有限公司 集成电路的预烧控制装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI689240B (zh) * 2019-01-07 2020-03-21 新賀科技股份有限公司 具有獨立大電流供應層之預燒板結構

Also Published As

Publication number Publication date
DE10326317B4 (de) 2007-05-10
US20050017748A1 (en) 2005-01-27
CN1619789A (zh) 2005-05-25
US7208968B2 (en) 2007-04-24
DE10326317A1 (de) 2005-01-13

Similar Documents

Publication Publication Date Title
CN1332433C (zh) 测试集成芯片的测试系统及其转接器组件和预烧板
KR100702003B1 (ko) 프로브 카드
US5237268A (en) Film carrier structure capable of simplifying test
KR101293381B1 (ko) 전자 장치를 테스트하기 위한 시스템의 동작 주파수를증가시키는 방법 및 장치
JPH04285379A (ja) 流体媒体のための制御装置
WO2005103740A3 (en) Intelligent probe card architecture
US6140829A (en) Modular design for an integrated circuit testing apparatus
US4801871A (en) Testing apparatus for semiconductor device
US20060006896A1 (en) Parallel calibration system for a test device
JPH08271565A (ja) 電源装置の接続状態検査方法及びその方法を用いる電源装置
CN218445837U (zh) 老化板及芯片老化测试系统
KR101647302B1 (ko) 프로브 카드 및 이를 포함하는 테스트 장치
US6599764B1 (en) Isolation testing scheme for multi-die packages
US8749260B2 (en) Test wafer unit and test system
KR20020036835A (ko) 웨이퍼 레벨 번-인과 전기적 시험 시스템 및 방법
KR101033962B1 (ko) 반도체 디바이스 테스트 시스템
EP0145194B1 (en) Automatic test equipment
US6819161B2 (en) Structure for temporarily isolating a die from a common conductor to facilitate wafer level testing
US6507205B1 (en) Load board with matrix card for interfacing to test device
CN211979135U (zh) 一种固态继电器老化板装置
KR100977060B1 (ko) 반도체칩 테스터용 프로브 카드와 이를 사용하는 테스터 및그 테스터를 이용한 반도체칩의 검사방법
EP0471760B1 (en) A method and an apparatus for testing the assembly of a plurality of electrical components on a substrate
KR20080061735A (ko) 피시험 장치, 이를 테스트 하기 위한 시스템 및 방법
CN220231800U (zh) Mos场效应晶体管的测试夹具及其测试板
US20020050835A1 (en) Method and apparatus for the simultaneous electrical testing of multiple semiconductor devices

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070815