CN1319272C - 能在高电压下操作的电路装置 - Google Patents

Abstract

本发明提供一种类比电路装置，其乃连接至一高电源电压，并包含一晶体管、及一介面单元。晶体管具有低于前述高电源电压的一低工作电压。介面单元是与该晶体管串联连接，以使前述晶体管正常运作。

Description

能在高电压下操作的电路装置

技术领域

本发明是关于一种类比电路装置，尤其关于一种使低压元件能在高电源电压下操作的类比电路装置。

背景技术

随着半导体制程的演进，使得晶片上的晶体管密度越来越高，而能使用的操作电压也越来越低。如果将耐电压1.2伏特的0.13μm互补式金氧半导体(CMOS)制程的晶片操作在3.3伏特的电压下，则不用几秒钟就会把晶片烧毁，此乃因为3.3伏特超过0.13μm制程的晶片的崩溃电压(breakdown voltage)。然而，在一片电路板上通常具有多数的晶片，为了在这些晶片中交流彼此的资料，就必须达到某个共同约定的输出振幅大小。对于数字讯号而言，较常见的输出振幅大小是3.3伏特。为了讯号的输出振幅大小能达到3.3伏特，制造厂会在同一个制程中提供可以耐压3.3伏特的元件以供输出入的电路使用。可以耐压3.3伏特的元件的闸极绝缘层的厚度大约和0.35μm的CMOS制程所制造出的元件的闸极绝缘层的厚度差不多。

在类比通讯方面，类比通讯约定大都是用来约定长距离的讯号传送与接收。譬如两台电脑之间的资讯交换，就可以使用类比通讯约定。由于类比通讯约定是用于长距离的讯号传送与接收，所以必须考虑讯号会受到电线影响而衰减，所以这些通讯规格会要求较大的输出振幅，譬如2伏特。如果要用目前先进的制程(譬如0.13μm制程)来设计这些通讯用的类比电路，就必须使用可以耐压3.3伏特的元件来设计，而且这些元件是操作在3.3伏特的电压下。由于耐压3.3伏特的元件的闸极绝缘层的厚度大约和采用0.35μm的CMOS制程所制造出的元件的闸极绝缘层的厚度差不多。因此，与耐压1.2伏特的元件比较而言，操作速度要慢许多。

因此，晶片中通常需要存在有能耐受两种不同电压的元件，其中一种是可耐低电压，操作速度较快，另一种是可耐高电压，操作速度较慢。如果要使设计出的类比电路可以耐高压且具有快速的操作速度，就成为一项困难的问题。

发明内容

本发明的一个目的是为提供一种使低压元件能在高电压下操作的类比电路装置。

本发明的另一目的是为提供一种可在高电压下高速操作的类比电路装置。

为达成上述目的，本发明提供了一种类比电路装置，其乃连接至一高电源电压，并包含一晶体管及一介面单元。晶体管具有低于前述高电源电压的一低工作电压。介面单元是与该晶体管串联连接，以使前述晶体管正常运作。

上述类比电路装置的介面单元可包含一电阻、及与该电阻并联连接的一电容。

上述类比电路装置的介面单元可包含一耐高压的NMOS晶体管，其具有大于前述低工作电压的一高工作电压，并具有一闸极用以接收一第一控制讯号，前述第一控制讯号在前述类比电路装置的一省电模式时为一低电位讯号。

上述类比电路装置的介面单元可包含一耐高压的PMOS晶体管，其具有大于前述低工作电压的一高工作电压，并具有一闸极用以接收一第二控制讯号，前述第二控制讯号在前述类比电路装置的一省电模式时为一高电位讯号。

上述类比电路装置的介面单元可包含：一耐高压的NMOS晶体管，其具有大于前述低工作电压的一高工作电压，并具有一闸极用以接收一第一控制讯号，前述第一控制讯号在前述类比电路装置的一省电模式时为一低电位讯号；及一耐高压的PMOS晶体管，与前述耐高压的NMOS晶体管并联连接，并具有大于前述低工作电压的一高工作电压，且具有一闸极用以接收一第二控制讯号，前述第二控制讯号在前述类比电路装置的一省电模式时为一低电位讯号。

借由上述构造，可以使低压元件在高电源电压下快速运作，借以符合目前电路设计的需求。

附图说明

图1显示本发明的类比电路装置的示意图；

图2显示依据本发明的第一实施例的示意图；

图3显示依据本发明的第二实施例的示意图；

图4显示依据本发明的第三实施例的示意图；

图5显示依据本发明的第四实施例的示意图；

图6显示依据本发明的第五实施例的示意图；

图7显示依据本发明的第六实施例的示意图。

图号说明：

10-PMOS晶体管

20-NMOS晶体管

30-介面单元

32-电阻

34-电容

36-耐高压NMOS晶体管

38-耐高压PMOS晶体管

具体实施方式

图1显示本发明的类比电路装置的示意图。如图1所示，此类比电路装置可视为包含有一PMOS晶体管10以及一介面单元30；或包含一NMOS晶体管20以及一介面单元30；或包含有一PMOS晶体管10，一NMOS晶体管20，以及一介面单元30。以该电路装置包含一PMOS晶体管10，一NMOS晶体管20，以及一介面单元30为例说明，PMOS晶体管10与NMOS晶体管20至少一个具有低于高电源电压(操作电压)VDD的一低工作电压，且两者具有其功能以完成特定的目的。举例而言，PMOS晶体管10可具有一第一崩溃电压(breakdown voltage)，且可于一第一工作电压下操作，NMOS晶体管20可具有一第二崩溃电压，且于一第二工作电压下操作。PMOS晶体管10或NMOS晶体管20若直接在高电源电压下操作，会发生崩溃(avalanchebreakdown)。介面单元30是介设于PMOS晶体管10与NMOS晶体管20之间。具体言之，PMOS晶体管10的源极S连接至高电源电压VDD，汲极D连接至介面单元30的一端。NMOS晶体管20的源极S连接至接地电压VGND，汲极D连接至介面单元30的另一端。因此，PMOS晶体管10、介面单元30及NMOS晶体管20是串联连接。PMOS晶体管10及NMOS晶体管20中若个别被施加以前述高电源电压VDD，则因为前述高电源电压VDD超过PMOS晶体管10及NMOS晶体管20的崩溃电压(breakdown voltage)，而造成PMOS晶体管10及NMOS晶体管20会快速烧毁，或者在将PMOS晶体管10的汲极D直接连接至NMOS晶体管20的汲极D的情况下，PMOS晶体管10与NMOS晶体管20亦会烧毁。借由适当设计介面单元30，可使跨越PMOS晶体管10与NMOS晶体管20的电压适合于使上述晶体管正常运作。以下说明介面单元30的构造。

图2显示依据本发明的第一实施例的示意图。如图2所示，本实施例的类比电路装置包含有PMOS晶体管10，NMOS晶体管20，以及介面单元30。介面单元30包含并联连接的一电阻32与一电容34。电阻32可以分担电压差(VDD-VGND)的一部分，而使跨越属于低压元件的PMOS晶体管10及NMOS晶体管20的电压差可处于低压元件所能耐受的范围内(即跨越PMOS晶体管10及NMOS晶体管20的电压差皆低于PMOS晶体管10及NMOS晶体管20的崩溃电压)。因此，PMOS晶体管10与NMOS晶体管20不至于烧毁。在正常工作的类比电路装置中，电路装置的电流值大多在设计时已经确定。若原电路装置的电流值是I，而希望分担的电压差是V，则可以设定此电阻值为R＝V/I。

然而，电阻和电路装置中的寄生电容会形成极点(Pole)而造成信号的延迟，因而使电路装置的操作速度变慢。所以，本发明加上与电阻32并联的电容34以造成零点(Zero)来跟上述极点互相抵销，即可以使电路装置的操作速度不受外加电阻的影响。

图3显示依据本发明的第二实施例的示意图。如图3所示，本实施例的介面单元30包含一耐高压NMOS晶体管36，其具有大于前述低工作电压的一高工作电压，并通常具有高于第一崩溃电压的量值的第三崩溃电压(但在某些设计考量下，其亦可以具有等于或低于第一崩溃电压的量值的第三崩溃电压)，且其闸极G接省电模式的第一控制讯号V_ps1，而此第一控制讯号V_ps1在电路装置的省电模式下为低电位讯号。

此耐高压NMOS晶体管36可能在三极体区(Triode Region)以及饱和区(Saturation Region)下运作。

在三极体区的运作情形下，可将耐高压NMOS晶体管36视为一个电阻，其电阻值R可以利用下述方程式表示：

$R\≈\frac{1}{u_0{C}_{\mathrm{OX}}(V_{\mathrm{GS}}-V_r)}$

其中，u₀为MOS晶体管的电洞迁移率(Mobility)，C_OX为闸极氧化层电容(Gate Oxide Capacitance)，VT为阈电压(Threshold Voltage)。

在正常运作的情形下，此电阻可以产生电压差，借以分担电压差(VDD-VGND)的一部分，而使跨越PMOS晶体管10与NMOS晶体管20的电压符合它们所能耐受的电压。电阻值的设计方式是与第一实施例所述的原理相同。

在饱和区的运作情形下，耐高压NMOS晶体管36的源极S所接的低压NMOS晶体管20在小讯号分析时，可视为是电流源，其电流大小乃由闸极电压所控制。于此情况下，耐高压NMOS晶体管36可与NMOS晶体管20形成一个叠接(Cascode)电流源。叠接电流源的输出阻抗比单一NMOS晶体管来得高。若原NMOS晶体管20的输出阻抗为ro1，则加上于饱和区运作的耐高压NMOS晶体管36后，所形成的叠接电流源的输出阻抗为ro1*(gm2*ro2)。其中，gm2是耐高压NMOS晶体管36的小讯号转导系数，ro2是耐高压NMOS晶体管36的输出阻抗。

在省电模式下，耐高压NMOS晶体管36为一个断路的开关。在断路后，接在耐高压NMOS晶体管36的源极S的低压NMOS晶体管20的所有端点都是处于接地电位VGND，而接在耐高压NMOS晶体管36的汲极D的低压PMOS晶体管10的所有端点，都是处于高电源电压VDD。因此，PMOS晶体管10与NMOS晶体管20在省电模式下并不会遭遇到高电压的问题。值得注意的是，亦可以使用CMOS晶体管来取代耐高压NMOS晶体管36。

图4显示依据本发明的第三实施例的示意图。如图4所示，本实施例的介面单元30包含一耐高压PMOS晶体管38，其闸极接省电模式的第二控制讯号V_ps2，而此第二控制讯号V_ps2在电路装置的省电模式下为高电位讯号。

此耐高压PMOS晶体管38亦可能在三极体区(Triode Region)以及饱和区(Saturation Region)下运作。

在三极体区的运作情形下，可将耐高压PMOS晶体管38视为一个电阻，其电阻值亦与耐高压NMOS晶体管36可以以相同方程式(1)表示。

在正常运作的情形下，原理与第二实施例相同。电阻值的作用是与第一实施例所述的原理相同。

在饱和区的运作情形下，耐高压PMOS晶体管38的源极S所接的低压PMOS晶体管10在小讯号分析时，可视为是电流源，其电流大小乃由闸极电压所控制。于此情况下，耐高压PMOS晶体管38可与PMOS晶体管10形成一个叠接电流源。叠接电流源的输出阻抗比单一PMOS晶体管来得高。若原PMOS晶体管10的输出阻抗为ro1，则加上于饱和区运作的耐高压PMOS晶体管38后，所形成的叠接电流源的输出阻抗为ro1*(gm2*ro2)。其中，gm2是耐高压PMOS晶体管38的小讯号转导系数，ro2是耐高压PMOS晶体管38的输出阻抗。

在省电模式下，耐高压PMOS晶体管38为一个断路的开关。在断路后，接在耐高压PMOS晶体管38的汲极D的低压NMOS晶体管20的所有端点都是处于接地电位VGND，而接在耐高压PMOS晶体管38的源极S的低压PMOS晶体管10的所有端点，都是处于高电源电压VDD。因此，PMOS晶体管10与NMOS晶体管20在省电模式下亦不会遭遇到高电源电压的问题。值得注意的是，亦可以使用CMOS晶体管来取代耐高压PMOS晶体管38。

图5显示依据本发明的第四实施例的示意图。如图5所示，本实施例的介面单元30包含：一耐高压NMOS晶体管36，其闸极G接省电模式的第一控制讯号V_ps1，而此第一控制讯号V_ps1在电路装置的省电模式下为低电位讯号；以及一个与耐高压NMOS晶体管36并联的耐高压PMOS晶体管38，其闸极G接省电模式的第二控制讯号V_ps2，而此第二控制讯号V_ps2在电路装置的省电模式下为高电位讯号。

此耐高压NMOS晶体管36及耐高压PMOS晶体管38可能在三极体区(Triode Region)以及饱和区(Saturation Region)下运作。

在三极体区的运作情形下，可将耐高压NMOS晶体管36及耐高压PMOS晶体管38视为一个电阻，其电阻值R可以利用下述方程式表示：

$R\≈\frac{1}{u_{\mathrm{ON}}{C}_{\mathrm{OXN}}(V_{\mathrm{GSN}}-V_{\mathrm{TN}})+u_{\mathrm{OP}}{C}_{\mathrm{OXP}}(V_{\mathrm{GSP}}-V_{\mathrm{TP}})}$

其中，u_ON为NMOS晶体管的电洞迁移率，C_OXN为其闸极氧化层电容，V_TN为其阈电压；u_OP为PMOS晶体管的电洞迁移率，C_OXP为其闸极氧化层电容，V_TP为其阈电压。

在正常运作的情形下，此电阻的运作原理与第一实施例所述的原理相同，于此不再赘述。

在省电模式下，耐高压NMOS晶体管36及耐高压PMOS晶体管38为一个断路的开关。在断路后，低压NMOS晶体管20的所有端点都是处于接地电位VGND，而低压PMOS晶体管10的所有端点，都是处于高电源电压VDD。因此，PMOS晶体管10与NMOS晶体管20在省电模式下并不会遭遇到高电压的问题。

举例而言，可将本发明的介面单元应用在差动放大器上，可以使差动放大器高速运作，同时不受低压元件耐压问题的困扰。图6与7显示依据本发明的第五及第六实施例的示意图。如图6与7所示，应用本发明的介面单元的差动放大器各包含五个MOS晶体管41-45(51-55)及两个介面单元30依据附图的方式进行配置。Vip及Vin是输入电压，Vop及Von是输出电压。Vbn及Vbp是电流的控制电压，使得这电路可以操作在预定设计好的电流下。借由介面单元30的作用，可以避免低压元件遭受到高电压。因此，于上述的差动放大器中，可以使用低压的MOS晶体管，以达到快速运作的目的。

虽然上述实施例是以PMOS及NMOS晶体管来作说明，但是只要是符合上述特性的晶体管，都是属于本发明所示用的范围。

Claims (8)

1.一种电路装置，操作于一操作电压下，该电路装置包含：

一第一晶体管，是于一第一工作电压下工作，该第一晶体管的崩溃电压为一第一崩溃电压；及

一介面单元，与该第一晶体管连接，该介面单元使得该第一工作电压低于该第一崩溃电压，该介面单元为以第三晶体管，该第三晶体管操作于三极体区或饱和区下；

其中该操作电压高于该第一崩溃电压。

2.根据权利要求1所述的电路装置，其中该装置更包括一第二晶体管，该第二晶体管可于一第二工作电压下操作，该第二晶体管的崩溃电压为一第二崩溃电压，该第二晶体管是与该介面单元连接，该介面单元使得该第二工作电压低于该第二崩溃电压。

3.根据权利要求1所述的电路装置，其中该第三晶体管可以关闭而呈现断路，可使该电路装置处于一省电模式。

4.一种电路装置，操作于一操作电压下，该装置包含：

一第一晶体管，具有一第一崩溃电压，该第一晶体管是于一第一工作电压下操作；

一第二晶体管，具有一第二崩溃电压，该第二晶体管是于一第二工作电压下操作；及

一介面单元，与该第一晶体管和该第二晶体管串联连接；

其中，该操作电压高于该第一工作电压，借由该介面单元，使得该第一以及第二晶体管分别于该第一以及第二工作电压下操作，该介面单元更使得该第一工作电压低于该第一崩溃电压，并使得该第二工作电压低于该第二崩溃电压。

5.根据权利要求4所述的电路装置，其中前述介面单元包含：

一电阻；及

一电容，与该电阻并联连接。

6.根据权利要求4所述的电路装置，其中前述介面单元为一第三晶体管。

7.根据权利要求4所述的电路装置，其中该第三晶体管操作于三极体区或是饱和区下。

8.根据权利要求6所述的电路装置，其中该第三晶体管可以关闭而呈现段路，可使该电路装置处于一省电模式。

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