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CN1214130A - 功率管理装置及方法 - Google Patents

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CN1214130A CN 96180156 CN96180156A CN1214130A CN 1214130 A CN1214130 A CN 1214130A CN 96180156 CN96180156 CN 96180156 CN 96180156 A CN96180156 A CN 96180156A CN 1214130 A CN1214130 A CN 1214130A
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锺至宏
J·兹勒
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Abstract

可提供一个计算机系统用以监视处理器(204)的总线控制器(208)的活动,并且相应地控制诸如与总线控制器(208)相连的存储控制器(216)等的目标控制器的功率消耗。该计算机系统包括总线(202),处理器(204),和用于产生指示总线控制器活动的总线活动信号的总线活动监视器(212)。目标控制器(存储控制器(216))控制处理器(204))与诸如DRAM(218)的目标电路之间的信息交换。目标控制器(216)具有用来接收排序信号的输入端(215)。该计算机系统还附加有用以控制目标控制器(216)的功率消耗的功率管理电路(220)。该功率管理电路(220)接收总线活动信号,并且响应该总线活动信号产生排序信号。

Description

功率管理装置及方法

发明背景发明领域本发明是关于功率管理领域的。更准确地说,本发明是关于计算机系统的功率管理的。

相关技术说明随着移动计算机和移动计算机系统的发展,减小这些设备和系统所消耗的功率变得愈发重要。在移动计算机系统中,功率的一个主要消耗者是中央处理器(CPU)。当每次时钟脉冲发生时,微处理器消耗相当数量的功率。现有的功率管理系统将他们的注意力集中在减少CPU所消耗的功率上。众所周知,CPU所消耗的功率数量与控制CPU操作的时钟频率成正比。由于中央处理单元在空循环中花费了大量的时间,用来等待输入-输出操作的完成,等待操作员输入等等,所以大部分功率管理系统集中在,当CPU不活动期间和CPU的操作处理不需要高时钟频率期间减少CPU的时钟速度。

然而,相当大数量的功率是由除了CPU以外的计算机其它部分所消耗的。例如,芯片组或者主外围设备内部连接(PCI)桥就是功率的大消耗者。芯片组的一些部件消耗相当数量的功率,然而在一定时段内却并不需要起作用。例如,一个动态随机存取存储(DRAM)控制器,该控制器是芯片组中负责控制DRAM和主CPU之间,或者DRAM和诸如PCI总线等其它外围电路之间,进行信息交换的电路,当CPU或者PCI总线与DRAM不交换信息时,就不需要其充分或全速运行。PCI总线结构的解释详见俄勒冈的波特兰的PCI特别技术组(PCI Special Interest Group)的,PCI局部总线规范,修正版2.1。

图1显示了一个计算机系统,该系统包括主CPU2,该CPU2具有负责主CPU2和与局部总线6相连的其它设备间进行信息交换的总线控制器4。芯片组10包括一个控制CPU2与存储器12间信息交换的存储控制器8。存储器12,举例来说,可以是DRAM存储器,同时存储控制器8可以是DRAM控制器。

当CPU与芯片组10,没有通过总线控制器4进行信息交换时,在总线控制器4和芯片组10的存储控制器8间,没有活动发生。在这种情况下,假如其它可能与存储控制器8相连的设备,例如PCI总线控制器(未画出),没有访问存储控制器8,那么最好减少空闲的存储控制器8的功率消耗。一种减少存储控制器8所消耗的功率的方法,是关掉提供给存储控制器8周期性脉冲的时钟。因为由具有频率F的时钟控制的设备所消耗的功率,与频率F成正比,按照以下公式,P=CV2F其中V为提供给存储控制器的电压,C为存储控制器的电容,这样,如果时钟的频率接近0赫兹,所消耗的功率可以基本上得到消除。

现有的实践应用时钟门控技术来关掉设备的时钟。然而,这些技术不能提供一种智能型的方法来关掉诸如图1的存储控制器等设备的时钟,因为它们没有考虑到这样的事实,那就是存储控制器在被关掉后,当一定的事件发生时,需要立即重新运行。例如,如果图1的总线控制器4由于收到来自CPU核心(未在图1中画出)的总线申请信号而重新恢复活动,该存储控制器应及时地恢复活动以服务于新的DRAM存取操作。在这种情况下,传统的时钟门控技术不能提供适当的机制,来及时地对存储控制器恢复供电而不浪费总线周期。

这样最好能提供一种设备和方法来检测事件,其中控制功率消耗设备的功率监视设备能够及时地确定需要功率控制设备及时地切换至充分运行模式(full operational mode)的事件。更确切地说,最好能提供一种设备和方法,可以按照该设备和方法,当CPU总线控制器和PCI总线控制器空闲时,存储控制器或任何其它与主总线相连的设备的功率消耗立即得到管理。另外,最好可以提供一种方法和设备,来随着总线控制器活动的开始,相应地恢复存储控制器的操作,以使当总线控制器开始活动时,不浪费总线周期。最好还能对于具有诸如PCI总线等与芯片组相连的其它外部设备的计算机系统,提供上述的优点,这样当CPU(主)和外部设备(从)都没有使用与主从设备相连的芯片组的某一部分时,芯片组的该部分能够进行功率控制。

发明概述按照本发明的计算机系统一般包括总线,带有总线控制器的处理器,总线活动监视器,目标控制器,和功率管理电路。与总线相连的总线控制器,与总线活动监视器电路相连,以产生表示总线控制器活动的总线活动信号。该计算机系统进一步包括一个与总线控制器相连的目标控制器,来控制处理器和目标电路间的信息交换。该目标控制器具有一个输入端来接收排序信号(sequencing signal)。该计算机系统另外包括一个功率管理电路来控制目标控制器的功率消耗。该功率管理电路接收总线活动信号,并且响应该信号,产生排序信号给目标控制器的输入端。

附图简述本发明的特征,特性和优点通过下面的详细描述,附加的权力要求,和附图,将更加充分地显示出来,该附图包括:图1是现有技术的计算机系统框图。

图2是本发明的计算机系统的框图。

图3显示了按照本发明的计算机系统处理器的一部分。

图4显示了按照本发明带有总线活动监视器的计算机系统简图。

图5显示了具有功率管理电路的计算机系统框图。

图6是用来说明本发明所提及的优点的时序图。

发明详述在下面的描述中,列举了大量的具体细节来对本发明进行透彻的理解。然而,一个具有该技术领域一般技能的人,可以实施本发明而不需要这些具体细节。在一些情况下,所熟知的电路,结构和技术没有列出其细节,以免使本发明变得不必要的晦涩。

参照图2,依照本发明的计算机系统200包括局部总线202和与局部总线202相连的微处理器。微处理器204包括:处理指令和数据的CPU核心206;控制通过局部总线202进行通信的主总线控制器208;存储可由主总线控制器寻址的地址的主总线请求队列,和与该主总线请求队列相连的主总线活动监视器212。该主总线活动监视电路212监视主总线控制器208是活动还是非活动状态。

该计算机系统200进一步包括一个具有存储控制器(MC)216的主-PCI桥214,该存储控制器控制对主存储器18的存取,该存储器可以非限制性地举例为一个DRAM存储器。依照本发明的计算机系统,进一步包括一个控制存储控制器216功率消耗的功率管理电路220。而且,该计算机系统包括一条PCI总线222。有关PCI总线的信息请参照俄勒冈波特兰的PCI特别技术组的PCI规范,修正版2.1。然而,本发明的计算机系统不局限于PCI总线。总线222可以是能够通过线路224与主-PCI桥通信的任何其它总线。

通过线215与存储控制器214相连的功率管理电路220,具有一输入门来接收来自主总线活动监视器212的静总线( QUIETBUS)信号,并且回应此信号产生控制排序信号,通过线215给存储控制器216。此信号可以非限制性地举例为时钟允许信号,该时钟允许控制时钟脉冲的信号对存储控制器216的操作进行排序。顺序操作的控制可以通过对控制排序信号的门控来实施,该排序信号由功率管理电路发出,至时钟信号,这点稍后将在本节进行解释。通过这种方法,当来自功率管理电路220的控制排序信号设定为逻辑“0”时,存储控制器的时钟信号频率可以被禁止。因此,存储控制器的功率可以响应指示主总线控制器208处于非活动状态的信号,而被关掉。

在本优选实施例中,存储控制器208协调主处理器204与DRAM存储器218间的数据交换,和PCI总线222与存储器203间的数据交换。本发明支持不同类型总线的交换。在本优选实施例中,总线交换可以是单个周期或多个周期,突发或非突发,高速缓存或非高速缓存,并且可以包括8,16,32,或64位事务。在微处理器204处的总线类型转换可以由主总线控制器,存储控制器和PCI总线来协调。

CPU核心206一般通过总线周期的方式,对同与局部总线202相连的其它设备的信息交换进行初始化。一个总线周期定义为地址和相应数据事务发生都需要的一些时钟周期。例如,如果CPU核心206发出一个读请求,操作的地址首先通过主总线202与诸如存储器218等的目标设备或目标电路进行通信。然后,该存储器218通过由主总线204向CPU核心206提供数据作为响应。主设备与其它与主总线相连的设备间的信息交换,由主总线控制器208来协调。

图3所示,是包括主总线控制器208和该主总线请求队列210的处理器204的一部分。总线控制器208包括总线控制器状态机(未画出),该总线控制器状态机一般接收来自CPU核心206的内部总线周期请求信号(IBUSREQ)和来自主/PCI桥214的总线周期外部请求信号( BADS)。类似地,来自高速缓存探测的外部周期请求可以从高速缓存控制器(未画出)与主总线控制器208通信。主总线请求队列210一般接收指示CPU将要通过进行与该总线相连的读或写操作来使用主总线202的信号IBUSREQ。该主总线请求队列210将通过线209,从CPU核心至主总线控制器208进行内部请求通信。然后,主总线控制器208将发出总线周期,通过总线接口(未在图中画出)至主总线202。

通常,主总线控制器将在总线周期间的边界范围内查询 EADS信号。当主CPU没有使用主总线202时,它将监视 EADS信号,这样,当此信号由外部设备发出时,CPU将释放主总线并且发布主总线确认信号给相应的外部设备。外部设备,例如优选器(arbiter),也将依次发出总线确认信号给从属设备(未画出)。该从属设备将获得主总线202。当从属设备释放该主总线时,或者当CPU核心206发出内部总线周期请求信号(IBUSREQ)以获得该总线,并且外部设备或优选器将该总线归还给它时,主CPU将接着获得该主总线。在本优选实施例中,总线周期至少有两个时钟长,并且开始时 ADS信号213活动于第一个时钟, RDY信号活动于后一个时钟。该 RDY信号表示诸如存储器218的目标电路准备接收或提供数据。

图4显示了按照本发明带有总线活动监视器的系统框图。该主总线活动监视器412,按照本发明,通过主总线请求队列410与主总线控制器408相连。主总线活动监视器412可以通过监视来自主总线请求队列410的总线闲( BUSIDLE)信号,来检测主总线控制器408处于活动或不活动的程度。 BUSIDLE信号为高时,例如设定为逻辑“1”时,表示活动。另外,主总线活动监视器接收来自CPU核心(未画出)的内部总线请求(IBUSREQ)信号。IBUSREQ表示CPU核心是否发出了内部总线请求。如果 BUSIDLE和IBUSREQ都设定为逻辑“0”,那么主总线活动监视器412在其输出端发出一个低信号。然而,如果收到了内部请求信号IBUSREQ,即IBUSREQ为高,存储控制器的功率可以被恢复。此外,按照本发明的计算机系统,可以扩展至其它可使用主总线的设备,例如与PCI总线相连的设备。在这种情况下,功率管理电路可以接收来自主总线控制器和PCI总线控制器(未画出)的输入,相应地在与PCI总线相连的外部设备和DRAM存储器间进行数据交换。此方案更多的细节将稍后在本节列出。

主总线请求队列410,一般存储等待通过总线控制器408传给主总线的数据或地址。主总线控制器408,一般用排列在主总线请求队列410中的地址或数据驱动主总线304。主总线控制器408还输出指示主总线上的地址有效的地址选通信号( ADS)给主总线。从图中可以看出,该主总线请求队列410包括延时设备,例如触发器(flip-flop)430。这个触发器在它的一个输入端432接收IBUSREQ信号并且在进行了一个时钟延时后,将此信号输出至主总线控制器408。此信号被送至总线接口434的触发器424,该总线接口434将此信号的时钟同步,并输出 ADS信号来响应。触发器430是“恢复活动”电路的一部分,该电路稍后将在本节进行解释。

或门412,是总线活动监视器的非限制性的实施,它在输入门419处接收表示主总线控制器402空闲状态的 BUSIDLE信号。该 BUSIDLE信号一般表示主总线请求队列410为空,也即主总线控制器处在空闲状态,因为在主总线请求队列中没有地址等待主总线控制器408来处理。门412的输出被输入到主总线接口434的触发器426。触发器426,使总线活动监视器412输出的信号同步,并作为响应,发出静总线( QUIETBUS)信号。该静总线信号表示总线控制器中活动还是非活动,和来自CPU核心的内部总线请求待定(pendency)还是未待定。因此,如果该静总线信号是“0”,主总线活动监视器将向功率管理电路(未画出)指示主总线控制器304为空闲,并且在队列410中没有内部请求待定。或者反过来,当内部总线请求IBUSREQ设定为逻辑1时,静总线信号将变为逻辑“1”以及时地向存储控制器表示,主总线内部请求在队列410中待定,这样,存储控制器将恢复其正常操作。

然而,在存储控制器416中,活动的恢复应与在主总线控制器中活动的恢复相协调。因此,存储控制器应在主总线控制器408输出一个新的地址之前恢复正常操作。因此,在按照本发明的计算机系统中,活动恢复电路430确保了 ADS信号的发布在静总线信号发布的一个总线时钟之后。由触发器430以非限制性方式实现的恢复活动电路430被插入内部总线请求信号的路径上,以使 ADS信号相对于静总线信号延时一个时钟周期。因此,按照本发明的计算机系统在配置上避免了在存储控制器可操作之前发布 ADS信号的情况。因此,当主CPU的CPU核心在总线控制器408的一段非活动期后重新开始访问DRAM存储器时,没有总线周期被浪费。

图5进一步显示了本发明的带有功率管理电路450的计算机系统框图。主处理器产生的静总线信号输出至触发器438。触发器438和触发器430可以成为在时钟(触发器438)的上升沿锁定静总线信号的一个单独触发器的一部分。触发器430还在时钟信号的下降沿,锁定静总线信号和三个在触发器的输入门输入的其它信号的组合,来确保当信号被锁定时,没有假信号(glitch)发生。

或门432具有用于接收来自DRAM刷新逻辑电路440的DRAM刷新信号的第一个输入端。该DRAM刷新逻辑电路440,每15.6毫秒至256毫秒周期性地产生刷新信号。因此,本发明的功率管理方案考虑了DRAM存储器需要被刷新的情况,以使在这些情况下,存储控制器将不被关掉。或门432进一步具有用于耦合来自主桥队列433的信号的第二个输入端。可以看出,主桥队列433是与主总线请求队列410相似的队列。主桥队列433位于主桥处,并且与主总线桥控制器436和PCI总线桥控制器438相连。主桥队列433接收来自块436和438,指示主CPU或PCI总线是否请求访问存储器的地址和控制信号。如果主桥队列433非空,例如,因为来自PCI总线的请求未决待定,队列未空(QUEUE NOT EMPTY)信号将被驱动至门532的第二个输入端,这样存储控制器416将被关掉。一些主桥控制器由于操作的原因将具有补充的“写寄存器”(“writeposters”)。所有的写操作将首先寄存(存储)在队列中,然后写在存储器中。这样,在关掉存储控制器416之前,需要一直等待到队列为空。

或门432的第三个输入端接收上述的静总线信号( QUIETBUS)。总线活动监视器的或门532的第四个输入端与PCI时钟控制逻辑电路440相连。当PCI时钟运行正常时,该PCI时钟控制逻辑电路接收时钟运行信号( CLKRUN)。在PCI时钟被停止(或减慢)的阶段,该时钟控制逻辑电路监视 CLKRUN,以识别来自主或目标设备的请求,来改变PCI时钟信号的状态。PCI时钟控制逻辑电路440,一般接收来自与PCI总线相连的外部设备的请求,来开始或加快时钟,即 CLKRUN设定为“1”。当CLKRUN被发布后,或门442将产生PCI总线运行信号(PCIRUN)并设定为“1”,这样,一旦与PCI总线相连的外部设备请求启动或加速时钟时,存储控制器将重新启动,这与内部总线周期请求信号(IBUSREQ)的发布引起存储控制器恢复操作的方式非常相似。

在本具体实施例中,功率管理电路为一与门450。与门450在它的一个输入端处,接收来自触发器430输出端的信号。触发器430,也依次在它的输入端接收,由或门432产生的,指示主总线上现在或将来有无活动的信号。可以看出,门450在输入门446处接收一般对存储控制器416操作进行排序的时钟入(CLKIN)信号。在没有本发明的功率管理方案的情况下,CLKIN一般是与存储控制器408直接相连的时钟信号。如果在输入端444接收的信号指示在主总线上有活动,那么CLKIN将作为时钟出信号(CLKOUT),选通入功率管理电路450的输出。然而,如果在门432的输入处所接收的所有信号为低,即静总线信号为低,PCI运行信号为低,DRAM刷新信号为低,并且总线桥队列为空,那么功率管理电路450的输出将为0,这样存储控制器的时钟将被禁止。

本发明的功率管理方案以下面的方式工作。当在主总线上监测到总线活动,或者总线桥队列非空,或者PCI总线非空闲,或者DRAM刷新逻辑电路正在刷新DRAM时,功率管理电路450将在其输入端产生时钟出信号(CLKOUT),该信号将简单地基本上复制输入信号CLKIN。然而,在门432的全部四个输入信号都为低的情况下,功率管理电路450将产生具有基本上等于0的频率的信号CLKOUT。因此,存储控制器416所消耗的功率将根据下面的公式而显著降低:P=C×V2×F其中P代表存储控制器所消耗的功率,C代表在存储控制器输入端处所见的电容,V为存储控制器的偏置电压,F为功率管理电路450输出的时钟出信号CLKOUT的频率。从上式可见,当时钟出信号CLKOUT的频率基本上为0时,存储控制器所消耗的功率将基本上被消除,即为0。按照本发明的计算机系统,具有了根据主总线或PCI总线是活动还是非活动的情况,控制存储控制器416中的功率消耗的能力。此外,按照本发明的计算机系统包括恢复活动电路,该恢复电路使得在 ADS信号发布的至少一个时钟周期之前,功率管理电路恢复控制存储控制器的操作,这样存储控制器可以在收到来自总线接口的 ADS信号时完全运作。

本发明的功率管理方案不局限于存储控制器。本方案可以与诸如高速缓存控制器,静态随机存取存储器等其它设备一起实施,来减少或关闭空闲期间的功率。例如,本发明可以连同一个控制SRAM(静态随机存取存储器),例如英特尔公司计算机结构(Intel Corporationcomputer architecture)的L2,操作的高速缓存控制器一起实施。总线活动监视器可以控制给高速缓存控制器的功率,该控制器也将可以依次利用附加的功率管理电路连同SRAM的时钟一起来降低SRAM的功率。此外,在按照本发明的计算机系统中,总线活动信号可以同与微处理器上已有管脚相连的另外信号复合起来。这样,本发明可以附加在具有受焊盘限制的微处理器的计算机系统上。该管脚可以是微处理器上的任何管脚,当总线上没有活动时,即总线静止时,该管脚没有任何意义。该管脚可以与静总线信号相复合。

图6描述了按照本发明的计算机系统的时序图。可以看出, ADS信号由高到低的转变表明CPU正在驱动总线。在该转变中,总线将发出地址给锁定该地址的存储控制器。可以看出,总线活动信号是在 ADS信号一个总线时钟之前发布的静总线信号。如上所述,这确保了存储控制器在 ADS信号的发布之前可以运作。该图还显示了内部时钟信号CLKIN和外部时钟信号CLKOUT。从图中可以看出,当静总线信号为低时,CLKOUT信号被禁止,但当静总线信号为高时,重新启动。

在以上的说明书中,参照本发明的具体实施例对本发明进行了描述。然而,显然可以在不背离附加的权利要求所规定的更广泛的精神和范围的前提下,进行各种修改和变化。因此,详细的描述和附图,应被认为是描述性的而不是限制性的。因此,本发明的范围只受附加的权利要求的限制。

Claims (20)

1.一种计算机系统包括:总线;具有与该总线相连的总线控制器的处理器;与该总线控制器相连的总线活动监视电路,用来产生指示该总线控制器活动的总线活动信号;与该总线控制器相连的目标控制器,用来控制该处理器和目标电路间的信息交换,该目标控制器具有用来接收控制排序信号的输入端;功率管理电路,用来控制该目标控制器的功率消耗,该功率管理电路,具有用来接收该总线活动信号的输入端,和用来响应该总线活动信号,产生该控制排序信号的输出端。
2.权利要求1的计算机系统,其中该处理器进一步包括用于存储地址的总线请求队列,该总线请求队列具有用于接收总线请求(IBUSREQ)信号的第一个门,该总线请求队列具有用于产生指示总线控制器空闲状态的信号( BUSIDLE)的第二个门。
3.权利要求2的计算机系统,其中该总线活动监视电路具有用于接收该IBUSREQ信号的第一个输入端,用于接收该 BUSIDLE信号的第二个输入端,和用于产生该总线活动信号的一个输出端。
4.权利要求3的计算机系统,其中功率管理电路具有用于接收总线活动信号的第一个输入端,用于接收时钟信号的第二个输入端,和用于产生该排序信号一个输出端。
5.权利要求4的计算机系统,其中,进一步具有用来在该目标控制器的活动恢复之后,产生地址有效信号的恢复活动电路。
6.权利要求6的计算机系统,其中该总线活动监视器至少在该地址有效信号发布一个总线周期之前,发布该总线活动信号。
7.权利要求5的计算机系统,其中该活动恢复电路包括具有用来耦合IBUSREQ信号的输入端的第一个触发器。
8.权利要求5的计算机系统,其中该地址有效信号为地址选通信号( ADS)。
9.权利要求6的计算机系统,其中该总线活动监视电路包括一个或门,该或门具有用于接收IBUSREQ信号的第一个输入端,用于接收BUSIDLE信号的第二个输入端,和一个输出端。
10.权利要求9的计算机系统,进一步包括总线接口,该总线接口包括第二个触发器,该触发器具有用于接收该总线活动监视器输出端产生的信号的一个输入端,该第二个触发器进一步包括用于产生该总线活动信号的一个输出端。
11.权利要求7的计算机系统,其中功率管理电路包括一个与门,该与门具有用于接收该总线活动信号的第一个输入端,用于接收时钟信号的第二个输入端,和用于产生该控制排序信号的一个输出端。
12.权利要求11的计算机系统,进一步包括第二个或门,该或门具有与DRAM刷新电路相连的第一个输入端,与该第一个总线队列相连的第二个输入端,与该总线活动信号相连的第三个输入端,与PCI时钟控制逻辑电路相连的第四个输入端。
13.权利要求12的计算机系统,其中该目标控制器是动态随机存取存储(DRAM)控制器,并且该目标电路是DRAM存储器。
14.权利要求12的计算机系统,其中该目标控制器是高速缓存控制器,并且该目标电路是静态随机存取存储器(SRAM)。
15.在具有与总线相连的总线控制器的处理器中,该总线与控制在存储器和该总线之间信息交换的存储控制器相连,该存储控制器包括:与该总线控制器相连的总线活动监视电路,用来产生指示该总线控制器活动的总线活动信号。
16.权利要求15的处理器,进一步包括用来存储地址的总线请求队列,该总线请求队列具有用于接收总线请求(IBUSREQ)信号的第一个门,该总线请求队列具有用于产生指示该总线控制器空闲状态的信号( BUSIDLE)的第二个门。
17.权利要求16的处理器,其中该总线活动监视电路具有用于接收该IBUSREQ信号的第一个输入端,用于接收该 BUSIDLE信号的第二个输入端,和用于产生该总线活动信号的一个输出端。
18.一种用来减少存储控制器中功率消耗的方法,该存储控制器控制处理器的总线和存储器设备间的信息交换,该存储控制器具有用于接收控制排序信号的一个输入端,该方法包括的步骤有:将总线活动监视器接入在该处理器的总线控制器和该存储控制器间,该总线活动监视器产生表示总线控制器活动的总线活动信号;将总线活动信号连接到该功率管理电路的输入端,而将功率管理电路的输出端连接到该存储控制器的该输入端。
19.权利要求18的方法,进一步包括以下步骤:连接一个活动恢复电路至该总线活动监视器;在该处理器发布地址有效信号至少一个总线周期之前,使该活动恢复电路提醒该总线活动监视器注意该总线上的活动恢复。
20.权利要求19的方法,其中该地址有效信号为 ADS信号。
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