CN1200566A - 半导体器件的制作方法 - Google Patents
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Abstract
在制作半导体器件过程中,在形成于硅衬底之上的氧化硅膜上,形成具有预定厚度且与硅衬底电连接的非晶态硅层。当非晶态硅层在第一退火温度下退火时,通过辐射预定材料,在非晶态硅层表面形成成核体。把有成核体的非晶态硅层进行退火时,退火温度比第一退火温度低,同时在非晶态硅表面形成以成核体为中心的凸起。
Description
本发明涉及一种制作半导体器件的方法，比如引入半导体器件中的电容器部件的制作方法，尤其涉及一种利用HSG(半球型晶粒)技术制作半导体器件的方法。
在制作动态随机存储器(DRAMs)以及诸如此类的器件时，通常要求很高的集成度。要达到这种要求，DRAM中每一个存储单元所占面积就要大幅度地减小。例如，在1或4兆位的DRAM中，使用的是最小设计宽度为0.8μm的设计规则；在16兆位的DRAM中，使用的是最小设计宽度为0.6μm的设计规则。
当存储容量照这样增加时，考虑到产品的制作高效率和低成本，不能增加半导体集成电路芯片的尺寸。这样，在这种半导体技术中，如何减小一个存储单元的面积就成了一个重要的课题。
存储单元的面积的减小会导致其能够存储的电荷量的减小。因此，当增加存储单元的集成度时，就很难再保证每个存储单元必需存储的电荷量。为解决这个问题，已提出具有沟槽电容器和堆叠电容器的存储单元，并应用到实际应用中。
对于这些存储单元，具有堆叠电容器的存储单元比包含有沟槽电容器的存储单元在结构方面具有更大的优越性，它对软件错误有很高的抵抗能力，并且不损坏硅衬底。具有堆叠电容器的存储单元结构有望作为下一代存储单元结构。
具有堆叠电容器的存储单元结构是通过HSG技术来制作的，它通过在电容器部件表面制作许多的凸起来提高电荷存储量。
堆叠电容器由一个下电极、一个电容绝缘薄膜、和一个上电极构成。下电极通过中间绝缘层膜中的接触孔与形成在半导体衬底上的MOSFET(金属氧化物半导体场效应管)电连接。这样，许多半球形晶粒形成在储电电极的表面，该储电电极作为电容器的下电极，由此可以显著地增加储电电极的表面面积，并得到大电容。
可以利用的HSG技术有很多种。在这些技术中，有通常所说的成核技术，即通过SiH4或诸如此类的物质辐射非晶态硅表面来成核，并通过退火形成球状凸起。
图2A到2C表示利用通常的成核技术制作电容器部件的步骤。如图2A所示，在硅衬底1上制作一层由BPSG(硼磷硅玻璃)或诸如此类的物质构成的氧化硅膜2，再在薄膜2上形成电容接触孔2a后，生长含磷浓度为1E20到1E21cm-3的掺杂非晶态硅，并通过光刻和腐蚀的方法将它形成为层叠结构(此后称为非晶态硅叠层)3。
如图2B所示，清洗非晶态硅叠层3去除在其表面形成的自然氧化物薄膜后，将制作成的结构在HSG加工设备(没有显示出)里加热到570℃，并用乙硅烷(Si2H6)在1mTorr压力下辐射40秒，从而在非晶态硅层3表面形成成核体4。
如图2C所示，制作成的结构在高真空中在有乙硅烷辐射的情况下于570℃退火2分钟，这样就在非晶态硅叠层3的表面形成半球状或蘑菇状HSG晶粒7。经过退火，结晶层6会在非晶态硅叠层3的表面内部生长形成，同时，结晶层5会从硅的氧化层2和非晶态硅叠层3之间的界面形成。
如果持续进行退火，结晶层5就会在HSG晶粒7完全生长前延伸到结晶层6，一旦结晶层5到达结晶层6，HSG过程随之结束，这样就形成了HSG晶粒7的非生长部分10，如图2C所示。
因此，经常采用的抑制结晶层5生长的方法就是降低退火温度。
但是，随着退火温度的降低，非晶态硅表面的硅原子的动能也随之降低，表面扩散也就几乎不能发生。因此HSG晶粒的生长也就随之被抑制。更进一步，因为适合HSG晶粒生长的温度范围很窄，很难均匀地高精度地控制HSG加工设备内的退火温度。
本发明的一个目的是提供一种制作半导体器件的方法，这种方法能够抑制结晶层的生长。
本发明的另一个目的是提供一种制作半导体器件的方法，这种方法能够有效地在非晶态硅表面制作许多凸起。
为达到上述目的，本发明提供一种制作半导体器件的方法，包括如下步骤：在形成于硅衬底之上的氧化硅膜上制作有预定厚度并与硅衬底电连接的非晶态硅薄膜；在第一温度下对非晶态硅层进行退火，同时通过向非晶态硅表面辐射预定的材料而使非晶态硅表面形成成核体；在比第一温度低的第二温度下对已有成核体的非晶态硅层进行退火，在非晶态硅表面上形成以成核体为中心的凸起。
图1A到1C分别是表示利用本发明的一个实例制作半导体器件的步骤的剖面图；
图2A到2C分别是表示制作常规半导体器件的步骤的剖面图。
下面将参照附图来详细说明本发明。
图1A到1C表示根据本发明一个实例制作DRAM的步骤。参照图1A，在氧化硅膜102上制作电容接触孔102a，使之到达硅衬底101，这里的氧化硅膜102是由BPSG或诸如此类的材料制作在硅衬底上的。在102a接触孔和接触孔的周边部分之上生长包含浓度为1E20到1E21cm-3的磷的掺杂非晶态硅，并通过光刻和腐蚀的方法制成有预定厚度的非晶态硅叠层103。
这里，非晶态硅叠层103也掩埋在接触孔102a中。在这个实例中，氧化硅膜102的厚度是600nm，电容接触孔102a的开口直径是400nm，底部表面直径是200nm。
如图1B，用HF(氟化氢)或类似的物质清洗非晶态硅叠层103，去除其表面的自然氧化物薄膜。然后，制作成的结构在HSG加工设备(没有显示出)里被加热到550℃-570℃(570℃最好)，同时向表面辐射1mTorr气压的乙硅烷(Si2H6)，持续40秒，以在非晶态硅叠层103表面形成HSG成核体104。
如图1C所示，把HSG加工设备中的温度降至比非晶态硅结晶的温度，即300℃到550℃稍低的一个温度(500℃最好)，也就是比成核体104的成核温度(550到570℃)低10℃到70℃的温度，然后，将制作好的结构暴露在氩或氮的等离子体中，退火1至5分钟。这样，在非晶态硅叠层103表面上形成许多以成核体104为核心的半球状或蘑菇状凸起，也就是HSG晶粒107。
注意，所提及的等离子体源并不限于氩气或氮气。可以用任何等离子体气体，只要是对硅不反应的等离子体气体即可，但氧气和氢气除外，因为它们能与硅反应。
通过退火，从非晶态硅叠层103表面朝中央形成结晶层106。由于温度降到500℃，结晶层106层的生长速度缓慢，结晶层106不会在HSG晶粒107完全形成之前与结晶层105接触。等离子体的条件如下：频率是13.56MHz或2.45GHz，压力是0.01到1Torr，气体气氛(比如氩气，氮气，或诸如此类的气体)几乎不和硅发生反应。
上面的实例说明了制作DRAM中的电容部件的方法。本发明并不局限于DRAM，它同样可以用在EPROM(电可编程ROM)和EEPROM(电可擦除可编程ROM)中的浮栅等的表面处理中。
在本发明中，用等离子体给形成成核体104的硅原子提供动能。在能够达到同样效果的前提下，在本发明中并不局限于使用等离子体，可以使用离子束，电子束等等。
正如上面所说明的，根据本发明，在形成凸起的步骤中，非晶态硅在特定温度下暴露在等离子体中，这个温度低于成核步骤中的温度。在抑制非晶态硅中的结晶层生长时，还可以在非晶态硅表面对硅原子提供动能。这样，可以在非晶态硅表面很好地形成凸起。
Claims (10)
1.一种制作半导体器件的方法，其特征在于，包括如下步骤：
在形成于硅衬底上的氧化硅膜(102)上制作预定厚度并与硅衬底(101)电连接的非晶态硅层(103)：
在第一温度下对所说的非晶态硅层进行退火时，通过向所说的非晶态硅表面辐射预定的材料在非晶态硅表面形成成核体(104)：
在比第一温度低的第二温度下对有所说成核体的所说非晶态硅层进行退火的同时，在所说非晶态硅的所说表面上以所说成核体作为中心形成凸起(107)。
2.如权利要求1所述的方法，其特征在于，制作所说的非晶态硅层的步骤包括：
在所说氧化硅膜上制作所说接触孔(102)，使之抵达所说硅衬底；及
在所说接触孔和接触孔周围的所说氧化硅膜上制作预定厚度的所说非晶态硅层。
3.如权利要求1所述的方法，其特征在于，在所说非晶态硅层的所说表面上制作的凸起的形状是半球体和蘑菇体中的一种。
4.如权利要求1所述的方法，其特征在于，所说非晶态硅层暴露于其中的等离子体是对硅为惰性的气体等离子体。
5.如权利要求4所述的方法，其特征在于，对硅为惰性的气体等离子体是氩或氮气的等离子体。
6.如权利要求1所述的方法，其特征在于，第一退火温度设定在550℃-570℃。
7.如权利要求1所述的方法，其特征在于：设定第二退火温度比第一退火温度低10℃到70℃。
8.如权利要求1所述的方法，其特征在于，制作凸起的步骤包括：
在第二退火温度下退火时，把所说有成核体的非晶态硅层暴露在等离子体中。
9.如权利要求1所述的方法，还包括以下步骤：在第二退火温度下退火有成核体的非晶态硅层时，用离子束辐射所说非晶态硅层的所说表面。
10.如权利要求1所述的方法，其特征在于，制作凸起的步骤包括：
在第二退火温度下退火有成核体的非晶态硅层时，用电子束辐射所说非晶态硅层的所说表面。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |