CN119725326A - 沟槽栅晶体管的测试结构及测试方法 - Google Patents

Abstract

本申请实施例涉及一种沟槽栅晶体管的测试结构及测试方法，其中，测试结构包括：半导体材料层；栅极沟槽，从半导体材料层的上表面延伸至半导体材料层的内部；位于栅极沟槽内的栅介质层和栅极，其中，栅介质层覆盖栅极沟槽的侧壁和底壁，栅极位于栅介质层内；体区，在栅极沟槽外与栅极沟槽邻接，栅极沟槽的延伸深度深于体区的下界面所在的位置，体区具有第一导电类型；漂移区，与体区的下界面以及栅极沟槽的除邻接体区以外的部分接触，漂移区具有第二导电类型；第一电极，与栅极和体区导电连接，用于施加低电位；第二电极，与漂移区导电连接，用于施加高电位；如此，能够实现对栅极沟槽底部的薄弱点问题的检测，降低可靠性风险。

Description

沟槽栅晶体管的测试结构及测试方法

技术领域

本申请涉及半导体技术领域，特别是涉及一种沟槽栅晶体管的测试结构及测试方法。

背景技术

沟槽栅晶体管相比于平面栅晶体管，可以大大缩小元胞尺寸，进而大幅度提升电流密度。例如，沟槽栅金属氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-Effect Transistor，MOSFET)相比于平面栅MOSFET，性能得到大幅提升，不仅可以获得更高的沟道迁移率，而且比导通电阻降低，器件的导通电流密度和导通性能提高。

然而，沟槽栅晶体管中的栅极沟槽往往具有较高的深宽比，这导致在形成栅极介质层的工艺中，反应气源很难到达栅极沟槽的底部，最终形成的栅极介质层在沟槽底部处容易出现薄弱点(weakpoint)；尤其是在反应气源通入的流量异常时，更容易造成薄弱点产生。而栅极介质层存在薄弱点会导致其耐压(BV)偏低，影响器件性能。

如何对工艺过程进行监控，将栅极介质层是否存在薄弱点的问题反馈出来，对于沟槽栅晶体管的制备至关重要。

发明内容

有鉴于此，本申请实施例为解决背景技术中存在的至少一个问题而提供一种沟槽栅晶体管的测试结构及测试方法。

第一方面，本申请实施例提供了一种沟槽栅晶体管的测试结构，包括：

半导体材料层；

栅极沟槽，从所述半导体材料层的上表面延伸至所述半导体材料层的内部；

位于所述栅极沟槽内的栅介质层和栅极，其中，所述栅介质层覆盖所述栅极沟槽的侧壁和底壁，所述栅极位于所述栅介质层内；

体区，在所述栅极沟槽外与所述栅极沟槽邻接，所述栅极沟槽的延伸深度深于所述体区的下界面所在的位置，所述体区具有第一导电类型；

漂移区，与所述体区的下界面以及所述栅极沟槽的除邻接所述体区以外的部分接触，所述漂移区具有第二导电类型；

第一电极，与所述栅极和所述体区导电连接，用于施加低电位；

第二电极，与所述漂移区导电连接，用于施加高电位。

结合本申请的第一方面，在一可选实施方式中，还包括：

第一导电插塞，连接于所述第一电极与所述栅极之间；

第二导电插塞，连接于所述第二电极与所述漂移区之间；

场板结构，位于所述第一导电插塞和所述第二导电插塞之间的所述半导体材料层上。

结合本申请的第一方面，在一可选实施方式中，所述体区通过对所述半导体材料层进行第一导电类型掺杂而形成，所述半导体材料层的上表面侧还包括未被掺杂成所述体区的第一部分，所述漂移区延伸至所述第一部分；所述第二导电插塞通过在所述半导体材料层上形成暴露出所述第一部分的开口并在所述开口内填充导电材料而形成，所述第二导电插塞通过直接接触所述第一部分而与所述漂移区导电连接。

结合本申请的第一方面，在一可选实施方式中，所述栅极沟槽包括彼此相对的第一侧和第二侧，所述体区与所述第一侧邻接，所述场板结构位于所述第二侧；

所述场板结构包括场氧层和场板层，所述场氧层位于所述第二侧的所述半导体材料层上；用于形成所述栅极的栅极材料一部分填充在所述栅极沟槽内，一部分延伸至所述场氧层上，以形成所述场板层。

结合本申请的第一方面，在一可选实施方式中，所述场氧层通过LOCOS工艺形成。

结合本申请的第一方面，在一可选实施方式中，所述栅极沟槽包括多条沿第一方向延伸的第一栅极沟槽和多条沿第二方向延伸的第二栅极沟槽，所述第一方向与所述第二方向相交，多条所述第一栅极沟槽和多条所述第二栅极沟槽通过相交而连通。

结合本申请的第一方面，在一可选实施方式中，所述第一方向与所述第二方向垂直相交。

结合本申请的第一方面，在一可选实施方式中，所述沟槽栅晶体管的测试结构位于晶圆的切割道区。

第二方面，本申请实施例提供了一种沟槽栅晶体管的测试方法，所述方法包括：

提供如第一方面中任意一项所述的沟槽栅晶体管的测试结构；

在所述沟槽栅晶体管的测试结构的第一电极上施加低电位，第二电极上施加高电位，以对所述沟槽栅晶体管的测试结构进行电性能测试；

根据所述电性能测试的结果，对所述栅极沟槽底壁处的所述栅介质层的沉积情况进行反馈。

结合本申请的第二方面，在一可选实施方式中，所述测试方法在晶圆可接受测试WAT阶段进行。

本申请实施例所提供的沟槽栅晶体管的测试结构及测试方法，通过优化测试结构，不仅能够实现对栅介质层耐压的测试，而且排除了栅介质层的位于栅极和体区之间的部分的耐压影响，可以测试出针对栅介质层的位于体区的下界面以下的部分的耐压情况，从而更有利于反馈出栅极沟槽底部的薄弱点问题，进而可以实现对栅介质层形成工艺中反应气源通入的流量是否异常进行监控，极大地降低了器件的可靠性风险，避免了薄弱点对器件性能的影响。

本申请附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为沟槽栅晶体管中栅极沟槽部分的电镜图；

图2为图1中出现薄弱点位置的局部放大图；

图3为本申请实施例提供的沟槽栅晶体管的测试结构的剖视图；

图4为本申请实施例提供的沟槽栅晶体管的测试结构的版图；

图5为相关技术中沟槽栅晶体管的测试结构的剖视图；

图6为本申请实施例提供的沟槽栅晶体管的测试方法的步骤流程图。

具体实施方式

下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本申请，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本申请的技术方案。本申请的较佳实施例详细描述如下，然而除了这些详细描述外，本申请还可以具有其他实施方式。

图1为沟槽栅晶体管中栅极沟槽部分的电镜图；图2为图1中出现薄弱点位置的局部放大图。对于具有高深宽比的栅极沟槽，其底部的栅极介质层容易出现薄弱点，导致栅极介质层耐压偏低，最终影响器件性能。

在半导体制造过程中以及制造结束后，为了检验产品的性能情况，需要进行各项测试。WAT(WaferAcceptance Test，晶圆可接受测试)是在晶圆产品流片结束之后和品质检验之前，测量特定测试结构的电性参数，WAT的目的是通过测试晶圆上特定测试结构的电性参数，检测每片晶圆产品的工艺情况，评估半导体制造过程的质量和稳定性，判断晶圆产品是否符合该工艺技术平台的电性规格要求。CP(Chip Probing，芯片测试)是在半导体制造结束后，芯片从晶圆分割并封装之前，使用探针卡接触晶圆上的芯片，进行电气测试以确保它们符合规格。

然而，目前各项测试(无论是WAT还是CP)，均无法反馈出栅极沟槽底部由于反应气源不足而导致的栅极介质层出现薄弱点的问题，这主要是由于：栅极介质层的耐压一般高于CP中G-E端漏电测试的偏压，导致栅极介质层的薄弱点无法被检测到，并且测试过程中也无法将偏压加到极限，否则会导致芯片损坏；而常规WAT测试结构的栅极沟槽的开口面积较小，对于反应气源含量的要求相对较小，即便反应气源通入的流量出现异常，WAT测试结构也不一定能将芯片区的问题反映出来，从而导致栅极介质层的底部薄弱点无法被检测出来。但是该薄弱点会导致HTGB(HighTemperature Gate Bias，高温栅偏——功率器件环境可靠性测试的加速老化物理模型)失效的风险。

基于此，本申请实施例提供了一种沟槽栅晶体管的测试结构，请参考图3和图4，该测试结构包括：半导体材料层100；栅极沟槽110，从半导体材料层100的上表面1001延伸至半导体材料层100的内部；位于栅极沟槽110内的栅介质层111和栅极112，其中，栅介质层111覆盖栅极沟槽110的侧壁1101和底壁1102，栅极112位于栅介质层111内；体区101，在栅极沟槽110外与栅极沟槽110邻接，栅极沟槽110的延伸深度深于体区101的下界面1012所在的位置，体区101具有第一导电类型；漂移区102，与体区101的下界面1012以及栅极沟槽110的除邻接体区101以外的部分接触，漂移区102具有第二导电类型；第一电极121，与栅极112和体区101导电连接，用于施加低电位；第二电极122，与漂移区102导电连接，用于施加高电位。

可以理解地，本申请实施例通过优化测试结构，使得栅极112和体区101共同连接至第一电极121，即栅极112和体区101等电位，并具体连接低电位，此外，漂移区102也通过第二电极122导电引出，从而能够在漂移区102上施加另一电信号，具体施加高电位；如此，不仅能够实现对栅介质层111耐压的测试，而且排除了栅介质层111的位于栅极112和体区101之间的部分的耐压影响，可以测试出针对栅介质层111的位于体区101的下界面1012以下的部分的耐压情况，从而更有利于反馈出栅极沟槽110底部的薄弱点问题，进而可以实现对栅介质层111形成工艺中反应气源通入的流量是否异常进行监控，极大地降低了器件的可靠性风险，避免了薄弱点对器件性能的影响。

在实际应用中，该测试结构也可以称为WAT测试结构；该测试结构与沟槽栅晶体管芯片位于同一片晶圆上，在同样的制备条件下同步形成。晶圆上具有芯片区和切割道区，该沟槽栅晶体管的测试结构位于晶圆的切割道区。

半导体材料层100包括彼此相对的上表面1001和下表面1002；半导体材料层100的上表面1001为形成栅极沟槽110的工艺过程中的操作面。在忽略半导体材料层100上下表面的平整度的情况下，定义垂直上表面1001的方向为半导体材料层100的厚度方向，或称器件的厚度方向/高度方向。

半导体材料层100的材料可以为硅、锗、碳化硅等，本申请对此不做具体限定。半导体材料层100可以为生长衬底，也可以为通过外延生长工艺在生长衬底上形成的外延层。

半导体材料层100可以为掺杂层，并且具体可以具有第二导电类型。第二导电类型与第一导电类型不同，在第一导电类型为P型时，第二导电类型为N型；相应地，在第一导电类型为N型时，第二导电类型为P型。

在一些实施例中，第二导电类型为N型。半导体材料层100为N型半导体材料层，具体可以为N-半导体材料层。

栅极沟槽110，从半导体材料层100的上表面1001延伸至半导体材料层100的内部；栅极沟槽110包括侧壁1101和底壁1102。示例性地，栅极沟槽110可以通过光刻工艺形成。具体地，先在半导体材料层100上沉积掩膜材料，再通过光刻工艺，在掩膜材料中定义出栅极沟槽110的预设形成位置，从而形成图案化的掩膜层。接下来，以图案化的掩膜层为掩膜，对半导体材料层100进行刻蚀，直至形成栅极沟槽110。该工艺为本技术领域人员所熟知，此处不再详述。

栅介质层111，位于栅极沟槽110内且覆盖栅极沟槽110的侧壁1101和底壁1102。在实际器件中，栅介质层111可以是氧化物层，因此，也可以称为栅氧层(GOX，gate oxide)；具体地，例如为二氧化硅层。在实际制备过程中，栅氧层可以通过氧化工艺形成，也可以通过沉积工艺形成，还可以是通过先氧化后沉积的工艺形成。在形成栅氧层的工艺中，需要通入氧气(即前述反应气源)，一方面，对于具有较高的深宽比的沟槽，氧气到达沟槽底部本身就比较困难；另一方面，在具体的工艺程序中，可能出现氧气通入的流量异常的情况，造成氧气不足；最终在深沟槽底部形成栅氧层薄弱点。因此，本申请实施例提供的测试结构可以监控栅氧层工艺过程中氧气是否充足。

栅极112，位于栅介质层111内，从而通过栅介质层111与半导体材料层100绝缘隔离。示例性地，栅极112的材料例如包括多晶硅(poly)。

请参考图4，图4为本申请实施例提供的沟槽栅晶体管的测试结构的版图，其中，图3可以理解为沿图4中XX截面的局部结构的剖视图。作为一种可选的具体实施方式，栅极沟槽110包括多条沿第一方向延伸的第一栅极沟槽1110和多条沿第二方向延伸的第二栅极沟槽1120，第一方向与第二方向相交，从而多条第一栅极沟槽1110和多条第二栅极沟槽1120通过相交而连通。

如此，通过改变测试结构中栅极沟槽110的版图，增加了第二方向上的多条第二栅极沟槽1120的设置，从而形成了多条沿第一方向延伸的第一栅极沟槽1110和多条沿第二方向延伸的第二栅极沟槽1120的叠加结构，增加了光刻工艺的曝光面积，进而增加了测试结构中栅极沟槽110底部的面积，如果出现反应气源通入流量不足的情况，在测试结构中薄弱点问题将会被放大，从而更容易被检测到。

应当理解，第一方向与第二方向均平行于半导体材料层100所在的平面。

具体可选地，第一方向与第二方向垂直相交；从而降低版图的复杂性，并且更便于布置导电插塞130。

在实际应用中，多条第一栅极沟槽1110的间距可以相等；多条第二栅极沟槽1120的间距可以相等；并且，多条第一栅极沟槽1110的间距可以等于多条第二栅极沟槽1120的间距。多条第一栅极沟槽1110的线宽可以相等；多条第二栅极沟槽1120的线宽可以相等；并且，多条第一栅极沟槽1110的线宽可以等于多条第二栅极沟槽1120的线宽。

在具体工艺中，多条第一栅极沟槽1110和多条第二栅极沟槽1120可以在同一工序中同步形成；如此，可以仅通过改变掩膜版上的测试结构区域对应的图案，实现多条交错的栅极沟槽110的制备，无需增加额外的工艺步骤。应当理解地，在形成包括多条第一栅极沟槽1110和多条第二栅极沟槽1120在内的栅极沟槽110之后，沉积栅介质层111和栅极112的工艺可以继续采用原工艺，不影响芯片区的制备。

体区101，在栅极沟槽110外与栅极沟槽110邻接，栅极沟槽110的延伸深度深于体区101的下界面1012所在的位置，体区101具有第一导电类型。

可以理解地，在对应的芯片中，体区101中靠近栅极沟槽110的部分用于形成沟道。

体区101可以通过对半导体材料层100进行第一导电类型掺杂而形成，具体例如通过离子注入工艺形成。在一些实施例中，第一导电类型为P型；体区101可以为P型体区，体区101也可以称为Pbody区。

栅极沟槽110的延伸深度深于体区101的下界面1012所在的位置，也即栅极沟槽110的底壁1102与半导体材料层100的上表面1001之间的距离大于体区101的下界面1012与半导体材料层100的上表面1001之间的距离。栅极沟槽110的底壁1102相比于体区101的下界面1012更靠近半导体材料层100的下表面1002。

漂移区102，具有第二导电类型。在实际器件中，半导体材料层110具有第二导电类型，半导体材料层110的未被进一步掺杂或者未被去除/氧化的剩余部分形成了器件的漂移区102。

请参考图3，半导体材料层100的上表面1001侧还包括未被掺杂成体区101的第一部分(如图中椭圆虚线框所示)，漂移区102延伸至第一部分；如此，为后续形成第二导电插塞132进而将漂移区102导电引出提供条件。

第一电极121，与栅极112和体区101导电连接，用于施加低电位；第二电极122，与漂移区102导电连接，用于施加高电位。在具体应用中，第一电极121和第二电极122也可以分别被称为低电位电极焊盘(Lowpad)和高电位电极焊盘(High pad)。如图3所示，第一电极121和第二电极122与半导体材料层100之间通过层间介质层150(ILD层)绝缘隔离。

请参考图5，图5为相关技术中沟槽栅晶体管的测试结构的剖视图。在相关技术中，测试结构的栅极112连接至第二电极122(Highpad)，体区101连接至第一电极121(Lowpad)，从而在第一电极121和第二电极122上施加电压时，击穿范围是整个栅极沟槽110，因此检测的耐压是全部栅介质层111的耐压，导致难以监控到底部；而本申请实施例提供的测试结构，通过改变电极的导电连接方式，使得栅极112和体区101等电位并且共同连接至Lowpad，而体区101下方的漂移区102被导电引出并被连接至Highpad，从而体区101与漂移区102形成PN结，并反向压制体区101，体区101能够耐住测试中所采用改的高电压(例如100V)，从而排除了栅介质层111的位于栅极112和体区101之间的部分的耐压影响，可以测试出针对栅介质层111的位于体区101的下界面1012以下的部分的耐压情况，从而更有利于反馈出栅极沟槽110底部的薄弱点问题。综上所述，本申请实施例提供的测试结构可以实现只测试栅极沟槽110底部区域的栅介质层111的耐压，排除栅极沟槽110其他位置的栅介质层111耐压的干扰。

沟槽栅晶体管的测试结构，还包括：第一导电插塞131，连接于第一电极121与栅极112之间；第二导电插塞132，连接于第二电极122与漂移区102之间。

在实际制备中，可以先通过光刻-刻蚀工艺在层间介质层150上形成暴露出导电插塞130(包括第一导电插塞131、第二导电插塞132、第三导电插塞133等)预设形成区域的开口，然后在开口内填充导电材料而形成导电插塞130。导电插塞也可以称为(Contact，CT)。

对于第二导电插塞132的位置，在半导体材料层100的上表面1001侧还包括未被掺杂成体区101的第一部分的情况下，第二导电插塞132位于第一部分的正上方。具体地，第二导电插塞132通过在半导体材料层100上形成暴露出第一部分的开口并在开口内填充导电材料而形成，第二导电插塞132通过直接接触第一部分而与漂移区102导电连接。

作为一种可选的具体实施方式，沟槽栅晶体管的测试结构，还包括：场板结构140，位于第一导电插塞131和第二导电插塞132之间的半导体材料层100上。如此，通过场板结构140压缩电场，调节电场分布，提高耐压，保障对栅极沟槽110底部的薄弱点的检测。具体地，在半导体材料层100的位于第一导电插塞131和第二导电插塞132之间的部分需要承受横向耐压和纵向耐压，通常来讲纵向耐压是足够的，但是横向耐压有可能出现问题，导致PN结被击穿，最终无法测量栅极沟槽110底部的薄弱点的问题，而在测试结构中增设场板结构140，可以很好地解决该问题，最终保障对栅极沟槽110底部的薄弱点的检测。

请继续参考图3，栅极沟槽110包括彼此相对的第一侧(图中以1103示出)和第二侧(图中以1104示出)，体区101与第一侧邻接，场板结构140位于第二侧。

场板结构140包括场氧层141和场板层142，场氧层141位于第二侧的半导体材料层100上；用于形成栅极112的栅极材料一部分填充在栅极沟槽110内，一部分延伸至场氧层141上，以形成场板层142。

可以理解地，场板层142与栅极112连接，共同连接至第一电极121。

可选地，场氧层142通过LOCOS(Local Oxidation ofSilicon，硅局部氧化隔离技术)工艺形成。

在此基础上，本申请实施例还提供了一种沟槽栅晶体管的测试方法，请参考图6，该方法包括：

步骤S601，提供本申请前述任一实施例中的沟槽栅晶体管的测试结构；

步骤S602，在沟槽栅晶体管的测试结构的第一电极上施加低电位，第二电极上施加高电位，以对沟槽栅晶体管的测试结构进行电性能测试；

步骤S603，根据电性能测试的结果，对栅极沟槽底壁处的栅介质层的沉积情况进行反馈。

可以理解地，通过本申请实施例提供的沟槽栅晶体管的测试方法，不仅能够实现对栅介质层111耐压的测试，而且排除了栅介质层111的位于栅极112和体区101之间的部分耐压的干扰，可以测试出针对栅介质层111的位于体区101的下界面1012以下的部分的耐压情况，从而更有利于反馈出栅极沟槽110底部的薄弱点问题，进而可以实现对栅介质层111形成工艺中反应气源通入的流量是否异常进行监控。通过场板结构140压缩电场，调节电场分布，解决横向耐压问题，进一步保障了对栅极沟槽110底部的薄弱点的检测。通过改变测试结构中栅极沟槽110的版图，增加了第二方向上的多条第二栅极沟槽1120的设置，从而形成了多条沿第一方向延伸的第一栅极沟槽1110和多条沿第二方向延伸的第二栅极沟槽1120的叠加结构，增加了光刻工艺的曝光面积，进而增加了测试结构中栅极沟槽110底部的面积，如果出现反应气源通入流量不足的情况，在测试结构中薄弱点问题将会被放大，从而更容易被检测到。

发明人经过可行性评估，采用本申请实施例提供的沟槽栅晶体管的测试结构，并改变其中栅氧层的形成工艺中通入的氧气流量，最终在WAT测试数据和CPVramp测试数据中，均能够反映出氧气流量降低情况。

其中，Vramp测试全称为Voltage Ramp Test，是一种用于评估半导体器件在电压变化条件下性能和可靠性的测试方法。

作为一种可选的具体实施方式，该测试方法在WAT阶段进行。可以理解地，由于本申请实施例对沟槽栅晶体管的测试结构做出了改进，因而可以实现在WAT阶段检测出薄弱点问题，进而能够缩短问题发现的周期(cycle time)，有利于工艺过程中快速做出处理。

需要说明的是，本申请提供的测试方法实施例与测试结构实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。

应当理解，以上实施例均为示例性的，不用于包含所有可能的实施方式。在不脱离本公开的范围的情况下，还可以在以上实施例的基础上做出各种变形和改变。同样的，也可以对以上实施例的各个技术特征进行任意组合，以形成可能没有被明确描述的本申请的另外的实施例。因此，上述实施例仅表达了本申请的几种实施方式，不对本申请专利的保护范围进行限制。

Claims (10)

1.一种沟槽栅晶体管的测试结构，其特征在于，包括：

半导体材料层；

栅极沟槽，从所述半导体材料层的上表面延伸至所述半导体材料层的内部；

位于所述栅极沟槽内的栅介质层和栅极，其中，所述栅介质层覆盖所述栅极沟槽的侧壁和底壁，所述栅极位于所述栅介质层内；

体区，在所述栅极沟槽外与所述栅极沟槽邻接，所述栅极沟槽的延伸深度深于所述体区的下界面所在的位置，所述体区具有第一导电类型；

漂移区，与所述体区的下界面以及所述栅极沟槽的除邻接所述体区以外的部分接触，所述漂移区具有第二导电类型；

第一电极，与所述栅极和所述体区导电连接，用于施加低电位；

第二电极，与所述漂移区导电连接，用于施加高电位。

2.根据权利要求1所述的沟槽栅晶体管的测试结构，其特征在于，还包括：

第一导电插塞，连接于所述第一电极与所述栅极之间；

第二导电插塞，连接于所述第二电极与所述漂移区之间；

场板结构，位于所述第一导电插塞和所述第二导电插塞之间的所述半导体材料层上。

3.根据权利要求2所述的沟槽栅晶体管的测试结构，其特征在于，所述体区通过对所述半导体材料层进行第一导电类型掺杂而形成，所述半导体材料层的上表面侧还包括未被掺杂成所述体区的第一部分，所述漂移区延伸至所述第一部分；所述第二导电插塞通过在所述半导体材料层上形成暴露出所述第一部分的开口并在所述开口内填充导电材料而形成，所述第二导电插塞通过直接接触所述第一部分而与所述漂移区导电连接。

4.根据权利要求2所述的沟槽栅晶体管的测试结构，其特征在于，

所述栅极沟槽包括彼此相对的第一侧和第二侧，所述体区与所述第一侧邻接，所述场板结构位于所述第二侧；

所述场板结构包括场氧层和场板层，所述场氧层位于所述第二侧的所述半导体材料层上；用于形成所述栅极的栅极材料一部分填充在所述栅极沟槽内，一部分延伸至所述场氧层上，以形成所述场板层。

5.根据权利要求4所述的沟槽栅晶体管的测试结构，其特征在于，所述场氧层通过LOCOS工艺形成。

6.根据权利要求1所述的沟槽栅晶体管的测试结构，其特征在于，所述栅极沟槽包括多条沿第一方向延伸的第一栅极沟槽和多条沿第二方向延伸的第二栅极沟槽，所述第一方向与所述第二方向相交，多条所述第一栅极沟槽和多条所述第二栅极沟槽通过相交而连通。

7.根据权利要求6所述的沟槽栅晶体管的测试结构，其特征在于，所述第一方向与所述第二方向垂直相交。

8.根据权利要求1所述的沟槽栅晶体管的测试结构，其特征在于，所述沟槽栅晶体管的测试结构位于晶圆的切割道区。

9.一种沟槽栅晶体管的测试方法，其特征在于，所述方法包括：

提供如权利要求1至8中任意一项所述的沟槽栅晶体管的测试结构；

在所述沟槽栅晶体管的测试结构的第一电极上施加低电位，第二电极上施加高电位，以对所述沟槽栅晶体管的测试结构进行电性能测试；

根据所述电性能测试的结果，对所述栅极沟槽底壁处的所述栅介质层的沉积情况进行反馈。

10.根据权利要求9所述的沟槽栅晶体管的测试方法，其特征在于，所述测试方法在晶圆可接受测试WAT阶段进行。