CN118153492A - 一种用于实现芯片演示板与应用验证板归一化的结构 - Google Patents
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Abstract
本发明涉及芯片验证与演示板技术领域，具体提出一种用于实现芯片演示板与应用验证板归一化的结构，提出子母板的设计结构，子板提供芯片必要的系统电路，母板提供所有外设的外围电路，该套子母板实现了较少的必需电路制作两款芯片的子板，而将两款芯片的大量功能验证和演示外围电路制作在母板上，两款芯片中相同的功能则使用母板中同一外围电路演示或验证，另外母板上设计有一块FPGA，用于解决管脚复用复杂等难题。因此该芯片演示验证板结构具有显著优点，两款芯片一套板子，既满足完备性、实用性，又兼顾经济性，同时为更多的芯片演示验证留下接口，其他芯片的演示验证也可设计兼容的子板与母板相接，通过母板上拥有的外围电路资源演示验证。
Description
技术领域
本发明属于芯片演示验证板设计技术领域，特别涉及一种用于实现芯片演示板与应用验证板归一化的结构。
背景技术
芯片A和芯片B作为业内领先的MCU设计，其设计功能齐全丰富、管脚复用十分复杂，每种管脚均复用多个功能，因此该芯片的演示板和应用验证板制作较为困难。
芯片A采用POWERPC架构内核作为主处理器核，其内拥有3核，支持并发锁步与延时锁步运行,支持单精度浮点运算，工作频率不小于300MHz。I/0处理器核，拥有1核，工作频率不小于200MHz。片上集成不小于512KB SRAM、不小于8MB eFLASH，支持ECC纠错。集成多路DMA通道；集成多路12位ADC，最大采样率不小于1.3MSPS；集成多路16位ADC，最大采样率不小于333KSPS；集成多路DSPI总线控制器、MCAN总线控制器、SENT BUS、I2C总线控制器、双通道FlexRay总线控制器、支持MII/RMII以太网控制器、LINFlexD控制器、PS15 BUS和TTCAN控制器等外设；集成扩展总线接口控制器 (EBI)，支持独立片选空间；支持通用定时模块GTM，支持 JTAG调试；芯片A的诸多功能使其引脚有512个，为实现器件的小型化集成，端口支持复用。
芯片B采用ARM架构，片上采用AMBA(Rev 3.0)为总线架构，集成了Coresight硬件调试系统、片上FLASH、片上SRAM、存储器控制器（下称EBI）、QSPI控制器、DMA、以太网控制器、Flexray总线控制器、I2C总线控制器、TTCAN总线控制器、DSPI总线控制器、LINFlexD总线控制器、1553总线控制器、GPIO、STM、SWT、PIT、Counter、eCAP、eQEP、PWM、AD、DA等外设，芯片B的诸多功能使其引脚有529个，为实现器件的小型化集成，端口支持复用。
由上可知芯片A和芯片B的功能相当丰富，因而其管脚对功能的复用与业内其他MCU相比更为复杂，这对演示和应用验证板的制作提出一定的考验。
而业内在演示板和应用验证板领域尚无成熟的复杂功能MCU解决方案，演示验证板的设计多采用分立设计，这造成使用不便、可扩展性不强、资源巨大浪费，且分立的设计方式导致演示验证板的制作必须确定目标器件的封装，这对项目的进度造成了拖延，而且这种设计方案只可针对功能不复杂的MCU，若MCU内资源较多、管脚复用非常复杂时，演示验证板的设计要么增加演示验证板的面积或演示验证板上部署大量插针，以期增加开销和成本来覆盖所有功能，要么减少演示和验证的功能外围电路，以牺牲完备性节约成本，这两种牺牲一方实现另一方的方案在制作板子时往往难以平衡，而且使得板子具有可扩展性不强、成本巨大、外围电路覆盖不全面，只能定向面对客户的缺点。
发明内容
为了解决上述背景技术中存在的技术问题，本发明提出一种用于实现芯片演示板与应用验证板归一化的结构，该结构设计平衡了演示和验证两个方面的需求，且做到支持可扩展化、多芯片演示验证、低成本、完备验证所有功能的特点。
具体的，本发明提供了一种用于实现芯片演示板与应用验证板归一化的结构，所述结构将芯片工作所需的最小系统和外围电路进行分开设计；
所述最小系统部署在子板上，从而形成用于对MCU芯片A和芯片B进行演示的系统子板验证板，所述系统子板验证板分为芯片A验证板子板和芯片B验证板子板两部分；所述外围电路部署在母板上，从而形成用于验证MCU芯片A和芯片B的所有功能外设的外围电路母板；
所述外围电路母板和所述系统子板验证板之间采用板间接插方式连接。
优选的，所述外围电路母板中设置有一块FPGA板，其用于复杂功能复用的演示验证。
优选的，所述结构中还包括演示验证板电源模块、演示验证板复位模块及演示验证板晶振电路。
优选的，所述演示验证板电源模块包含所述外围电路母板的供电模块和所述系统子板验证板的供电模块，所述供电模块用于将12V输入电源转换为芯片A、芯片B、外围电路、FPGA所需的电源。
优选的，所述演示验证板复位模块包含所述外围电路母板的复位模块、芯片A验证板子板的复位模块及芯片B验证板子板的复位模块，其中，所述外围电路母板的复位模块用于实现对FPGA的上电复位和手动复位功能，所述芯片A验证板子板的复位模块用于实现芯片A的上电复位、手动复位、外部复位功能，芯片B验证板子板的复位模块用于实现芯片B的上电复位、手动复位功能。
优选的，所述演示验证板晶振电路包括所述外围电路母板的时钟电路、所述芯片A验证板子板的时钟电路和所述芯片B验证板子板的时钟电路；所述外围电路母板的时钟电路接入100MHz的晶振，所述芯片A验证板子板的时钟电路接入40MHz和16MHz的晶振，所述芯片B验证板子板的时钟电路接入64MHz的晶振两个。
优选的，所述系统子板验证板是芯片运行的最小系统，其能够单独使用也能够通过板间接插件与所述外围电路母板连接后使用，还能够自行扩展外围电路使用。
优选的，所述外围电路母板中的板间接插件能够扩展其它芯片子板的演示验证。
优选的，所述芯片A验证板子板上包含有芯片A、用于与母板连接的板间接插件、供电接口、2块晶振、上电复位模块、手动复位模块、JTAG接口、FLASH与SRAM以及其EBI接口、外部复位接口模块。
优选的，所述芯片B验证板子板上包含有芯片B、用于与母板连接的板间接插件、供电接口、2块晶振、上电复位模块、手动复位模块、JTAG接口、FLASH与SRAM以及其EBI接口、外部复位接口模块。
本发明的有益效果在于：
本发明针对目前复杂MCU演示和应用验证板难以设计提出一种用于实现芯片演示板与应用验证板归一化的结构，对复杂的MCU如芯片A和芯片B开展演示验证板设计，本发明的演示验证板兼顾管脚复用下的功能全覆盖，同时具有低成本、可扩展、有效节省项目进度的优势，另外提出的子母板的解决方案，母板可先行设计而不需等待确定芯片的封装确定，设计完成后子板的最小系统设计即可，同时子母板的方案也方便相关人员根据需求灵活选择子板和母板。
本发明提出的演示验证板子板是芯片工作的最小系统，其上具有板间接插件可与母板相连接，提出的演示验证板母板上具有一块FPGA和覆盖芯片所有功能的外围电路，FPGA提供了管脚复用解决方案，具有选通切换管脚功能、内部回环、提供激励、开辟存储等作用，母板上的外围电路覆盖完全，对每种功能均可演示验证，母板上具有芯片A和芯片B的板间接插件接口，可以灵活选择子板与母板相连接，另外母板也支持除芯片A和芯片B以外的芯片子板连接母板进行演示验证，由此做到制作各种子板，而共用一套母板的低成本复杂MCU演示和应用验证板结构方案。
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：
图1是本发明实施例的芯片A的演示和应用验证板框图。
图2是本发明实施例的芯片B的演示和应用验证板框图。
图3是本发明实施例的母板的演示和应用验证板框图。
图4是本发明实施例的演示和应用验证板供电模块框图。
图5是本发明实施例的演示和应用验证板复位模块框图。
具体实施方式
以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
本发明提供了一种用于实现芯片演示板与应用验证板归一化的结构，为了实现演示验证板的归一化及可扩展性与灵活性，本发明提供的结构将芯片工作所需的最小系统和外围电路进行分开设计，即子母板的设计方式。其中，最小系统部署在子板上，从而形成用于对MCU芯片A和芯片B进行演示的系统子板验证板，系统子板验证板分为芯片A验证板子板和芯片B验证板子板两部分；外围电路部署在母板上，从而形成用于验证MCU芯片A和芯片B的所有功能外设的外围电路母板；外围电路母板和系统子板验证板之间采用板间接插方式连接。
上述子母板的设计方式将满足一套板子双重需求，即可用作演示板和应用验证板，具有最小系统的子板可作为演示板使用，成本低廉，可进一步扩展为开发板，其能够单独使用也能够通过板间接插件与外围电路母板连接后使用，还能够自行扩展外围电路使用，方便相关人员使用。而具有齐全的外围接口电路的母板可与子板连接组成应用验证板对两款芯片功能进行完备、功能全覆盖的验证，母板在设计时将完全覆盖两款芯片中的功能模块，支持两款芯片在同一个母板上演示验证，母板的这种设计方式既节约了制作成本，又减少了设计板的工作人员的工作量，还为相关人员的选择提供便利，同时还预留了板间接插件的接口方便其他芯片的最小系统板连接本发明的母板进行验证等其他用途。
本发明中的演示验证板，其特点为子板分为两套，每套分别具有芯片A和芯片B上电工作的最小系统，有SRAM、FLASH、JTAG接口、供电接口、复位和晶振等资源，另外有与母板连接的板间接插件。具体的：芯片A验证板子板上包含有芯片A、用于与母板连接的板间接插件、供电接口、2块晶振、上电复位模块、手动复位模块、JTAG接口、FLASH与SRAM以及其EBI接口、外部复位接口模块。
芯片B验证板子板上包含有芯片B、用于与母板连接的板间接插件、供电接口、2块晶振、上电复位模块、手动复位模块、JTAG接口、FLASH与SRAM以及其EBI接口、外部复位接口模块。
为了解决芯片演示和应用验证的完备性和管脚复用复杂问题，提出基于芯片功能的所有外围电路母板方案，母板覆盖了芯片A和芯片B的所有功能的外围电路以及加入一块FPGA，也即在外围电路母板中设置有一块FPGA板，其用于复杂功能复用的演示验证。外围电路保证了演示验证的完备性，FPGA作为引脚复用的解决方案，既保证了复用下每种功能的全部演示验证，也可将部分功能通过FPGA验证，如开辟一块RAM用于验证控制器、部分外设在FPGA内部回环演示验证、FPGA作为激励源等。另外母板上还制作了两块子板的板间接插件，可实现两款芯片共用母板的低成本方案，同时覆盖所有功能外围电路的母板可脱离项目进度节点，在未确定目标器件封装时就可进行母板设计，目标器件的设计和演示验证板的同时制作可有效节省项目开发进度，而且母板也支持其他芯片的演示验证，只需提供该芯片对应的子板即可在本发明的母板上进行演示验证。
上述外围电路母板上具有丰富的外围接口电路，拥有支持DMA、12位ADC、16位ADC、DSPI总线、MCAN总线、SENT BUS、I2C总线、双通道FlexRay总线、MII/RMII以太网、LINFlexD、PS15 BUS、TTCAN、1553B总线、GPIO、STM、SWT、PIT、Counter、eCAP、eQEP、PWM、DA等功能外设的外围接口电路。
进一步的，结构中还包括演示验证板电源模块、演示验证板复位模块及演示验证板晶振电路。
为了对保证子板和母板的灵活性，将子板和母板的供电分开设计，也即演示验证板电源模块包含外围电路母板的供电模块和系统子板验证板的供电模块，供电模块用于将12V输入电源转换为芯片A、芯片B、外围电路、FPGA所需的电源。具体的，在子板上，供电模块将12V电源输入经过电源芯片后向芯片A和芯片B输出3.3V、2.5V和1.2V供电，以及向子板上的外围电路进行3.3V供电。在母板上，供电模块将12V输入经过电源芯片后向母板外围电路及逆行5V和3.3V供电，向FPGA进行1.8V和1V供电。
针对演示验证板的灵活性和可扩展性，将复位模块在子板和母板上分开设计，也即演示验证板复位模块包含外围电路母板的复位模块、芯片A验证板子板的复位模块及芯片B验证板子板的复位模块，其中，外围电路母板的复位模块用于实现对FPGA的上电复位和手动复位功能，芯片A验证板子板的复位模块用于实现芯片A的上电复位、手动复位、外部复位功能，芯片B验证板子板的复位模块用于实现芯片B的上电复位、手动复位功能。母板复位信号是FPGA的复位信号，子板复位信号是芯片A和芯片B的复位信号，子板的复位信号来自于母板产生的FPGA的复位信号，芯片A和芯片B均提供上电复位和手动复位，在芯片A中还提供外部复位信号。
根据芯片A和芯片B设计的不同，其晶振电路的设计也不同，具体的，演示验证板晶振电路包括外围电路母板的时钟电路、芯片A验证板子板的时钟电路和芯片B验证板子板的时钟电路；外围电路母板的时钟电路接入100MHz的晶振，芯片A验证板子板的时钟电路接入40MHz和16MHz的晶振，芯片B验证板子板的时钟电路接入64MHz的晶振两个。
下面结合具体的实施例进行说明：
如图1所示，为芯片A的子板验证板，子板验证板上有芯片A上电工作所必需的外围电路。
芯片A是POWERPC架构的32位高性能微处理器。
芯片A子板上的供电由12V输入电源经LTM4644芯片输出的电压作为子板供电电源，有2.5V/4A、1.2V/4A、3.3V/4A芯片供电以及3.3V/4A外围电路供电。
芯片A子板上具有晶振1，40MHz，和晶振2，16MHz，作为芯片A的时钟输入，其型号分别为ZA50-E-B-3-G-16M00000和ZA50-E-B-3-G-40M00000。
芯片A子板上具有复位电路，上电复位、手动复位和外部复位，如图5所示的复位电路框图，上电复位和手动复位信号来自于FPGA的复位信号经MAX706RESA芯片产生，而外部复位来源于外部触发经MAX706RESA产生。
芯片A子板上具有JTAG调试接口，采用IEEE 11498.1-2001测试接入端口（TAP）接口，具有TDI、TMS、TCK、TDO四个引脚。
芯片A子板上EBI接口验证分为三种电路，通过外接FLASH存储器、SRAM和FPGA验证。FLASH为32 Mbit，其型号为S29CL032J0PFFM000，SRAM为16 Mbit 的异步SRAM，其型号为CY62167DV30LL-55ZXIT。
芯片A子板上具有连接母板的板间接插件两套。
如图2所示，为芯片B的子板验证板，子板验证板上有芯片B上电工作所必需的外围电路。
芯片B是ARM架构的32位高性能微处理器。
芯片B子板上的供电由12V输入电源经LTM4644芯片输出的电压作为子板供电电源，有2.5V/4A、1.2V/4A、3.3V/4A芯片供电以及3.3V/4A外围电路供电。
芯片B子板上具有两块64MHz的晶振作为芯片B的时钟输入，其型号为ZA50-E-B-3-G-64M00000。
芯片B子板上具有复位电路，上电复位和手动复位如图5所示的复位电路框图，上电复位和手动复位信号来自于FPGA的复位信号经MAX706RESA芯片产生。
芯片B子板上具有CoreSight的硬件调试支持单元，以JTAG为接口，提供硬件调试诊断功能。
芯片B子板上具有EBI接口的FLASH和SRAM，FLASH采32 Mbit FLASH，其型号为S29CL032J0PFFM000，SRAM采用16 Mbit 的异步SRAM，型号规格为CY62167DV30LL-55ZXIT。
芯片B子板上具有与母板相连接的板间接插件两套。
如图3所示的演示验证板母板设计框图，其上覆盖了芯片A和芯片B的所有功能的外围电路，母板中设计了两款芯片的板间接插件，方便与子板相连接，另外在母板上加入一块FPGA解决管脚复用复杂的难题。
母板上的FPGA选用XC7A200T-2FBG676I，具有复用选通、内部回环、外部激励产生、开辟内存、面向低速等功能，可将片内的所有功能的演示和应用验证覆盖完全。
母板外围电路支持测试SARADC和SDADC，用于判断片内的AD是否工作正常。SDADC数字接口模块为操作模式选择（单端或差分）、模拟输入增益、采样率、高通滤波器使能等提供所有控制信息。SARADC数字接口可配置为控制256个多路复用模拟输入通道。
母板外围电路支持测试DSPI，且支持FPGA内部测试。该模块支持对通过SPI串行链路传输的MCU内部信号进行串行化和反串行化。
母板外围电路支持测试UART。UART控制器支持8/9位数据传输，接收发送FIFO各1024字节，16路具备DMA传输请求。
母板外围电路支持测试1553B。支持多消息块功能、消息调度、轮询、自动重发等功能。
母板外围电路支持测试TTCAN，TTCAN是芯片A和芯片B共有功能，可使用同一套电路演示验证。TTCAN 支持根据CAN FD协议规范1.0进行通信，数据字段长度最多为8个字节。
母板外围电路支持测试FlexRay，FlexRay是芯片A和芯片B共有功能，可使用同一套电路演示验证。该功能模块兼容FlexRay通信系统协议规范V2.1。
母板外围电路支持测试LINFlexd。LINFlexD 支持 LIN 协议板本 1.3、2.0 和2.1，还支持 8 位、9 位、16位和17 位帧的一些基本 UART传输。
母板外围电路支持测试PSI5/PSI5-S。PSI5支持模块用于通过高速UART链路直接与UART兼容的PSI5收发器连接。PSI5-S 支持一个收发器和多达 7 个 PSI5 通道。
母板外围电路支持测试PWM，PWM芯片A和芯片B共有功能，可使用同一套电路演示验证，且支持FPGA内部测试验证。
母板外围电路支持测试eQEP。
母板外围电路支持测试eCAP。通过相关寄存器的设置实现对输入波形的上升沿、下降沿或上升和下降沿的检测、捕获，同时可根据条件触发中断；当配置为非捕获模式，可以实现PWM功能，可输出单路的PWM波形。
母板外围电路支持测试以太网。
母板外围电路支持测试I2C，I2C芯片A和芯片B共有功能，可使用同一套电路演示验证。
母板外围电路支持测试SENT，且支持FPGA内部选通测试验证。该模块是一个多通道接收器，用于接收实现SENT编码方案的传感器发送的串行数据帧，并将其交给CPU进一步处理。
母板外围电路支持测试DA。
母板上的FPGA支持测试复用复杂的GPIO。
母板上的FPGA支持测试EBI。EBI接口电路支持具有传输大小指示的32位地址总线，16或32位数据总线，各种内存类型的内存控制器，异步SRAM，支持芯片选择16或32位的端口大小配置，支持可选的自动CLKOUT门控以节省功耗并降低EMI。
母板上的FPGA支持测试Counter。该模块可为目标系统提供一路32位计数模块。
母板上的FPGA支持测试GTM。该模块独立于芯片的处理器内核执行复杂的计时和I/O管理，GTM设计的目标是减少CPU的负载。
母板上的电路覆盖了片内的所有功能，且可在目标期间未确定封装时对母板进行设计，有效节省项目进度时间，且母板上丰富的外围电路还支持其他芯片的演示和应用验证，其他芯片只需提供子板即可。
如图4所示的验证板供电框图，对验证板的供电分为母板供电和子板供电，供电均采用LTM4644电源芯片进行供电，经过该芯片将12V直流电转化为FPGA、芯片A、芯片B、母板外围电路、子板外围电路的适配电源。
芯片A供电包括内核电1.2V、IO电3.3V、FLASH模拟电2.5V，上电顺序先2.5V，再1.2V，最后3.3V。通过RUN信号来控制LTM4644上电顺序，单路供电可提供最大4A电流。具体过程为RUN1控制的3.3V电先上，当上电完成时，产生PGOOD信号，接着RUN2控制的1.2V开始上电，上电完成后，RUN3和RUN4也相继开始上电。
芯片B供电包括内核电1.2V、IO电3.3V、FLASH模拟电2.5V，上电顺序先2.5V，再1.2V，最后3.3V。通过RUN信号来控制LTM4644上电顺序，单路供电可提供最大4A电流。上电方法和芯片A的上电方法相同。
FPGA供电包括内核电1.0V、辅助电1.8V、IO电3.3V，上电顺序先1.0V，再 1.8V，最后3.3V。通过RUN信号来控制上电顺序，单路供电可提供最大4A电流，上电方法和芯片A的上电方法相同。
如图5所示的验证板复位框图，复位模块的设计在子板和母板上均采用MAX706RESA芯片，在母板上有上电复位和手动复位，当上电的瞬间，MAX706RESA检测到供电电压小于2.7V时，复位信号有效，当供电电压大于2.7V时，FPGA加载完成，复位信号输出为高，解除FPGA复位，此为上电复位。
需要产生手动复位信号时，当输入电压超过2.7V，按下按键时，FPGA_DONE信号为低，复位信号输出为低，FPGA进行复位，当按键恢复后，复位输出为高，复位解除。
芯片A的子板验证板复位，由MAX706RESA芯片产生。在上电过程中，当MAX706RESA供电电压3V3大于2.63V时，输出的RESET信号在延迟200ms变高，从而提供芯片的上电复位信号PORST_B。此外，可通过控制MAX706RESA的MR信号产生手动复位信号。
芯片A的外部复位由反向缓冲器和驱动器SN74LVC2GU04产生。外部复位信号拉低时，经过保护电路和反向器提供芯片A的外部复位信号ESR0。
芯片B的子板验证板复位，由MAX706RESA芯片产生。在上电过程中，当MAX706RESA供电电压3V3大于2.63V时，输出的RESET信号在延迟200ms变高，从而提供芯片B的上电复位信号PORST_B。此外，可通过控制MAX706RESA的MR信号产生手动复位信号。
对子板验证和母板验证板均进行了时钟电路设计，芯片A的子板由40MHz和16MHz的输入时钟组成，芯片B的子板由两块64MHz的时钟组成，分别向输入时钟和PLL提供时钟源，母板的时钟由一个100MHz的时钟组成，为FPGA提供时钟。
显然，本领域的技术人员可以对本技术方案进行各种改动和变型而不脱离本技术方案的精神和范围。这样，倘若本技术方案的这些修改和变型属于本技术方案权利要求及其等同技术的范围之内，则本技术方案也意图包含这些改动和变型在内。
Claims (10)
1.一种用于实现芯片演示板与应用验证板归一化的结构，其特征在于，所述结构将芯片工作所需的最小系统和外围电路进行分开设计；
所述最小系统部署在子板上，从而形成用于对MCU芯片A和芯片B进行演示的系统子板验证板，所述系统子板验证板分为芯片A验证板子板和芯片B验证板子板两部分；所述外围电路部署在母板上，从而形成用于验证MCU芯片A和芯片B的所有功能外设的外围电路母板；
所述外围电路母板和所述系统子板验证板之间采用板间接插方式连接。
2.如权利要求1所述的用于实现芯片演示板与应用验证板归一化的结构，其特征在于，所述外围电路母板中设置有一块FPGA板，其用于复杂功能复用的演示验证。
3.如权利要求2所述的用于实现芯片演示板与应用验证板归一化的结构，其特征在于，所述结构中还包括演示验证板电源模块、演示验证板复位模块及演示验证板晶振电路。
4.如权利要求3所述的用于实现芯片演示板与应用验证板归一化的结构，其特征在于，所述演示验证板电源模块包含所述外围电路母板的供电模块和所述系统子板验证板的供电模块，所述供电模块用于将12V输入电源转换为芯片A、芯片B、外围电路、FPGA所需的电源。
5.如权利要求3所述的用于实现芯片演示板与应用验证板归一化的结构，其特征在于，所述演示验证板复位模块包含所述外围电路母板的复位模块、芯片A验证板子板的复位模块及芯片B验证板子板的复位模块，其中，所述外围电路母板的复位模块用于实现对FPGA的上电复位和手动复位功能，所述芯片A验证板子板的复位模块用于实现芯片A的上电复位、手动复位、外部复位功能，芯片B验证板子板的复位模块用于实现芯片B的上电复位、手动复位功能。
6.如权利要求3所述的用于实现芯片演示板与应用验证板归一化的结构，其特征在于，所述演示验证板晶振电路包括所述外围电路母板的时钟电路、所述芯片A验证板子板的时钟电路和所述芯片B验证板子板的时钟电路；所述外围电路母板的时钟电路接入100MHz的晶振，所述芯片A验证板子板的时钟电路接入40MHz和16MHz的晶振，所述芯片B验证板子板的时钟电路接入64MHz的晶振两个。
7.如权利要求1所述的用于实现芯片演示板与应用验证板归一化的结构，其特征在于，所述系统子板验证板是芯片运行的最小系统，其能够单独使用也能够通过板间接插件与所述外围电路母板连接后使用，还能够自行扩展外围电路使用。
8.如权利要求1所述的用于实现芯片演示板与应用验证板归一化的结构，其特征在于，所述外围电路母板中的板间接插件能够扩展其它芯片子板的演示验证。
9.如权利要求1所述的用于实现芯片演示板与应用验证板归一化的结构，其特征在于，所述芯片A验证板子板上包含有芯片A、用于与母板连接的板间接插件、供电接口、2块晶振、上电复位模块、手动复位模块、JTAG接口、FLASH与SRAM以及其EBI接口、外部复位接口模块。
10.如权利要求1所述的用于实现芯片演示板与应用验证板归一化的结构，其特征在于，所述芯片B验证板子板上包含有芯片B、用于与母板连接的板间接插件、供电接口、2块晶振、上电复位模块、手动复位模块、JTAG接口、FLASH与SRAM以及其EBI接口、外部复位接口模块。
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| CN202410582706.7A CN118153492A (zh) | 2024-05-11 | 2024-05-11 | 一种用于实现芯片演示板与应用验证板归一化的结构 |
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