CN118053816A - 用于半导体封装的加强件 - Google Patents

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Abstract

本公开的一些实施例涉及用于半导体封装的加强件。在一些实现中，装置包括：具有上表面和下表面的衬底、在衬底的下表面上的连接件的第一阵列、布置在衬底的上表面上的半导体设备、以及具有沿着衬底的侧边缘的至少一部分延伸的连接部分的加强件。连接部分的下表面可以与衬底的下表面共面。装置可以包括在连接部分的下表面上的连接件的第二阵列。

Description

用于半导体封装的加强件
背景技术
半导体封装包括一个或多个半导体设备，诸如一个或多个集成电路。半导体设备组件可以被制造在半导体晶片上、被切割成裸片(die)，然后被封装。半导体封装可以包括用于将半导体封装的组件连接到外部组件(例如，电路板)的元件，诸如球、针脚或引线。
发明内容
在一些实现中，一种半导体封装包括：具有上表面和下表面的衬底、在衬底的下表面上的第一球栅阵列、被布置在衬底的上表面上的半导体设备，以及被布置在衬底的上表面上并且围绕半导体设备的加强件。加强件可以包括悬垂于衬底之上并且向衬底的下表面延伸的连接部分。连接部分的下表面可以与衬底的下表面共面。半导体封装可以包括在连接部分的下表面上的第二球栅阵列。
在半导体封装的一些实现中，其中第一球栅阵列具有到衬底的电连接，并且其中第二球栅阵列与衬底电隔离。在半导体封装的一些实现中，其中半导体封装包括多个连接部分。在半导体封装的一些实现中，其中连接部分是从加强件的第一拐角延伸的第一连接部分，并且其中加强件还包括：第二连接部分，从加强件的第二拐角延伸。在半导体封装的一些实现中，其中加强件还包括：第三连接部分，从加强件的第三拐角延伸；以及第四连接部分，从加强件的第四拐角延伸。在半导体封装的一些实现中，其中连接部分沿着衬底的侧边缘的至少一部分延伸。在半导体封装的一些实现中，其中连接部分围绕衬底的侧边缘。在半导体封装的一些实现中，其中半导体设备包括专用集成电路(ASIC)。
在一些实现中，一种装置包括：具有上表面和下表面的衬底、在衬底的下表面上的连接件的第一阵列、被布置在衬底的上表面上的半导体设备，以及具有沿着衬底的侧边缘的至少一部分延伸的连接部分的加强件。连接部分的下表面可以与衬底的下表面共面。该装置可以包括在连接部分的下表面上的连接件的第二阵列。
在装置的一些实现中，其中连接部分围绕衬底的侧边缘。在装置的一些实现中，其中加强件被布置在衬底的上表面上并且围绕半导体设备，并且其中加强件的连接部分悬垂于衬底之上，并且向衬底的下表面延伸。在装置的一些实现中，其中加强件是第一加强件，并且其中装置还包括：第二加强件，被布置在衬底的上表面上，并且围绕半导体设备。在装置的一些实现中，其中连接件的第一阵列是第一球栅阵列，并且连接件的第二阵列是第二球栅阵列。在装置的一些实现中，还包括：电路板，其中衬底经由连接件的第一阵列和连接件的第二阵列被连接到电路板，其中连接件的第一阵列提供到电路板的通信连接，并且其中连接件的第二阵列提供到电路板的伪连接。
在一些实现中，一种用于半导体封装的加强件可以包括：具有上表面、下表面和延伸穿过上表面和下表面的中心开口的框架，以及从框架垂直延伸到下表面的连接部分。
在加强件的一些实现中，其中连接部分是从框架的第一拐角延伸的第一连接部分，并且其中加强件还包括：第二连接部分，从框架的第二拐角延伸。在加强件的一些实现中，还包括：第三连接部分，从框架的第三拐角延伸；以及第四连接部分，从框架的第四拐角延伸。在加强件的一些实现中，其中连接部分沿着框架的周边的至少一部分延伸。在加强件的一些实现中，其中连接部分沿着框架的整个周边延伸。在加强件的一些实现中，还包括：在连接部分上的连接件的阵列。
附图说明
图1A是示例装置的透视图。
图1B是图1A的装置沿X-X线截取的横截面视图。
图1C是图1A的装置的一部分的底视图。
图2A是示例装置的透视图。
图2B是图2A的装置沿Y-Y线截取的横截面视图。
图2C是图2A的装置的一部分的底视图。
图3A是示例装置的透视图。
图3B是图3A的装置沿Z-Z线截取的横截面视图。
图4是设备的示例组件的示意图。
具体实施方式
以下示例实现的详细描述参考附图。不同附图中的相同附图标记可以标识相同或相似的元件。
半导体封装可以通过焊料连接被安装到电路板。例如，半导体封装可以包括球栅阵列(BGA)，球栅阵列通过大量焊料连接(例如焊料接点)促进半导体封装和电路板的连接。在一些情况下，在操作期间，半导体封装和/或电路板可能倾向于由于半导体封装处的温度改变而弯折或弯曲。这可能对焊料连接产生显著的应力，尤其在较大的半导体裸片和较大的半导体封装的情况下(例如，最近的专用集成电路(ASIC)设备在尺寸和复杂性上有所增加)。除了裸片和封装尺寸之外，焊料连接的寿命也可以受半导体封装衬底材料、电路板材料和/或过孔的配置的影响。
当半导体封装和电路板之间的焊料连接不可靠和/或不能承受频繁的温度改变时，焊料连接的损坏(例如，断裂)可能出现。在半导体封装的拐角区域处的焊料连接可以特别容易损坏。一个或多个焊料连接的损坏可以影响半导体封装和电路板之间的电信号的交换，从而损害半导体封装的功能。
在一些情况下，为了减轻焊料连接损坏，可以在半导体封装的拐角区域处去除BGA的焊球，因为这些区域经受显著的应力并且最容易遭受焊料连接损坏，如上面所描述的。然而，焊球的减少将半导体封装和电路板之间的连接的数量减小，从而产生布线挑战。在一些其他情况下，可以使用半导体封装与电路板的边缘接合(bond)来减轻焊料连接损坏。这里，可以沿着半导体封装的衬底的边缘，在衬底和电路板之间的界面处施加粘合剂(例如，环氧树脂粘合剂)，以将衬底接合到电路板。然而，边缘接合增加了附加的处理步骤、复杂性和成本。此外，边缘接合使得难以更换或修复半导体封装和/或电路板。此外，边缘接合与电路板上的“禁入”区域相关联，以为粘合剂提供足够的空间，由此低效地利用稀缺的电路板空间。
本文描述的一些实现提供了一种用于半导体封装的加强件，该加强件被配置成机械连接到电路板。例如，加强件可以被布置在半导体封装的衬底上，围绕半导体封装的半导体设备。此外，加强件可以包括悬垂于衬底之上并且向衬底的下表面延伸的连接部分。例如，连接部分的下表面可以与衬底的下表面齐平。连接部分的下表面和衬底的下表面两者可以包括用于与电路板进行连接的连接件(例如，焊球)。例如，半导体封装和电路板之间的焊料连接可以在衬底处以及在加强件的连接部分处。
连接部分和电路板之间的连接可以是“伪”连接，其目的是增加半导体封装和电路板之间的机械连接的强度。因此，加强件改进了半导体封装和/或电路板对温度波动下的弯折或弯曲的抵抗力。以该方式，可以减小衬底和电路板之间的连接的应力和损坏，从而增加连接的使用寿命。例如，相对于现有设备，本文描述的加强件可以将焊料接点处的疲劳寿命增加超过100％。
此外，由于连接部分和电路板之间的连接在衬底外部增加了半导体封装和电路板之间的机械连接的强度，因此衬底的连接件(例如，焊球)可以完全延伸到衬底的拐角，从而将连接件的数量最大化并且改进了布线。此外，来自半导体封装和/或电路板的弯折或弯曲的应力，可以从半导体封装的衬底和电路板之间的有效连接被转移到连接部分和电路板之间的伪连接。因此，如果连接部分和电路板之间的伪连接由于半导体封装的弯折或弯曲而损坏，则半导体封装的功能不会受到影响。
图1A是示例装置100的透视图，图1B是装置100沿X-X线截取的横截面视图，并且图1C是装置100的一部分的底视图。如图1A-图1B中所示，装置100可以包括电路板102(例如，印刷电路板(PCB))和半导体封装104(也可以被称为半导体设备组件)，半导体封装104被布置在电路板102上并且连接到电路板102。
半导体封装104可以包括具有上表面和下表面的衬底106。衬底106可以包括导电或半导电材料(例如，硅、铝和/或铜，等等)，可以包括PCB材料等。衬底106可以被缩放和成形为支撑一个或多个半导体设备108。即，半导体封装104可以包括布置在衬底106的上表面上的一个或多个半导体设备108。(多个)半导体设备108可以电连接到衬底106(例如，通过倒装芯片接合和/或通过引线接合)。
半导体设备108可以包括一个或多个半导体裸片(例如，在堆叠布置中)。半导体设备108可以包括集成电路芯片。在一些实现中，半导体设备108可以包括ASIC，ASIC可以包括针对特定用途定制的集成电路芯片，而不是旨在用于通用用途。附加地或备选地，半导体设备108可以包括专用标准产品(ASSP)芯片或行业标准集成电路芯片，等等。附加地或备选地，半导体设备108可以包括存储器设备(例如，被配置成存储信息的设备)，诸如高带宽存储器(HBM)设备，该高带宽存储器(HBM)设备为三维堆叠同步动态随机存取存储器(SDRAM)提供高速计算机存储器接口。在一些实现中，半导体封装104可以包括ASIC和一个或多个(例如，两个)存储器设备。
在一些实现中，半导体封装104可以是无盖半导体封装。在无盖半导体封装中，可以暴露(多个)半导体设备108以允许(多个)半导体设备108和散热器(未示出)之间的直接接触，从而改进半导体封装104的热性能。
半导体封装104可以包括加强件110(其也可以被称为加强件板、加强件框架等)。加强件110可以被布置在衬底106的上表面上，并且可以围绕(多个)半导体设备108。例如，加强件110可以被提供在衬底106的上表面的第一部分(例如，周边部分)上，并且(多个)半导体设备108可以被提供在衬底106的上表面的第二部分(例如，中心部分)上。衬底106的第二部分可以与衬底106的第一部分分离。因此，加强件110可以与(多个)半导体设备108间隔开，并且可以围绕(多个)半导体设备108。加强件110可以包括框架111(例如，类框架结构)，框架111具有上表面、下表面，以及延伸穿过上表面和下表面的中心开口，以便加强件110不覆盖衬底106的中心部分。加强件110可以通过在(多个)半导体设备108周围添加加强边界来加强衬底106。以该方式，加强件110可以防止或减少半导体封装104的弯曲或弯折。加强件110可以由刚性材料组成，诸如硅、一种或多种金属(例如，铝、铜和/或合金，等等)、聚合材料(例如，与铝颗粒和氧化锌混合的硅橡胶)等。在一些实现中，加强件110(例如，框架111)可以通过粘合剂、胶粘带、粘合膜等被固定到衬底106的上表面。
加强件110可以包括从加强件110延伸(例如，从框架111延伸)的一个或多个连接部分112。例如，(多个)连接部分112可以从框架111垂直延伸到框架111的下表面。框架111和(多个)连接部分112可以是整体结构。连接部分112可以沿着框架111的周边的至少一部分延伸。因此，连接部分112可以沿着衬底106的侧边缘(例如，在上表面和下表面之间)的至少一部分延伸。在一些实现中，连接部分112可以悬垂于衬底106之上(例如，延伸到半导体封装104的由衬底106限定的主体之外)，并且向衬底106的下表面延伸(例如，连接部分112可以是被配置成悬垂于衬底106之上的加强件110的一部分)。例如，连接部分112的下表面可以与衬底106的下表面共面(例如，连接部分112的下表面与衬底106的下表面齐平)。在一些实现中，加强件110(例如，连接部分112)可以通过粘合剂、胶粘带、粘合膜等被固定到衬底106的侧边缘。
如图1A中所示，加强件110可以包括多个连接部分112。例如，加强件110可以包括四个连接部分112。这里，第一连接部分112可以从(例如，框架111的)加强件110的第一拐角延伸，第二连接部分112可以从(例如，框架111的)加强件110的第二拐角延伸，第三连接部分112可以从(例如，框架111的)加强件110的第三拐角延伸，并且第四连接部分112可以从(例如，框架111的)加强件110的第四拐角延伸。相对于方形或矩形框架111，连接部分112可以是L形的。在一些实现中，加强件110可以包括少于四个连接部分112或多于四个连接部分112。在一些实现中，一个或多个连接部分112可以从加强件110的边缘、在加强件110的拐角之间延伸(例如，从框架111的边缘、在框架111的拐角之间延伸)。在一些实现中，连接部分112可以沿着框架111的整个周边延伸。因此，连接部分112可以沿着衬底106的整个侧边缘(例如，在上表面和下表面之间)延伸。
如图1B中所示，半导体封装104可以包括在衬底106的下表面上的(例如，多个)连接件114的第一阵列。连接件114的第一阵列中的连接件114可以包括焊球。例如，连接件114的第一阵列可以是球栅阵列。连接件114的第一阵列可以具有到衬底106的电连接。此外，连接件114的第一阵列可以被配置成提供衬底106和电路板102之间的连接。例如，连接件114的第一阵列可以在电路板102的相应接合垫(未示出)或其他连接点处形成接点(例如，焊料接点)。具体地，连接件114的第一阵列可以在半导体封装104和电路板102之间提供机械连接和通信连接。即，为了提供通信连接，连接件114的第一阵列可以为半导体封装104(并且特别地，(多个)半导体设备108)和电路板102之间的电信号提供路径(例如，连接件114是有效连接件)。
半导体封装104可以包括在连接部分112的下表面上的连接件116的第二阵列(例如，两行连接件)(例如，每个连接部分112可以包括连接件116的相应阵列)。连接件116的第二阵列中的连接件116可以包括焊球。例如，连接件116的第二阵列可以是球栅阵列。连接件116的第二阵列可以与衬底106电隔离。连接件116的第二阵列可以被配置成提供连接部分112和电路板102之间的连接。例如，连接件116的第二阵列可以在电路板102的相应接合垫(未示出)或其他连接点处形成接点(例如，焊料接点)。特别地，连接件116的第二阵列可以提供半导体封装104和电路板102之间的机械连接，而不提供通信连接。即，连接件116的第二阵列可以不为半导体封装104(特别地，(多个)半导体设备108)和电路板102之间的电信号提供路径(例如，连接件116是非有效连接件)。
换句话说，连接件116的第二阵列中的连接件116可以是伪连接件，该伪连接件提供到电路板102的伪连接，并且具有增加半导体封装104和电路板102之间的机械连接强度的目的，从而改进半导体封装104和/或电路板102对温度波动下的弯折或弯曲的抵抗力。以该方式，可以减少半导体封装104和电路板102之间的有效连接的应力和损坏，从而增加有效连接的使用寿命。例如，在现有设备中，焊料接点可以经历大约151兆帕(MPa)的应力，而使用加强件110，焊料接点处的应力可以被减小到大约76MPa(例如，使用较小的缩进区域，如下所述)或大约74MPa(例如，使用较大的缩进区域，如下所述)。此外，在现有设备中，焊料接点的归一化特征寿命可以是大约1个周期，而使用加强件110，归一化特征寿命可以是大约2.8个周期(例如，使用较小的缩进区域，如下所述)或大约3.8个周期(例如，使用较大的缩进区域，如下所述)。
此外，通过在衬底106外部提供半导体封装104和电路板102之间的机械连接，连接件116的第二阵列有助于连接件114的第一阵列延伸到衬底106的拐角，从而增加了连接件114的数量(例如，相对于当使用减少来减轻连接件的损坏时)并且改进了布线。例如，连接件114的第一阵列可以具有方形或矩形的总体形状(例如，而不是在一个或多个拐角处被截断的方形或矩形)。
图1C示出了半导体封装104的一部分的底视图，该部分在图1B中由附图标记118指定。图1C示出了在衬底106上的连接件114的第一阵列，以及在连接部分112上的连接件116的第二阵列。在一些实现中，如所示的，通过连接部分112的缩进区域120，连接件116的第二阵列可以与连接件114的第一阵列间隔开。缩进区域120的厚度(由t示出)，诸如最小厚度，可以大于连接件114的第一阵列和/或者连接件116的第二阵列的间距(由p示出)。在一些实现中，间距p可以是大约1毫米(mm)。在一些实现中，厚度t可以是大约2mm或更大，或者是大约3mm或更大。缩进区域120可以有助于连接件114的第一阵列的布线。此外，增加缩进区域120的厚度t可以增加与由连接件114的第一阵列形成的连接相关联的疲劳寿命。在一些实现中，缩进区域120的厚度t(诸如最小厚度)可以等于或小于连接件114的第一阵列和/或连接件116的第二阵列的间距p，从而有助于减小连接部分112的尺寸。例如，缩进区域120的厚度t可以小于大约2mm，或者是大约1mm或更小。
在一些实现中，阻焊层可以被布置在连接部分112的下表面上。阻焊层可以包括多个开口(例如，圆形开口)。例如，可以在阻焊层上执行光刻程序以形成开口。这些开口可以限定和控制(例如，焊球的)连接件116的位置。例如，连接件116可以被布置在开口中。
在一些实现中，(例如，由半导体制造装备所执行的)方法可以包括将半导体封装104施加(例如，放置)到电路板102。方法可以包括：在连接件114的第一阵列和连接件116的第二阵列处，将半导体封装104接合到电路板102。在一些实现中，将半导体封装104接合到电路板102可以包括执行回流操作。
如上所述，作为示例提供图1A-图1C。其他示例可以与关于图1A-图1C描述的不同。
图2A是示例装置200的透视图，图2B是装置200沿Y-Y线截取的横截面视图，并且图2C是装置200的一部分的底视图。如图2A-图2B中所示，装置200可以包括电路板202和半导体封装204，半导体封装204被布置在电路板202上并且连接到电路板202，如结合装置100所描述的。半导体封装204可以包括具有上表面和下表面的衬底206，并且可以包括布置在衬底206的上表面上的一个或多个半导体设备208，如结合装置100所描述的。半导体封装204可以包括加强件210，加强件210被布置在衬底206上并且围绕(多个)半导体设备208，如结合装置100所描述的。
加强件210可以包括框架211和连接部分212，连接部分212从加强件210(例如，从框架211)延伸，如结合装置100所描述的。例如，连接部分212可以悬垂于衬底206之上并且向衬底206的下表面延伸(例如，连接部分212可以是加强件210悬垂于衬底206之上的部分)。作为示例，连接部分212的下表面可以与衬底206的下表面共面。如图2A-图2B中所示，连接部分212可以沿着框架211的整个周边延伸。因此，连接部分212可以沿着衬底206的整个侧边缘(例如，在上表面和下表面之间)延伸。
如图2B中所示，半导体封装204可以包括在衬底206的下表面上的(例如，多个)连接件214的第一阵列，如上面结合装置100所描述的。半导体封装204可以包括在连接部分212的下表面上的连接件216的第二阵列，如上面结合装置100所描述的。例如，连接件216的第二阵列中的连接件216可以是伪连接件，伪连接件提供到电路板202的伪连接，并且具有增加半导体封装204和电路板202之间的机械连接的强度的目的，如本文所描述的。例如，在现有设备中，焊料接点可以经历大约151MPa的应力，而使用加强件210，焊料接点处的应力可以被减小至大约73MPa。此外，在现有设备中，焊料接点的归一化特征寿命可以是大约1个周期，而使用加强件210，归一化特征寿命可以是大约3.06个周期。
图2C示出了半导体封装204的一部分的底视图，该部分在图2B中由附图标记218指定。图2C示出了在衬底206上的连接件214的第一阵列，以及在连接部分212上的连接件216的第二阵列，如结合装置100所描述的。例如，以与结合装置100描述的类似的方式，连接部分212可以包括缩进区域220。在一些实现中，以与结合装置100描述的类似的方式，连接部分212的下表面可以包括阻焊层，阻焊层具有限定和控制连接件216的位置的(例如，由光刻程序产生的)开口。
在一些实现中，(例如，由半导体制造装备所执行的)方法可以包括将半导体封装204施加(例如，放置)到电路板202。方法可以包括：在连接件214的第一阵列和连接件216的第二阵列处，将半导体封装204接合到电路板202。在一些实现中，将半导体封装204接合到电路板202可以包括执行回流操作。
如上所述，作为示例提供图2A-图2C。其他示例可以与关于图2A-图2C描述的不同。
图3A是示例装置300的透视图，图3B是装置300沿Z-Z线截取的横截面视图。如图3A-图3B中所示，装置300可以包括电路板302和半导体封装304，半导体封装304被布置在电路板302上并且连接到电路板302，如关于装置100所描述的。半导体封装304可以包括具有上表面和下表面的衬底306，并且可以包括布置在衬底306的上表面上的一个或多个半导体设备308，如结合装置100所描述的。
如图3A-图3B中所示，半导体封装304可以包括具有连接部分312的加强件310，连接部分312沿着衬底306的整个侧边缘(例如，在上表面和下表面之间)延伸。在一些实现中，如所示的，加强件310的连接部分312可以涵盖整个加强件310。在一些实现中，以与上面结合装置100描述的类似的方式，加强件310可以包括多个(例如，分立的)连接部分312，并且每个连接部分312可以沿着衬底306的侧边缘的相应部分延伸。例如，以与上面结合装置100描述的类似的方式，加强件310可以包括多达四个L形连接部分312，这些连接部分分别沿着衬底306的拐角延伸。在一些实现中，加强件310(例如，连接部分312)可以通过粘合剂、胶粘带、粘合膜等被固定到衬底306的侧边缘。连接部分312的下表面可以与衬底306的下表面共面。在一些实现中，半导体封装304可以包括附加加强件322，附加加强件322被布置在衬底306的上表面上并且围绕(多个)半导体设备308，如本文所描述的。
如图3B中所示，半导体封装304可以包括在衬底306的下表面上的(例如，多个)连接件314的第一阵列，如上面结合装置100所描述的。半导体封装304可以包括在连接部分312的下表面上的连接件316的第二阵列，如上面结合装置100所描述的。例如，连接件316的第二阵列中的连接件316可以是伪连接件，伪连接件提供到电路板302的伪连接，并且具有增加半导体封装304和电路板302之间的机械连接的强度的目的，如本文所描述的。例如，在现有设备中，焊料接点可以经历大约151MPa的应力，而使用加强件310，焊料接点处的应力可以被减小到大约64MPa。此外，在现有设备中，焊料接点的归一化特征寿命可以是大约1个周期，而使用加强件310，归一化特性寿命可以是大约4.43个周期。在一些实现中，以与结合装置100描述的类似的方式，连接部分312的下表面可以包括阻焊层，阻焊层具有限定和控制连接件316的位置的(例如，由光刻程序产生的)开口。
在一些实现中，(例如，由半导体制造装备所执行的)方法可以包括将半导体封装304施加(例如，放置)到电路板302。方法可以包括：在连接件314的第一阵列和连接件316的第二阵列处，将半导体封装304接合到电路板302。在一些实现中，将半导体封装304接合到电路板302可以包括执行回流操作。
如上所述，作为示例提供图3A-图3B。其他示例可以与关于图3A-图3B描述的不同。
图4是设备400的示例组件的示意图，设备400可以对应于半导体封装104、半导体封装204和/或半导体封装304。在一些实现中，半导体封装104、半导体封装204和/或半导体封装304可以包括一个或多个设备400和/或设备400的一个或多个组件。如图4中所示，设备400可以包括总线410、处理器420、存储器430、输入组件440、输出组件450和/或通信组件460。
总线410可以包括一个或多个组件，该一个或多个组件使得能够在设备400的组件中间进行有线和/或无线通信。总线410可以将图4的两个以上组件耦合在一起，诸如经由操作耦合、通信耦合、电子耦合，和/或电耦合。例如，总线410可以包括电连接(例如，导线、迹线和/或引线)和/或无线总线。处理器420可以包括中央处理单元、图形处理单元、微处理器、控制器、微控制器、数字信号处理器、现场可编程门阵列、专用集成电路和/或另一种类型的处理组件。处理器420可以以硬件、固件或硬件和软件的组合来被实现。在一些实现中，处理器420可以包括一个或多个处理器，一个或多个处理器能够被编程以执行本文别处描述的一个或多个操作或过程。
存储器430可以包括易失性和/或非易失性存储器。例如，存储器430可以包括随机存取存储器(RAM)、只读存储器(ROM)、硬盘驱动器和/或另一种类型的存储器(例如，闪存、磁存储器和/或光学存储器)。存储器430可以包括内部存储器(例如RAM、ROM或硬盘驱动器)和/或可移除存储器(例如，经由通用串行总线连接可移除)。存储器430可以是非暂态计算机可读介质。存储器430可以存储与设备400的操作相关的信息、一个或多个指令和/或软件(例如，一个或多个软件应用)。在一些实现中，存储器430可以包括诸如经由总线410耦合(例如，通信地耦合)到一个或多个处理器(例如，处理器420)的一个或多个存储器。处理器420和存储器430之间的通信耦合可以使处理器420能够读取和/或处理存储在存储器430中的信息和/或将信息存储在存储器430中。
输入组件440可以使得设备400能够接收输入，诸如用户输入和/或感测的输入。例如，输入组件440可以包括触摸屏、键盘、小键盘、鼠标、按钮、麦克风、开关、传感器、全球定位系统传感器、加速度计、陀螺仪和/或致动器。输出组件450可以使得设备400能够提供输出，诸如经由显示器、扬声器和/或发光二极管。通信组件460可以使得设备400能够经由有线连接和/或无线连接与其他设备通信。例如，通信组件460可以包括接收器、发射器、收发器、调制解调器、网络接口卡和/或天线。
设备400可以执行本文描述的一个或多个操作或过程。例如，非暂态计算机可读介质(例如，存储器430)可以存储供处理器420执行的指令集合(例如，一个或多个指令或代码)。处理器420可以执行该指令集合以执行本文描述的一个或多个操作或过程。在一些实现中，一个或多个处理器420对指令集合的执行，使得一个或多个处理器420和/或设备400执行本文描述的一个或多个操作或过程。在一些实现中，可以使用硬连线电路装置代替指令，或与指令结合使用，来执行本文描述的一个或多个操作或过程。附加地或备选地，处理器420可以被配置成执行本文描述的一个或多个操作或过程。因此，本文描述的实现不限于硬件电路装置和软件的任何特定组合。
图4中所示的组件的数目和布置作为示例被提供。与图4中所示的那些相比，设备400可以包括附加的组件、更少的组件、不同的组件或不同布置的组件。附加地或备选地，设备400的组件集合(例如，一个或多个组件)可以执行被描述为由设备400的另一个组件集合执行的一个或多个功能。
前述公开内容提供了说明和描述，但并不旨在穷举或将实现限制为所公开的精确形式。可以根据以上公开内容进行修改和变化，或者可以从实现的实践中获得修改。
如本文所使用的，术语“组件”旨在被广义地解释为硬件、固件或硬件和软件的组合。显然，本文描述的系统和/或方法可以以不同形式的硬件、固件和/或硬件和软件的组合来被实现。用于实现这些系统和/或方法的实际专用控制硬件或软件代码不限制实现。因此，系统和/或方法的操作和行为在本文中不参考特定软件代码而被描述-应当理解，软件和硬件可以用于基于本文的描述来实现系统和/或方法。
尽管特征的特定组合在权利要求中被叙述和/或在说明书中被公开，但是这些组合不旨在限制各种实现的公开。实际上，这些特征中的许多特征可以以权利要求中未具体叙述和/或说明书中未公开的方式进行组合。尽管所列出的每个从属权利要求可能仅直接从属于一个权利要求，但是各种实现的公开包括与权利要求集中的每个其他权利要求相结合的每个从属权利要求。如本文所使用的，提及项目列表中的“至少一个”的短语指代这些项目的任何组合，包括单个成员。作为示例，“a、b或c中的至少一个”旨在涵盖a、b、c、a-b、a-c、b-c和a-b-c，以及具有多个相同项目的任意组合。
除非明确如此描述，否则本文使用的任何要素、行为或指令均不应当被解释为关键或必要。此外，如本文所使用的，冠词“一”和“一个”旨在包括一个或多个项目，并且可以与“一个或多个”互换使用。此外，如本文所使用的，冠词“该”旨在包括结合冠词“该”引用的一个或多个项目，并且可以与“一个或多个”互换使用。此外，如本文所使用的，术语“集合”旨在包括一个或多个项目(例如，相关项目、不相关项目、或相关和不相关项目的组合)，并且可以与“一个或多个”互换使用。在仅意图一个项目的情况下，使用短语“仅一项”或类似的语言。而且，如本文所使用的，术语“具有”、“包括”、“包含”等旨在是开放式术语。此外，除非另有明确说明，短语“基于”旨在意指“至少部分地基于”。此外，如本文所使用的，术语“或”在以连续方式使用时旨在是包括性的，并且可以与“和/或”互换使用，除非另有明确说明(例如，如果与“任一个”或“仅其中之一”组合使用)。

Claims (20)

1.一种半导体封装，包括：
衬底，具有上表面和下表面；
第一球栅阵列，在所述衬底的所述下表面上；
半导体设备，被布置在所述衬底的所述上表面上；
加强件，被布置在所述衬底的所述上表面上并且围绕所述半导体设备，所述加强件包括悬垂于所述衬底之上并且向所述衬底的所述下表面延伸的连接部分，
其中所述连接部分的下表面与所述衬底的所述下表面共面；以及
第二球栅阵列，在所述连接部分的所述下表面上。
2.根据权利要求1所述的半导体封装，其中所述第一球栅阵列具有到所述衬底的电连接，并且
其中所述第二球栅阵列与所述衬底电隔离。
3.根据权利要求1所述的半导体封装，其中所述半导体封装包括多个连接部分。
4.根据权利要求1所述的半导体封装，其中所述连接部分是从所述加强件的第一拐角延伸的第一连接部分，并且
其中所述加强件还包括：
第二连接部分，从所述加强件的第二拐角延伸。
5.根据权利要求4所述的半导体封装，其中所述加强件还包括：
第三连接部分，从所述加强件的第三拐角延伸；以及
第四连接部分，从所述加强件的第四拐角延伸。
6.根据权利要求1所述的半导体封装，其中所述连接部分沿着所述衬底的侧边缘的至少一部分延伸。
7.根据权利要求1所述的半导体封装，其中所述连接部分围绕所述衬底的侧边缘。
8.根据权利要求1所述的半导体封装，其中所述半导体设备包括专用集成电路ASIC。
9.一种装置，包括：
衬底，具有上表面和下表面；
连接件的第一阵列，在所述衬底的所述下表面上；
半导体设备，被布置在所述衬底的所述上表面上；
加强件，具有沿着所述衬底的侧边缘的至少一部分延伸的连接部分，
其中所述连接部分的下表面与所述衬底的所述下表面共面；以及
连接件的第二阵列，在所述连接部分的所述下表面上。
10.根据权利要求9所述的装置，其中所述连接部分围绕所述衬底的所述侧边缘。
11.根据权利要求9所述的装置，其中所述加强件被布置在所述衬底的所述上表面上并且围绕所述半导体设备，并且
其中所述加强件的所述连接部分悬垂于所述衬底之上，并且向所述衬底的所述下表面延伸。
12.根据权利要求9所述的装置，其中所述加强件是第一加强件，并且
其中所述装置还包括：
第二加强件，被布置在所述衬底的所述上表面上，并且围绕所述半导体设备。
13.根据权利要求9所述的装置，其中连接件的所述第一阵列是第一球栅阵列，并且连接件的所述第二阵列是第二球栅阵列。
14.根据权利要求9所述的装置，还包括：
电路板，
其中所述衬底经由连接件的所述第一阵列和连接件的所述第二阵列被连接到所述电路板，
其中连接件的所述第一阵列提供到所述电路板的通信连接，并且
其中连接件的所述第二阵列提供到所述电路板的伪连接。
15.一种用于半导体封装的加强件，包括：
框架，具有上表面、下表面以及延伸穿过所述上表面和所述下表面的中心开口；以及
连接部分，从所述框架垂直延伸到所述下表面。
16.根据权利要求15所述的加强件，其中所述连接部分是从所述框架的第一拐角延伸的第一连接部分，并且
其中所述加强件还包括：
第二连接部分，从所述框架的第二拐角延伸。
17.根据权利要求16所述的加强件，还包括：
第三连接部分，从所述框架的第三拐角延伸；以及
第四连接部分，从所述框架的第四拐角延伸。
18.根据权利要求15所述的加强件，其中所述连接部分沿着所述框架的周边的至少一部分延伸。
19.根据权利要求15所述的加强件，其中所述连接部分沿着所述框架的整个周边延伸。
20.根据权利要求15所述的加强件，还包括：
在所述连接部分上的连接件的阵列。
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US9607951B2 (en) * 2013-08-05 2017-03-28 Mediatek Singapore Pte. Ltd. Chip package
US10943874B1 (en) * 2019-08-29 2021-03-09 Juniper Networks, Inc Apparatus, system, and method for mitigating warpage of integrated circuits during reflow processes

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