CN117997505A - 一种数字相控阵天线同步方法及装置 - Google Patents
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Abstract
本说明书实施例提供的一种数字相控阵天线同步方法，应用于定时模块端，首先将定时模块的FPGA产生的至少两路同步信号，以差分的方式同步传输至至少两个收发组件，其中，至少两路所述同步信号从FPGA的IO管脚输出，上升沿对齐；然后在至少两个所述收发组件的FPGA，对所述同步信号进行处理，得到回送信号后，接收至少两路回路信号，其中，所述回路信号上升沿不对齐。应用本说明书实施例提供的方法，自适应地进行数字相控阵天线多组件间地同步，使得硬件设计不在拘泥于等长设计，或高成本的延时芯片，提高了设计的灵活性，降低了硬件设计的难度和成本。
Description
技术领域
本说明书实施例涉及天线工程技术领域，特别涉及一种数字相控阵天线同步方法。
背景技术
数字相控阵天线包含多个收发组件，它们需要在时钟的控制下完成信号的同步发射与接收，这要求时钟信号的生成与分发需要受到严格的约束，以保证所有收发组件的时钟对齐。
现有技术多通过硬件设计方法减小时钟信号生成模块(定时模块)到各收发组件间的时钟差异，例如考虑等长印制板走线、等长传输线缆、材料温度特性、特制的延时芯片等，这就对硬件设计提出了较高的要求，设计的灵活性受到限制，特制的延时芯片也使得成本较高。
有鉴于此，如何提供一种数字相控阵天线同步方法，解决硬件设计难度大和成本高的问题，成为当前亟需解决的技术问题。
发明内容
有鉴于此，本说明书实施例提供了一种应用于定时模块端的数字相控阵天线同步方法。本说明书一个或者多个实施例同时涉及一种应用于收发组件端的数字相控阵天线同步方法、一种应用于定时模块端的数字相控阵天线同步装置、一种应用于收发组件端的数字相控阵天线同步装置以及一种电子设备，以解决现有技术中存在的硬件设计难度大，成本高的技术缺陷。
根据本说明书实施例的第一方面，提供了一种数字相控阵天线同步方法，应用于定时模块端，包括：
将定时模块的FPGA产生的至少两路同步信号，以差分的方式同步传输至至少两个收发组件，其中，至少两路所述同步信号从FPGA的IO管脚输出，上升沿对齐；
在至少两个所述收发组件的FPGA，对所述同步信号进行处理，得到回送信号后，接收至少两路回路信号，其中，所述回路信号上升沿不对齐。
根据本说明书实施例的第二方面，提供了一种数字相控阵天线同步装置，应用于定时模块端，包括：
同步信号传输模块，被配置为将定时模块的FPGA产生的至少两路同步信号，以差分的方式同步传输至至少两个收发组件，其中，至少两路所述同步信号从FPGA的IO管脚输出，上升沿对齐；
回路信号接收模块，被配置为在至少两个所述收发组件的FPGA，对所述同步信号进行处理，得到回送信号后，接收至少两路回路信号，其中，所述回路信号上升沿不对齐。
根据本说明书实施例的第三方面，提供了一种数字相控阵天线同步方法，应用于收发组件端，包括：
至少两个收发组件，同步接收定时模块传输的至少两路同步信号，其中，至少两路所述同步信号从FPGA的IO管脚输出，上升沿对齐；
基于所述收发组件的FPGA，将所述同步信号，通过RS422芯片电平转换为差分信号，并将所述同步信号对应的差分信号回送给定时模块。
根据本说明书实施例的第四方面，提供了一种数字相控阵天线同步装置，应用于收发组件端，包括：
同步信号接收模块，被配置为至少两个收发组件，同步接收定时模块传输的至少两路同步信号，其中，至少两路所述同步信号从FPGA的IO管脚输出，上升沿对齐；
差分信号回送模块，被配置为基于所述收发组件的FPGA，将所述同步信号，通过RS422芯片电平转换为差分信号，并将所述同步信号对应的差分信号回送给定时模块。
根据本发明的第五方面，提供一种计算机设备，包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述处理器执行所述程序时实现本发明第一方面所述方法的步骤。
根据本发明的第六方面，提供一种计算机可读存储介质，所述计算机可读存储介质上存储有信息传递的实现程序，所述程序被处理器执行时实现如本说明书实施例第一方面所述方法的步骤。
本说明书一个实施例提供的一种数字相控阵天线同步方法，应用于定时模块端，首先将定时模块的FPGA产生的至少两路同步信号，以差分的方式同步传输至至少两个收发组件，其中，至少两路所述同步信号从FPGA的IO管脚输出，上升沿对齐；然后在至少两个所述收发组件的FPGA，对所述同步信号进行处理，得到回送信号后，接收至少两路回路信号，其中，所述回路信号上升沿不对齐。
应用本说明书实施例提供的方法，自适应地进行数字相控阵天线多组件间地同步，使得硬件设计不在拘泥于等长设计，或高成本的延时芯片，提高了设计的灵活性，降低了硬件设计的难度和成本。
附图说明
图1是本说明书一个实施例提供的一种应用于定时模块端的数字相控阵天线同步方法的流程示意图；
图2是本说明书一个实施例提供的一种数字相控阵天线同步方法的时钟分发框图示意图；
图3是本说明书一个实施例提供的一种数字相控阵天线同步方法中定时模块的流程示意图；
图4是本说明书一个实施例提供的一种数字相控阵天线同步方法中同步回送信号的计数框图；
图5是本说明书一个实施例提供的一种应用于收发组件端的数字相控阵天线同步方法的流程示意图；
图6是本说明书一个实施例提供的一种应用于定时模块端的数字相控阵天线同步装置的结构示意图；
图7是本说明书一个实施例提供的一种应用于收发组件端的数字相控阵天线同步装置的结构示意图；
图8为根据本发明实施例的一种电子设备的结构示意图。
具体实施方式
在下面的描述中阐述了很多具体细节以便于充分理解本说明书。但是本说明书能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本说明书内涵的情况下做类似推广，因此本说明书不受下面公开的具体实施的限制。
在本说明书一个或多个实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本说明书一个或多个实施例。在本说明书一个或多个实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本说明书一个或多个实施例中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
应当理解，尽管在本说明书一个或多个实施例中可能采用术语第一、第二等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本说明书一个或多个实施例范围的情况下，第一也可以被称为第二，类似地，第二也可以被称为第一。取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。
此外，需要说明的是，本说明书一个或多个实施例所涉及的用户信息(包括但不限于用户设备信息、用户个人信息等)和数据(包括但不限于用于分析的数据、存储的数据、展示的数据等)，均为经用户授权或者经过各方充分授权的信息和数据，并且相关数据的收集、使用和处理需要遵守相关国家和地区的相关法律法规和标准，并提供有相应的操作入口，供用户选择授权或者拒绝。
数字相控阵天线有多个收发组件，发射波形的产生和回波模数变换均在收发组件实现。因此，多个组件的发射需要保持数字波形产生器的同步，接收需要保持数字采样的同步。天线中所有组件的波形信号保证严格的时序同步以获得系统所需的发射增益和波束指向。单个组件内的处理，例如锁相环、高精度ADC和DAC，可以获得优良的单通道性能。但由于各组件分别独立完成波形的调制和解调，因此如果各组件时序不同步，会极大的影响系统的整体性能。因此多个组件的同步是影响系统性能的关键节点。
对于数字相控阵天线多组件间的同步，现有技术多通过时钟的生成和分发等长设计实现，即以树形多级分布式拓扑结构，印制板等长走线和等长电缆，或者采用高精度同步芯片更进一步优化性能，这种解决方案带来了较高的硬件设计难度和较高的成本。
因此，本发明提供了一种数字相控阵天线的同步方法，在降低硬件设计的难度和成本的前提下，以软件的方式自适应地进行数字相控阵天线多组件间的同步。具体实现为，硬件系统中收发组件对同步信号的回送设计和定时模块FPGA程序自适应地调整信号达到多个组件信号的同步，定时模块的FPGA实时监控从定时模块到各收发组件的时延，可以在系统的每个工作周期内自适应地对分发至各组件的时钟信号进行同步。
在本说明书中，提供了一种应用于定时模块端的数字相控阵天线同步方法，本说明书同时涉及一种应用于收发组件端的数字相控阵天线同步方法，一种应用于定时模块端的数字相控阵天线同步装置，一种应用于收发组件端的数字相控阵天线同步装置以及一种电子设备，旨在降低硬件设计难度和成本，以软件的方式自适应进行数字相控阵天线多组件间的同步，在下面的实施例中逐一进行详细说明。
参见图1，图1是本说明书一个实施例提供的一种应用于定时模块端的数字相控阵天线同步方法的流程示意图，具体包括以下步骤。
步骤S102：将定时模块的FPGA产生的至少两路同步信号，以差分的方式同步传输至至少两个收发组件，其中，至少两路所述同步信号从FPGA的IO管脚输出，上升沿对齐。
步骤S104：在至少两个所述收发组件的FPGA，对所述同步信号进行处理，得到回送信号后，接收至少两路回路信号，其中，所述回路信号上升沿不对齐。
具体的，所述将定时模块的FPGA产生的至少两路同步信号，以差分的方式同步传输至至少两个收发组件，包括：将定时模块的FPGA产生的至少两路同步信号，通过所述定时模块的RS422芯片，以差分的方式，通过线缆传输至至少两个收发组件。
实际应用中，为了对数字相控阵天线各收发组件进行同步，本说明书实施例在时钟生成端(即定时模块端)采用FPGA实时监控从定时模块到各收发组件的时延，每个工作周期同步一次，最大限度的消除了路径、环境等对信号的同步的干扰，保证了各组件时序同步，以获得更高的系统性能。
参见图2，图2是本说明书一个实施例提供的一种数字相控阵天线同步方法的时钟分发框图示意图。如图2所示，在定时模块端，定时模块的FPGA产生n路同步信号sync_1、sync_2……sync_n，其中，产生的n路同步信号上升沿对齐，首先从FPGA的n个IO管脚输出，然后通过RS422芯片将n路同步信号以差分的方式通过线缆传输至n个收发组件。在收发组件端，首先用与定时模块相匹配的RS422芯片接收各自的同步信号后送入FPGA，然后收发组件利用此同步信号完成波形的发射和接收，同时收发组件的FPGA将此同步信号通过RS422芯片电平转换为差分信号后通过线缆回送给定时模块。此时，定时模块的FPGA接收经RS422电平转换后的n路同步回送信号sync_r1、sync_r2……sync_rn。需要说明的是，由于接收的n路回送信号的传输线路路径的不同，因此存在不同的时延，上升沿不再对齐。
本说明书实施例中，所述将定时模块的FPGA产生的至少两路同步信号，以差分的方式同步传输至至少两个收发组件，包括：基于正脉冲长和时钟，对定时模块的FPGA产生的至少两路同步信号建立一个序列，其中，所述序列的相邻位之间有一个时钟周期的时延；以所述序列产生的时钟周期为基础，将定时模块的FPGA产生的至少两路同步信号，以差分的方式同步传输至至少两个收发组件。
实际应用中，对定时模块发送的同步信号建立一个序列sync_seri。
其中，序列长度
以正脉冲长度为2000ns，100M时钟为例，程序如下所示。
always@(posedge clk100m)
begin
sync_seri<＝{sync_seri[199:0],sync}；
end
具体的，以所述序列产生的时钟周期为基础，将定时模块的FPGA产生的至少两路同步信号，以差分的方式同步传输至至少两个收发组件的的具体步骤参见图3，图3是本说明书一个实施例提供的一种数字相控阵天线同步方法中定时模块的流程示意图。
步骤S302：在上电后首次发送同步信号时，令至少两路所述同步信号的上升沿对齐，并将所述至少两路同步信号发送至至少两个收发组件。
实际应用中，在上电后第一次发送同步信号时，将n路同步信号sync_1、sync_2……sync_n的上升沿对齐，并确定为sync_ser i[0]。
步骤S304：接收至少两个所述收发组件返回的至少两路回送信号，并通过计数器对接收的至少两路所述回送信号进行计数，生成回送信号集，其中，所述回送信号集中携带有至少两路所述回送信号对应的正脉冲时长和时钟。
实际应用中，定时模块的FPGA对收到的n路同步回送信号sync_r1、sync_r2……sync_rn用n个计数器分别计数。以正脉冲为例，在同步回送信号为低时计数清零，为高时每个时钟周期加一。
因此，计数值的最大值为
参见图4，图4是本说明书一个实施例提供的一种数字相控阵天线同步方法中同步回送信号的计数框图。如图4所示，在处理时钟为100M，正脉冲长度为2000ns时，需要用10个计数器分别计数，得到计数器cnt_1、cnt_2……cnt_10的计数值。
步骤S306：基于至少两路所述回送信号对应的所述正脉冲时长和所述时钟，确定基准信号，并基于所述基准信号，确定所述回路信号中除所述基准信号以外的回送信号的传输路径。
实际应用中，以某一路同步回送信号为基准，将其它路回送信号与该路回送信号进行比较。以图4为例，在选定sync_r1为基准时，其它路回送信号对应的传输路径可能比sync_r1对应的传输路径短，到来的早，例如sync_r2；有的可能比sync_r1对应的的传输路径长，到来的晚，例如sync_r10。
需要说明的是，在FPGA程序中，具体比较方式为n个计数值的比较，这里需要选取一个计数值基准，保证所有的数据都是有效的，不能出现数据为零的情况。因此，计数值基准选取最大计数值的一半，可以最大程度的减少数据无效情况的发生，即
步骤S308：对所述回送信号的传输路径进行排序，确定所述传输路径最小值对应的回送信号，并基于所述传输路径最小值对应的回送信号，确定各传输路径对应的同步回送信号的时延差。
实际应用中，在选定的作为基准的传输路径的计数值等于计数值基准时，取所有路同步回送信号的计数值，锁存数据为cnt_1r，cnt_2r……cnt_nr。以图4的时序为例，cnt基准＝100，在cnt_1r的值为100时，cnt_2r的值为104，cnt_10r的值为98。
取cnt_1r，cnt_2r……cnt_nr的最小值，锁存数据为cnt_min，这个数据对应的为路径最长的同步回送信号。
需要说明的是，由于同步回送信号相较于定时模块发送的同步信号，走了来和回两个路程。因此对于单程来说，每一路相对于最长路径的时延差 这样就得到了同步回送信号的时延差，由于用FPGA进行同步回送信号的时延差的处理，因此对于奇数采取截位取整处理。
以图4的时序为例，
步骤S310：重复接收至少两个所述收发组件返回的回送信号，并确定各传输路径对应的同步回送信号的时延差，在所述时延差满足预设条件的情况下，将定时模块的FPGA产生的至少两路同步信号，以差分的方式同步传输至至少两个收发组件。
实际应用中，定时模块在下一周期发送同步信号时自适应地对各路同步信号进行处理，令sync_n＝sync_seri[delay_n]。以图4的时序为例，sync_1延时1个时钟周期，sync_2延时3个时钟周期，sync_10不变。
在每一系统工作周期内重复执行步骤S306至步骤S312，以保证同步信号可以同步到达收发组件。
参见图5，图5是本说明书一个实施例提供的一种应用于收发组件端的数字相控阵天线同步方法的流程示意图，具体包括以下步骤。
步骤S502：至少两个收发组件，同步接收定时模块传输的至少两路同步信号，其中，至少两路所述同步信号从FPGA的IO管脚输出，上升沿对齐。
步骤S504：基于所述收发组件的FPGA，将所述同步信号，通过RS422芯片电平转换为差分信号，并将所述同步信号对应的差分信号回送给定时模块。
具体的，所述至少两个收发组件，同步接收定时模块传输的至少两路同步信号后，包括：利用所述同步信号，向目标区域发射目标波形，并接收所述目标波形对应的返回波。
所述将所述同步信号对应的差分信号回送给定时模块，包括：将所述同步信号对应的差分信号，通过线缆回送给定时模块。
应用本说明书实施例提供的方法，自适应地进行数字相控阵天线多组件间地同步，使得硬件设计不在拘泥于等长设计，或高成本的延时芯片，提高了设计的灵活性，降低了硬件设计的难度和成本。
与上述方法实施例相对应，本说明书还提供了应用于定时模块端的数字相控阵天线同步装置实施例，参见图6，图6是本说明书一个实施例提供的一种应用于定时模块端的数字相控阵天线同步装置的结构示意图，包括以下模块。
同步信号传输模块602，被配置为将定时模块的FPGA产生的至少两路同步信号，以差分的方式同步传输至至少两个收发组件，其中，至少两路所述同步信号从FPGA的IO管脚输出，上升沿对齐；
回路信号接收模块604，被配置为在至少两个所述收发组件的FPGA，对所述同步信号进行处理，得到回送信号后，接收至少两路回路信号，其中，所述回路信号上升沿不对齐。
可选的一种实施例中，所述同步信号传输模块602，进一步被配置为：
将定时模块的FPGA产生的至少两路同步信号，通过所述定时模块的RS422芯片，以差分的方式传输至至少两个收发组件。
可选的一种实施例中，所述同步信号传输模块602，进一步被配置为：
基于正脉冲长和时钟，对定时模块的FPGA产生的至少两路同步信号建立一个序列，其中，所述序列的相邻位之间有一个时钟周期的时延；
以所述序列产生的时钟周期为基础，将定时模块的FPGA产生的至少两路同步信号，以差分的方式同步传输至至少两个收发组件。
可选的一种实施例中，所述同步信号传输模块602，进一步被配置为：
在上电后首次发送同步信号时，令至少两路所述同步信号的上升沿对齐，并将所述至少两路同步信号发送至至少两个收发组件；
接收至少两个所述收发组件返回的至少两路回送信号，并通过计数器对接收的至少两路所述回送信号进行计数，生成回送信号集，其中，所述回送信号集中携带有至少两路所述回送信号对应的正脉冲时长和时钟；
基于至少两路所述回送信号对应的所述正脉冲时长和所述时钟，确定基准信号，并基于所述基准信号，确定所述回路信号中除所述基准信号以外的回送信号的传输路径；
对所述回送信号的传输路径进行排序，确定所述传输路径最小值对应的回送信号，并基于所述传输路径最小值对应的回送信号，确定各传输路径对应的同步回送信号的时延差；
重复接收至少两个所述收发组件返回的回送信号，并确定各传输路径对应的同步回送信号的时延差，在所述时延差满足预设条件的情况下，将定时模块的FPGA产生的至少两路同步信号，以差分的方式同步传输至至少两个收发组件。
与上述方法实施例相对应，本说明书还提供了应用于收发组件端的数字相控阵天线同步装置实施例，参见图7，图7是本说明书一个实施例提供的一种应用于收发组件端的数字相控阵天线同步装置的结构示意图，包括以下模块。
同步信号接收模块702，被配置为至少两个收发组件，同步接收定时模块传输的至少两路同步信号，其中，至少两路所述同步信号从FPGA的IO管脚输出，上升沿对齐；
差分信号回送模块704，被配置为基于所述收发组件的FPGA，将所述同步信号，通过RS422芯片电平转换为差分信号，并将所述同步信号对应的差分信号回送给定时模块。
应用本说明书实施例提供的装置，自适应地进行数字相控阵天线多组件间地同步，使得硬件设计不在拘泥于等长设计，或高成本的延时芯片，提高了设计的灵活性，降低了硬件设计的难度和成本。
参见图8，图8为根据本发明实施例的一种电子设备的结构示意图。如图8所示，本发明还提供了一种设备，包括处理器810、通信接口820、用于存储处理器可执行计算机程序的存储器830及通信总线840。其中，处理器810、通信接口820及存储器830通过通信总线840完成相互间的通信。处理器810通过运行可执行计算机程序以实现上述的条码识别方法。
其中，存储器830中的计算机程序可以通过软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-OnlyMemory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
以上所描述的系统实施例仅仅是示意性的，其中作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以基于实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分的方法。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。
Claims (9)
1.一种数字相控阵天线同步方法，应用于定时模块端，其特征在于，包括：
将定时模块的FPGA产生的至少两路同步信号，以差分的方式同步传输至至少两个收发组件，其中，至少两路所述同步信号从FPGA的IO管脚输出，上升沿对齐；
在至少两个所述收发组件的FPGA，对所述同步信号进行处理，得到回送信号后，接收至少两路回路信号，其中，所述回路信号上升沿不对齐。
2.根据权利要求1所述的方法，其特征在于，所述将定时模块的FPGA产生的至少两路同步信号，以差分的方式同步传输至至少两个收发组件，包括：
将定时模块的FPGA产生的至少两路同步信号，通过所述定时模块的RS422芯片，以差分的方式传输至至少两个收发组件。
3.根据权利要求1所述的方法，其特征在于，所述将定时模块的FPGA产生的至少两路同步信号，以差分的方式同步传输至至少两个收发组件，包括：
基于正脉冲长和时钟，对定时模块的FPGA产生的至少两路同步信号建立一个序列，其中，所述序列的相邻位之间有一个时钟周期的时延；
以所述序列产生的时钟周期为基础，将定时模块的FPGA产生的至少两路同步信号，以差分的方式同步传输至至少两个收发组件。
4.根据权利要求3所述的方法，其特征在于，所述以所述序列产生的时钟周期为基础，将定时模块的FPGA产生的至少两路同步信号，以差分的方式同步传输至至少两个收发组件，包括：
在上电后首次发送同步信号时，令至少两路所述同步信号的上升沿对齐，并将所述至少两路同步信号发送至至少两个收发组件；
接收至少两个所述收发组件返回的至少两路回送信号，并通过计数器对接收的至少两路所述回送信号进行计数，生成回送信号集，其中，所述回送信号集中携带有至少两路所述回送信号对应的正脉冲时长和时钟；
基于至少两路所述回送信号对应的所述正脉冲时长和所述时钟，确定基准信号，并基于所述基准信号，确定所述回路信号中除所述基准信号以外的回送信号的传输路径；
对所述回送信号的传输路径进行排序，确定所述传输路径最小值对应的回送信号，并基于所述传输路径最小值对应的回送信号，确定各传输路径对应的同步回送信号的时延差；
重复接收至少两个所述收发组件返回的回送信号，并确定各传输路径对应的同步回送信号的时延差，在所述时延差满足预设条件的情况下，将定时模块的FPGA产生的至少两路同步信号，以差分的方式同步传输至至少两个收发组件。
5.一种数字相控阵天线同步方法，应用于收发组件端，其特征在于，包括：
至少两个收发组件，同步接收定时模块传输的至少两路同步信号，其中，至少两路所述同步信号从FPGA的IO管脚输出，上升沿对齐；
基于所述收发组件的FPGA，将所述同步信号，通过RS422芯片电平转换为差分信号，并将所述同步信号对应的差分信号回送给定时模块。
6.一种数字相控阵天线同步装置，应用于定时模块端，其特征在于，包括：
同步信号传输模块，被配置为将定时模块的FPGA产生的至少两路同步信号，以差分的方式同步传输至至少两个收发组件，其中，至少两路所述同步信号从FPGA的IO管脚输出，上升沿对齐；
回路信号接收模块，被配置为在至少两个所述收发组件的FPGA，对所述同步信号进行处理，得到回送信号后，接收至少两路回路信号，其中，所述回路信号上升沿不对齐。
7.一种数字相控阵天线同步装置，应用于收发组件端，其特征在于，包括：
同步信号接收模块，被配置为至少两个收发组件，同步接收定时模块传输的至少两路同步信号，其中，至少两路所述同步信号从FPGA的IO管脚输出，上升沿对齐；
差分信号回送模块，被配置为基于所述收发组件的FPGA，将所述同步信号，通过RS422芯片电平转换为差分信号，并将所述同步信号对应的差分信号回送给定时模块。
8.一种计算机设备，其特征在于，所述计算机设备包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述处理器执行所述程序时实现权利要求1-4中任一项所述方法的步骤。
9.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有信息传递的实现程序，所述程序被处理器执行时实现如权利要求1-4中任一项所述方法的步骤。
Priority Applications (1)
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|---|---|---|---|
| CN202410210793.3A CN117997505A (zh) | 2024-02-27 | 2024-02-27 | 一种数字相控阵天线同步方法及装置 |
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| CN202410210793.3A CN117997505A (zh) | 2024-02-27 | 2024-02-27 | 一种数字相控阵天线同步方法及装置 |
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