CN117939875A - 半导体结构、半导体结构制作方法以及存储器的制作方法 - Google Patents

半导体结构、半导体结构制作方法以及存储器的制作方法 Download PDF

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Abstract

本发明提供一种半导体结构、半导体结构制作方法以及存储器的制作方法，所述半导体结构制作方法，包括：提供衬底，衬底上形成有隔离层和接触节点；依次形成第一支撑层和第一介质层，第一支撑层覆盖隔离层和接触节点；形成第一孔，第一孔贯穿第一介质层和第一支撑层并暴露出所述接触节点；在第一孔内填充牺牲层；依次形成第二支撑层、第二介质层和第三支撑层，第二支撑层覆盖第一介质层和牺牲层；形成第二孔，第二孔贯穿第三支撑层、第二介质层和第二支撑层并暴露出所述牺牲层，第二孔的尺寸小于第一孔的尺寸；去除牺牲层；以及，刻蚀第二孔和所述第一孔，以使第一孔与第二孔的尺寸相同。本发明可提高所述第一孔和所述第二孔的尺寸的均匀性。

Description

半导体结构、半导体结构制作方法以及存储器的制作方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体结构、半导体结构制作方法以及存储器的制作方法。
背景技术
随着半导体技术的不断发展，动态随机存储器(Dynamic Random Access Memory，DRAM)作为一种新型的半导体存储器件，被越来越多地应用于计算机等设备的制造和使用之中。DRAM由许多重复的存储单元组成，每个存储单元通常包括电容器和晶体管：晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连；字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
随着动态随机存储器(DRAM)的器件尺寸越来越小，为了使电容器能存储更多电荷，电容器的深宽比变得越来越大。因此，存储器的电容制作过程中，由于电容结构高度较高，刻蚀至接触节点(landing pad)的难度较大，时常造成刻蚀不足，引起不良的短接，进而损失良率。为此，业界尝试采用两次光刻技术制作双层堆叠式电容结构。双层堆叠式电容结构制作工艺中，以中间氮化硅支撑层为界将电容结构分为上下两层结构，分别曝光、分别刻蚀，由于高度缩至一半，刻蚀工艺难度降低，有利于解决刻蚀不足的问题。但是，由于采用了两次光刻技术，刻蚀得到的上下两层结构的孔的尺寸相差较大，均匀性较差。
发明内容
本发明的目的在于提供一种半导体结构制作方法，以解决堆叠式电容结构中上下两个孔的尺寸相差较大的问题。
为解决上述技术问题，本发明提供一种半导体结构制作方法，包括：
提供衬底，所述衬底上形成有隔离层和接触节点；
依次形成第一支撑层和第一介质层，所述第一支撑层覆盖所述隔离层和所述接触节点；
形成第一孔，所述第一孔贯穿所述第一介质层和所述第一支撑层并暴露出所述接触节点；
在所述第一孔内填充牺牲层；
依次形成第二支撑层、第二介质层和第三支撑层，所述第二支撑层覆盖所述第一介质层和所述牺牲层；
形成第二孔，所述第二孔贯穿所述第三支撑层、第二介质层和第二支撑层并暴露出所述牺牲层，所述第二孔的尺寸小于所述第一孔的尺寸；
去除所述牺牲层；以及，
刻蚀所述第二孔和所述第一孔，以使所述第一孔与所述第二孔的尺寸相同。
可选的，在形成第一孔之前，还包括：
在所述第一介质层上形成图形化的第一掩膜层，所述图形化的第一掩膜层具有第一开口，所述第一开口与所述接触节点一一对应。
可选的，在形成第二孔之前，还包括：
在所述第三支撑层上形成图形化的第二掩膜层，所述图形化的第二掩膜层具有第二开口，所述第二开口与所述第一开口一一对应。
可选的，所述第二开口的顶部尺寸小于所述第一开口的顶部尺寸。
可选的，采用干法刻蚀工艺或者湿法刻蚀工艺一次性刻蚀所述第二孔和所述第一孔，以减小所述第一孔和所述第二孔的尺寸差异。
可选的，刻蚀所述第二孔和所述第一孔时，侧向刻蚀所述第一支撑层、第一介质层、第二支撑层、第二介质层和第三支撑层。
可选的，刻蚀所述第二孔和所述第一孔时，侧向刻蚀所述第一介质层和第二介质层，以使所述第一支撑层、第二支撑层和第三支撑层向所述第一孔和所述第二孔内凸出。
可选的，所述第一孔和所述第二孔均为垂直通孔。
可选的，所述牺牲层为碳基材料，采用灰化工艺去除所述牺牲层。
可选的，所述方法还包括：同时在所述第一孔和所述第二孔的内壁沉积导电材料，形成第一电极，在所述第一电极表面依次形成电介质层和第二电极，以形成电容结构。
基于同一发明构思，本发明还提供一种存储器的制作方法，包括：
采用上述所述的半导体结构制作方法形成第一孔和第二孔，在所述第一孔和所述第二孔内形成存储结构。
基于同一发明构思，本发明还提供一种半导体结构，包括：
衬底，以及位于所述衬底上的隔离层和存储节点接触结构，所述存储节点接触结构包括多个阵列分布于所述隔离层内的接触节点；
堆叠层，所述堆叠层位于所述隔离层上方，所述堆叠层包括依次层叠设置的第一支撑层、第一介质层、第二支撑层、第二介质层和第三支撑层；
多个接触孔，所述接触孔贯穿所述堆叠层，每个所述接触孔的底部暴露出一个所述接触节点；每个所述接触孔包括第一部分和第二部分，所述第一部分贯穿所述第一介质层，所述第二部分贯穿所述第二介质层，所述第一部分的尺寸与所述第二部分的尺寸相同。
可选的，所述接触孔贯穿所述第一支撑层、所述第二支撑层和所述第三支撑层的位置为第三部分，所述第三部分的尺寸与所述第一部分和所述第二部分的尺寸相同。
可选的，所述接触孔贯穿所述第一支撑层、所述第二支撑层和所述第三支撑层的位置为第三部分，所述第三部分的尺寸小于所述第一部分和所述第二部分的尺寸。
可选的，所述第三部分的尺寸大于所述接触节点的尺寸。
在本发明提供的一种半导体结构制作方法中，先形成第一孔，所述第一孔贯穿所述第一介质层和所述第一支撑层，所述第一孔位于所述接触节点上并暴露出所述接触节点，再形成第二孔，所述第二孔贯穿所述第三支撑层、第二介质层和第二支撑层，并暴露出所述牺牲层，所述第二孔的尺寸小于所述第一孔的尺寸，最后一次性刻蚀第一孔和第二孔，以控制第一孔和第二孔的内径一致，提高半导体结构中第一孔和第二孔的均匀性。
附图说明
本领域的普通技术人员将会理解，提供的附图用于更好地理解本发明，而不对本发明的范围构成任何限定。其中：
图1是本发明实施例的一种半导体结构制作方法流程图；
图2是本发明实施例的形成第一支撑层后的结构示意图；
图3是本发明实施例的形成第一介质层后的结构示意图；
图4是本发明实施例的形成第一掩膜层后的结构示意图；
图5是本发明实施例的形成图形化的第一掩膜层后的结构示意图；
图6是本发明实施例的形成第一孔后的结构示意图；
图7是本发明实施例的第一孔内形成牺牲层后的结构示意图；
图8是本发明实施例的第一孔内牺牲层进行化学机械研磨后的结构示意图；
图9是本发明实施例的形成第二支撑层、第二介质层和第三支撑层后的结构示意图；
图10是本发明实施例的形成图形化的第二掩膜层后的结构示意图；
图11是本发明实施例的形成第二孔后的结构示意图；
图12是本发明实施例的去除第一孔内的牺牲层后的结构示意图；
图13是本发明实施例的执行一次性刻蚀多层工艺后的结构示意图；
图14是另一实施例的刻蚀第一介质层和第二介质层后的结构示意图；
附图中：
10-衬底；11-隔离层；12-接触节点；13-第一支撑层；14-第一介质层；15-第一掩膜层；15a-图形化的第一掩膜层；15b-第一开口；15c-第一孔；15d-牺牲层；16-第二支撑层；17-第二介质层；18-第三支撑层；19-图形化的第二掩膜层；19a-第二开口；19b-第二孔。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
如在本发明中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，术语“近端”通常是靠近操作者的一端，术语“远端”通常是靠近患者的一端，“一端”与“另一端”以及“近端”与“远端”通常是指相对应的两部分，其不仅包括端点，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。此外，如在本发明中所使用的，一元件设置于另一元件，通常仅表示两元件之间存在连接、耦合、配合或传动关系，且两元件之间可以是直接的或通过中间元件间接的连接、耦合、配合或传动，而不能理解为指示或暗示两元件之间的空间位置关系，即一元件可以在另一元件的内部、外部、上方、下方或一侧等任意方位，除非内容另外明确指出外。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
图1是本发明实施例的一种半导体结构制作方法流程图。如图1所示，本实施例提供一种半导体结构制作方法，包括：
步骤S10，提供衬底，所述衬底上形成有隔离层和接触节点；
步骤S20，依次形成第一支撑层和第一介质层，所述第一支撑层覆盖所述隔离层和所述接触节点，所述第一介质层覆盖所述第一支撑层；
步骤S30，形成第一孔，所述第一孔贯穿所述第一介质层和所述第一支撑层，所述第一孔位于所述接触节点上并暴露出所述接触节点；
步骤S40，在所述第一孔内填充牺牲层；
步骤S50，依次形成第二支撑层、第二介质层和第三支撑层，所述第二支撑层覆盖所述第一介质层和所述牺牲层；
步骤S60，形成第二孔，所述第二孔贯穿所述第三支撑层、第二介质层和第二支撑层，并暴露出所述牺牲层，所述第二孔的尺寸小于所述第一孔的尺寸；
步骤S70，去除所述牺牲层；
步骤S80，刻蚀所述第二孔和所述第一孔，以使所述第一孔与所述第二孔的尺寸相同。
图2至图14是本发明实施例的一种半导体结构制作方法流程图对应的结构示意图。下面结合附图2～图14对本实施例提供的一种半导体结构制作方法流程图其各个步骤进行详细说明。
首先，如图2所示，提供一衬底10。其中，所述衬底10可以包括半导体材料、绝缘材料、导体材料或者它们的任意组合，其可以为单层结构，也可以包括多层结构。因此，衬底10可以是诸如Si、SiGe、SiGeC、SiC、GaAs、InAs、InP和其它的III/V或II/VI化合物半导体的半导体材料，也可以包括诸如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底。
接着，在所述衬底10上形成隔离层11。所述隔离层11的材料可以选自包括但不限于氧化硅、氮化硅、以及氮氧化硅材料。本实施例中，隔离层11的材质例如是氮化硅。可采用化学气相沉积工艺在所述衬底10上形成隔离层11。优选地，可以采用等离子体增强化学气相沉积工艺或高密度等离子体化学气相沉积工艺形成隔离层11，采用等离子体增强化学气相沉积工艺或高密度等离子体化学气相沉积工艺形成的所述膜层较为致密，且厚度较为均匀。
进一步的，在所述隔离层11内形成通孔(图中未标号)，并在所述通孔内形成接触节点12，所述隔离层11内的接触节点为呈六方密堆排布的结构，多个所述接触节点12组成存储节点接触结构(Storage Node Contact，SNC)。所述通孔贯穿所述隔离层11并暴露所述衬底10的表面，所述接触节点12填满所述通孔，其顶面例如是与隔离层11的顶面齐平。所述接触节点12材料包括但不限于金属或金属合金，例如，钨、铝、铜及其合金。本实施中，所述接触节点12的材质是钨。可采用物理气相沉积的方法形成导电材料，然后刻蚀去除部分导电材料，仅保留部分位于通孔内的导电材料，从而形成接触节点12。所述接触节点12与后续制作的电容器阵列结构的排布相对应。
接着，如图2所示，形成第一支撑层13，所述第一支撑层13覆盖所述隔离层11和所述接触节点12。所述第一支撑层13具体材料，本领域技术人员可以根据实际需要进行选择。可选的，第一支撑层13的材料为氧化物材料、氮化物材料、氮氧化物材料中的一种或者两种以上的组合。本实施例中，所述第一支撑层13的材质例如是氮化硅。可以采用化学气相沉积工艺形成所述第一支撑层13。优选地，可以采用等离子体增强化学气相沉积工艺或高密度等离子体化学气相沉积工艺形成第一支撑层13。所述第一支撑层13的厚度例如是80nm～100nm，本领域技术人员可以根据所需形成的电容器的尺寸和/或电容值来设置所述第一支撑层13的厚度。
形成第一支撑层13之后，如图3所示，形成第一介质层14，所述第一介质层14覆盖所述第一支撑层13。本实施例中，所述第一介质层14例如是氧化层，其材质可包含磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)及掺氟硅玻璃(FSG)中的一种或多种。可以采用化学气相沉积工艺形成所述第一介质层14。具体地，可以采用等离子体增强化学气相沉积工艺或高密度等离子体化学气相沉积工艺形成第一介质层14。所述第一介质层14的厚度例如是700nm～900nm，本领域技术人员可以根据所需形成的电容器的尺寸和/或电容值来设置所述第一介质层14的厚度。
优选方案中，所述第一介质层14与所述第一支撑层13的材料不同，如此，在同一刻蚀制程中第一介质层14的刻蚀速率与第一支撑层13的刻蚀速率不同，可以更好地控制刻蚀效果。
请参考图4～图6，接下来，形成第一孔15c，所述第一孔15c贯穿所述第一介质层14和所述第一支撑层13，所述第一孔15c位于所述接触节点12上并暴露出所述接触节点12。本领域技术人员可以根据所需形成的电容器的尺寸和/或电容值来设置所述第一孔15c的深度和尺寸。
在一个较佳的实施例中，形成第一孔15c的步骤包括：
步骤S31，在所述第一介质层14上形成第一掩膜层15，所述第一掩膜层15例如是光刻胶层；
步骤S32，采用光刻技术形成图形化的第一掩膜层15a，所述图形化的第一掩膜层15a中形成有第一开口15b，所述第一开口15b与所述接触节点12一一对应；
步骤S33，以所述图形化的第一掩膜层15a为掩膜，依次刻蚀所述第一介质层14和第一支撑层13形成第一孔15c，所述第一孔15c贯穿所述第一介质层14和所述第一支撑层13，且所述第一孔15c位于所述接触节点12上并暴露出所述接触节点12。具体实施时，可以采用干法刻蚀工艺形成所述第一孔15c。于一实施方式中，可采用C4F6、O2、NF3等为刻蚀气体刻蚀第一介质层14，采用C4F8、C4F6、O2、CH2F2等为刻蚀气体刻蚀第一支撑层13。本领域技术人员知晓如何在刻蚀过程中调整刻蚀参数和刻蚀气体，以保证刻蚀完成，在此不予赘述。
如图6所示，所述第一孔15c的顶部开口的尺寸与其底部的尺寸相同或基本相同(容差在工艺允许范围内)，且第一孔15c的开口的尺寸与第一开口15b的尺寸均为A。所述第一孔15c的尺寸大于所述接触节点12的尺寸(本文所指尺寸是指纵截面尺寸)。
由于本实施例中半导体结构为双层堆叠式电容结构，分为上下两层，第一层的高度不高(第一层的高度例如是700nm～900nm)，因此，所述第一孔15c倒梯形并不明显，可以得到垂直或近似为垂直的通孔。
具体实施时，在形成所述第一孔15c之后，所述图形化的第一掩膜层15a可能被消耗殆尽，也可能还有残留。如果图形化的第一掩膜层15a还未消耗殆尽，执行去除光刻胶工艺，通常可采用灰化工艺或者剥离的方式去除残留的光刻胶。
接下来，如图7和图8所示，在所述第一孔15c内填充牺牲层15d。所述牺牲层15d优选为碳基材料，其具有较好的填充性能，并且易于去除。所述牺牲层15d例如包括有机聚合物(polymer)、光刻胶(photo resist)、底部抗反射材料(BARC)、旋涂碳(SOC)、无定形碳(α-C)等中的至少一种。在本实施例中，所述牺牲层15d例如是光刻胶，可以采用旋涂光刻胶进行填充所述第一孔15c。牺牲层15d填充第一孔15c的同时，还会覆盖所述第一介质层14的表面，因此可进行回刻蚀工艺，以去除高于所述第一介质层14的牺牲层15d，暴露出第一介质层14的表面。
形成牺牲层15d之后，如图9所示，依次形成第二支撑层16、第二介质层17和第三支撑层18，所述第二支撑层16覆盖所述第一介质层14和所述第一孔内的牺牲层15d。
所述第二支撑层16的高度小于所述第一支撑层13和所述第三支撑层18的高度。所述第一支撑层13需要对下方的衬底10及衬底10上的器件形成保护，尤其是外围区域与阵列区域相邻的衬底，该区域后续要形成外围控制器件的互连导电结构，第一支撑层13做厚一点，可以更好的保护这一区域的衬底10，因此，所述第一支撑层13的厚度需要相对较厚；所述第二支撑层16用于支撑电容结构的下电极，没必要做很厚，稍微做薄一些，可以节约工艺时间(刻蚀打开第二支撑层的工艺时间)。所述第三支撑层18比较厚，是因为它在最上面，每一步的刻蚀都会稍微损耗一部分，若所述第三支撑层18厚度不够，则容易在刻蚀工艺中被刻穿了，导致无法对电容的上部形成有效的支撑。所述第二支撑层16和所述第三支撑层18的材质例如是氮化硅，可以采用化学气相沉积工艺形成。所述第二介质层17的材质例如是氧化层，其材质可包含磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)及掺氟硅玻璃(FSG)中的一种或多种。第二介质层17可以采用化学气相沉积工艺形成。优选地，可以采用等离子体增强化学气相沉积工艺或高密度等离子体化学气相沉积工艺形成第二支撑层16、第二介质层17和第三支撑层18。所述第二介质层17的厚度例如是400nm～600nm，所述第二介质层17的厚度小于所述第一介质层14的厚度。
接着，如图10和图11所示，形成第二孔19b，所述第二孔19b贯穿所述第三支撑层18、第二介质层17和第二支撑层16，并暴露出所述牺牲层15d。第二孔19b的尺寸C小于尺寸A。本领域技术人员可以根据所需形成的电容器的尺寸和/或电容值来设置所述第二孔19b的深度和尺寸。
在一个较佳的实施例中，形成第二孔19b的步骤包括：
步骤S61，如图10所示，在所述第三支撑层18上形成图形化的第二掩膜层19，所述第二掩膜层19例如是光刻胶层，其中，所述图形化的第二掩膜层19中形成有第二开口19a，第二开口19a暴露第三支撑层18的表面，所述第二开口19a与第一开口15b的位置一一对应，所述第二开口19a的尺寸B小于所述第一开口15b的尺寸A；也就是说，所述第二开口19a的顶部尺寸小于所述第一开口15b的顶部尺寸；
步骤S62，如图11所示，以所述图形化的第二掩膜层19为掩膜，执行刻蚀工艺，沿着所述图形化的第二掩膜层19的第二开口19a往下刻蚀，刻穿第二支撑层16直至暴露出牺牲层15d的表面。此时第二孔19b的尺寸(此处是指开口尺寸)约为C，其中，第二孔19b的尺寸C大于第二开口19a的尺寸B(即在刻蚀之前第二掩膜层19的开口尺寸)，具体刻蚀过程中开口的尺寸变化为：光刻胶定义出来的第二开口19a的尺寸为B，先刻蚀所述第三支撑层18，所述第三支撑层18上也形成了尺寸为B的开口，然后刻蚀所述第二介质层17，所述第二介质层17相对较薄，可以形成近似垂直的尺寸为B的开口，然后再刻蚀所述第二支撑层16，在刻蚀所述第二支撑层16的过程中，所述第三支撑层18的开口也被进一步的扩大，虽然，此时SiN和oxide之间有较大的刻蚀选择比，但是，在刻蚀所述第二支撑层16的过程中，依然会对所述第二介质层17消耗很少的一部分，这样最终形成的第二孔19b的尺寸C就会比第二开口19a的尺寸B略微大一些。本实施例中，第一开口15b的尺寸A>第二孔19b的尺寸C>第二开口19a的尺寸B。刻蚀第三支撑层18、第二介质层17和第二支撑层16形成第二孔19b，第二介质层17的厚度小于所述第一介质层14的厚度，且第二介质层17的厚度为400nm～600nm。第二介质层17的厚度比较薄，可以做到第二孔为垂直或近似垂直的通孔，倒梯形不明显。
具体实施时，形成第二孔19b之后，所述图形化的第二掩膜层19可能被消耗殆尽，也可能还有残留。如果图形化的第二掩膜层19还未消耗殆尽，进行去除光刻胶工艺，通常可采用灰化工艺或者剥离的方式去除残留的光刻胶。
于一实施方式中，可采用C4F8、C4F6、O2、CH2F2等为刻蚀气体刻蚀第三支撑层18，可采用C4F6、O2、NF3等为刻蚀气体刻蚀第二介质层17，采用O2、CHF3、CH2F2等为刻蚀气体刻蚀第二支撑层16。本领域技术人员知晓如何在刻蚀过程中调整刻蚀参数和刻蚀气体，以保证刻蚀完成，在此不予赘述。
接着，如图12所示，去除所述第一孔15c内的牺牲层15d，暴露接触节点12。可采用灰化工艺去除牺牲层15d。
随后，如图13所示，执行刻蚀工艺，加大第二孔19b和第一孔15c的尺寸(刻蚀掉的第二孔19b的尺寸更多一些)，缩小第一孔15c和第二孔19b的尺寸差值，使得二者的尺寸差值接近一致(在误差范围内)，在允许的误差内也被理解为相同。刻蚀第二孔19b和第一孔15c的过程中，侧向刻蚀所述第一支撑层13、第一介质层14、第二支撑层16、第二介质层17和第三支撑层18，即，第二孔19b和第一孔15c侧壁的第一支撑层13、第一介质层14、第二支撑层16、第二介质层17和第三支撑层18会被消耗掉一些，第二孔19b和第一孔15c侧壁的膜层基本上齐平。另外，该刻蚀过程中，第三支撑层18可能被消耗掉一部分，因此刻蚀后第三支撑层18的厚度有所减少。
在本实施例中，采用一次性刻蚀多层工艺(all in one)一次性刻蚀所述第二孔19b和所述第一孔15c，以使所述第二孔19b和所述第一孔15c尺寸一致或接近一致。所述一次性刻蚀多层工艺可以是干法刻蚀工艺或者湿法刻蚀工艺。采用干法刻蚀工艺时，本领域技术人员通过调整刻蚀气体，多刻蚀第二孔的侧壁一些，以使所述第二孔19b和所述第一孔15c尺寸一致。由于，第二孔19b的尺寸C小于第一孔15c的尺寸A，在一次性刻蚀多层工艺中需要刻蚀掉更多的第二孔19b的尺寸，采用湿法刻蚀之前，例如是可以选择性的对不同介质层的开孔表面进行掺杂处理，比如在形成第一介质层14中的开孔之后，对所述第一孔15c的内壁表面做少量的氮化处理，稍微降低第一孔15c的刻蚀速率，采用湿法刻蚀时，所述第一孔15c的刻蚀速率稍微慢一些，上下两个孔尺寸就可以通过相同的刻蚀液刻蚀的尽量一致。
在另一个实施例中，如图14所示，刻蚀所述第二孔19b和所述第一孔15c时，侧向刻蚀第一介质层14和第二介质层17，即，第二孔19b和第一孔15c侧壁的第一介质层14和第二介质层17被消耗的较多，但是第二孔19b和第一孔15c侧壁的第一支撑层13、第二支撑层16和第三支撑层18不被消耗或者相对消耗得少一些，以使第一支撑层13、第二支撑层16和第三支撑层18向所述第一孔15c和所述第二孔19b内凸出，以增大电容器结构的下电极的面积。该步骤中，可以采用干法刻蚀工艺或者湿法刻蚀工艺进行刻蚀所述第二孔19b和所述第一孔15c。采用干法刻蚀时，可以通过调整刻蚀工艺的气体，实现只刻蚀氧化硅、不刻蚀氮化硅或者是对氮化硅的刻蚀速率较慢的目的，并且可以控制干法刻蚀靠近顶部的介质层刻蚀得稍微多一些。刻蚀之前，第二孔19b的尺寸C稍小于第一孔15c的尺寸A，经过同时刻蚀所述第二孔19b和所述第一孔15c之后，可以使所述第一孔和所述第二孔内的第一介质层和第二介质层的开口尺寸相同或者接近相同(在误差范围内)，也就是说，控制所述第一孔和所述第二孔内的第一介质层和第二介质层的开口尺寸更一致，提高了上下两层孔尺寸的均匀性。具体的，采用湿法刻蚀时，例如是可以采用HF刻蚀溶液，只针对氧化硅进行刻蚀，可以保留氮化硅不被刻蚀，以使第一支撑层13、第二支撑层16和第三支撑层18向所述第一沟槽孔15c和所述第二沟槽孔19b内凸出，以增大电容器结构的下电极的面积。由于，第二孔19b的尺寸C小于第一孔15c的尺寸A，在一次性刻蚀多层工艺中需要刻蚀掉更多的第二孔19b的尺寸，采用湿法刻蚀之前，例如是可以选择性的对不同介质层的开孔表面进行掺杂处理，比如在形成第一介质层14中的开孔之后，对所述第一孔15c的内壁表面做少量的氮化处理，稍微降低第一孔15c的刻蚀速率，采用湿法刻蚀时，所述第一孔15c的刻蚀速率稍微慢一些，上下两个孔尺寸就可以通过相同的刻蚀液刻蚀的尽量一致。
本实施例还提供一种存储器的制作方法。所述存储器例如是动态随机存储器(Dynamic Random Access Memory，DRAM)。DRAM由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启与关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。可采用如上所述的半导体结构制作方法形成第一孔和第二孔进而得到电容器。
本实施例还提供一种半导体结构，包括：
衬底10，以及位于所述衬底上的隔离层11和存储节点接触结构，所述存储节点接触结构包括多个阵列分布于所述隔离层内的接触节点12；
堆叠层，所述堆叠层位于所述隔离层11上方，所述堆叠层包括依次层叠设置的第一支撑层13、第一介质层14、第二支撑层16、第二介质层17和第三支撑层18；
多个接触孔，所述接触孔贯穿所述堆叠层，每个所述接触孔的底部暴露出一个所述接触节点12；每个所述接触孔包括第一部分和第二部分，所述第一部分贯穿所述第一介质层14，所述第二部分贯穿所述第二介质层16，所述第一部分的尺寸与所述第二部分的尺寸相同。
具体的，所述接触孔贯穿所述第一支撑层13、所述第二支撑层16和所述第三支撑层18的位置为第三部分，所述第三部分的尺寸大于所述接触节点的尺寸。在一个实施例中，所述第三部分的尺寸与所述第一部分和所述第二部分的尺寸相同。在另一个实施例中，所述第三部分的尺寸小于所述第一部分和所述第二部分的尺寸。
综上可见，在本发明提供的一种半导体结构制作方法，通过形成第一孔，所述第一孔贯穿所述第一介质层和所述第一支撑层，所述第一孔位于所述接触节点上并暴露出所述接触节点；以及形成第二孔，所述第二孔贯穿所述第三支撑层、第二介质层和第二支撑层，并暴露出所述牺牲层，所述第二孔的尺寸小于所述第一孔的尺寸；然后再刻蚀所述第二孔和所述第一孔，以使所述第一孔与所述第二孔的尺寸相同。通过控制第二孔的尺寸小于第一孔的尺寸，并在最后一次刻蚀第一孔和第二孔控制电容第一孔和第二孔的内径基本一致，提高了第一孔和第二孔的均匀性，有利于改善存储器的性能。
需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可，此外，各个实施例之间不同的部分也可互相组合使用，本发明对此不作限定。
此外还应该认识到，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。

Claims (15)

1.一种半导体结构制作方法，其特征在于，包括：
提供衬底，所述衬底上形成有隔离层和接触节点；
依次形成第一支撑层和第一介质层，所述第一支撑层覆盖所述隔离层和所述接触节点；
形成第一孔，所述第一孔贯穿所述第一介质层和所述第一支撑层并暴露出所述接触节点；
在所述第一孔内填充牺牲层；
依次形成第二支撑层、第二介质层和第三支撑层，所述第二支撑层覆盖所述第一介质层和所述牺牲层；
形成第二孔，所述第二孔贯穿所述第三支撑层、第二介质层和第二支撑层并暴露出所述牺牲层，所述第二孔的尺寸小于所述第一孔的尺寸；
去除所述牺牲层；以及，
刻蚀所述第二孔和所述第一孔，以使所述第一孔与所述第二孔的尺寸相同。
2.根据权利要求1所述的半导体结构制作方法，其特征在于，在形成第一孔之前，还包括：
在所述第一介质层上形成图形化的第一掩膜层，所述图形化的第一掩膜层具有第一开口，所述第一开口与所述接触节点一一对应。
3.根据权利要求2所述的半导体结构制作方法，其特征在于，在形成第二孔之前，还包括：
在所述第三支撑层上形成图形化的第二掩膜层，所述图形化的第二掩膜层具有第二开口，所述第二开口与所述第一开口一一对应。
4.根据权利要求3所述的半导体结构制作方法，其特征在于，所述第二开口的顶部尺寸小于所述第一开口的顶部尺寸。
5.根据权利要求1所述的半导体结构制作方法，其特征在于，采用干法刻蚀工艺或者湿法刻蚀工艺一次性刻蚀所述第二孔和所述第一孔，以减小所述第一孔和所述第二孔的尺寸差异。
6.根据权利要求5所述的半导体结构制作方法，其特征在于，刻蚀所述第二孔和所述第一孔时，侧向刻蚀所述第一支撑层、第一介质层、第二支撑层、第二介质层和第三支撑层。
7.根据权利要求1所述的半导体结构制作方法，其特征在于，刻蚀所述第二孔和所述第一孔时，侧向刻蚀所述第一介质层和第二介质层，以使所述第一支撑层、第二支撑层和第三支撑层向所述第一孔和所述第二孔内凸出。
8.根据权利要求1所述的半导体结构制作方法，其特征在于，所述第一孔和所述第二孔均为垂直通孔。
9.根据权利要求1至8中任一项所述的半导体结构制作方法，其特征在于，所述牺牲层为碳基材料，采用灰化工艺去除所述牺牲层。
10.根据权利要求1至8中任一项所述的半导体结构制作方法，其特征在于，所述方法还包括：同时在所述第一孔和所述第二孔的内壁沉积导电材料，形成第一电极，在所述第一电极表面依次形成电介质层和第二电极，以形成电容结构。
11.一种存储器的制作方法，其特征在于，包括：
采用如权利要求1至10中任一项所述的半导体制作方法形成第一孔和第二孔，在所述第一孔和所述第二孔内形成存储结构。
12.一种半导体结构，其特征在于，包括：
衬底，以及位于所述衬底上的隔离层和存储节点接触结构，所述存储节点接触结构包括多个阵列分布于所述隔离层内的接触节点；
堆叠层，所述堆叠层位于所述隔离层上方，所述堆叠层包括依次层叠设置的第一支撑层、第一介质层、第二支撑层、第二介质层和第三支撑层；
多个接触孔，所述接触孔贯穿所述堆叠层，每个所述接触孔的底部暴露出一个所述接触节点；每个所述接触孔包括第一部分和第二部分，所述第一部分贯穿所述第一介质层，所述第二部分贯穿所述第二介质层，所述第一部分的尺寸与所述第二部分的尺寸相同。
13.根据权利要求12所述的半导体结构，其特征在于，所述接触孔贯穿所述第一支撑层、所述第二支撑层和所述第三支撑层的位置为第三部分，所述第三部分的尺寸与所述第一部分和所述第二部分的尺寸相同。
14.根据权利要求12所述的半导体结构，其特征在于，所述接触孔贯穿所述第一支撑层、所述第二支撑层和所述第三支撑层的位置为第三部分，所述第三部分的尺寸小于所述第一部分和所述第二部分的尺寸。
15.根据权利要求13或14所述的半导体结构，其特征在于，所述第三部分的尺寸大于所述接触节点的尺寸。
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