CN117908829A - 4-2压缩加法器、4trit乘法器加法树以及6trit乘法器加法树 - Google Patents

Abstract

本发明实施例涉及加法器技术领域，公开了一种4‑2压缩加法器、4trit乘法器加法树以及6trit乘法器加法树，该4‑2压缩加法器通过将第一求和门、第二求和门以及第三求和门设计为相应的级联方式，以此计算出最终和位，并通过第一共识门以及第二共识门组成第一级联层，第三共识门、第一同接收门以及第二同接收门组成第二级联层，通过相互之间的级联关系，计算出压缩后的最终进位，从而将四个字节的三进制的输出转换为两个字节的输出，即最终进位以及最终和位的输出，进而解决了三进制的三元逻辑无法处理2个字节的三进制的输出的技术问题。

Description

4-2压缩加法器、4trit乘法器加法树以及6trit乘法器加法树

技术领域

本发明实施例涉及加法器技术领域，具体涉及一种4-2压缩加法器以及设备。

背景技术

三输入加法器电路的输出范围通常限制在-3(表示为-1 0)到3(表示为1 0)之间。而2-tr it(字节)的三进制数可以表示为-4(表示为-1 -1)到4(表示为1 1)。这意味着在三元逻辑下，我们只能处理四个1-tr it(字节)三进制数的加法，而无法处理2-tr it(字节)三进制数的输出。这在与二进制逻辑不同，因为二进制逻辑可以涵盖更广泛的数值范围。

发明内容

鉴于上述问题，本发明实施例提供了一种4-2压缩加法器、4trit乘法器加法树以及6trit乘法器加法树，用于解决现有技术中三进制的三元逻辑无法处理2个字节的三进制的输出的的技术问题。

根据本发明实施例的一个方面，提供了一种4-2压缩加法器，所述4-2压缩加法器包括：

第一求和门，用于接入待压缩信号的第一位以及所述待压缩信号的第二位，并计算得到第一临时和；

第二求和门，用于接入待压缩信号的第三位以及待压缩信号的第四位，并计算得到第二临时和；

第三求和门，分别与所述第一求和门以及所述第二求和门连接，用于接入所述第一临时和以及所述第二临时和，并计算得到最终和位；

第一共识门，用于接入所述待压缩信号的第一位以及所述待压缩信号的第二位，并计算得到第一临时进位；

第二共识门，用于接入所述待压缩信号的第三位以及所述待压缩信号的第四位，并计算得到第二临时进位；

第三共识门，分别与所述第一求和门以及所述第二求和门连接，用于接入所述第一临时和以及所述第二临时和，并计算得到第三临时进位；

第一同接收门，分别与所述第二共识门以及所述第三共识门连接，用于接入所述第二临时进位以及所述第三临时进位，并计算得到第四临时进位；

第二同接收门，分别与所述第一共识门以及所述第二同接收门连接，用于接入所述第一临时进位以及所述第四临时进位，并计算得到最终进位，并与所述最终和位组成所述4-2压缩加法器的输出。

根据本发明实施例的另一方面，本发明还提供了一种4trit乘法器加法树，用于计算四位的第一相乘信号与四位的第一被乘信号的第一最终乘积；所述4trit乘法器加法树包括第一层级联结构以及第二层级联结构，所述第一层级联结构包括依次排列的第一半加器、第一4-2压缩加法器、第二4-2压缩加法器、第一全加器以及第二半加器，所述第二层级联结构包括第三半加器、第二全加器、第三全加器以及第四全加器；

所述第一半加器，用于将所述第一相乘信号的第二位与所述第一被乘信号的第一位的乘积以及所述第一相乘信号的第一位与所述第一被乘信号的第二位的乘积相加以得到所述第一最终乘积的第二位以及第一进位；

所述第一4-2压缩加法器，用于将所述第一进位、所述第一相乘信号的第三位与所述第一被乘信号的第一位的乘积、所述第一相乘信号的第二位与所述第一被乘信号的第二位的乘积以及所述第一相乘信号的第一位与所述第一被乘信号的第三位的乘积相加以得到第一最终乘积的第三位以及第二进位；

所述第二4-2压缩加法器，用于将所述第二进位、所述第一相乘信号的第四位与所述第一被乘信号的第一位的乘积、所述第一相乘信号的第三位与所述第一被乘信号的第二位的乘积以及所述第一相乘信号的第二位与所述第一被乘信号的第三位的乘积相加以得到第一中间位的第一位以及第三进位；

所述第一全加器，用于将所述第三进位、所述第一相乘信号的第四位与所述第一被乘信号的第二位的乘积以及所述第一相乘信号的第三位与所述第一被乘信号的第三位的乘积相加以得到所述第一中间位的第二位；

所述第二半加器，用于将所述第一相乘信号的第四位与所述第一被乘信号的第三位的乘积以及空位相加，以得到所述第一中间位的第三位；

所述第三半加器，用于将所述第一中间位的第一位以及所述第一相乘信号的第一位与所述第一被乘信号的第四位的乘积相加以得到所述第一最终乘积的第四位以及第四进位；

所述第二全加器，用于将所述第四进位、所述第一中间位的第二位以及所述第一相乘信号的第二位与所述第一被乘信号的第四位的乘积相加以得到所述第一最终乘积的第五位以及第五进位；

所述第三全加器，用于将所述第五进位、所述第一中间位的第三位以及所述第一相乘信号的第三位与所述第一被乘信号的第四位的乘积相加以得到所述第一最终乘积的第六位以及第六进位；

所述第四全加器，用于将所述第六进位以及所述第一相乘信号的第四位与所述第一被乘信号的第四位的乘积相加以得到所述第一最终乘积的第七位。

本发明实施例通过将第一求和门、第二求和门以及第三求和门设计为相应的级联方式，以此计算出最终和位，并通过第一共识门以及第二共识门组成第一级联层，第三共识门、第一同接收门以及第二同接收门组成第二级联层，通过相互之间的级联关系，计算出压缩后的最终进位，从而将四个字节的三进制的输出转换为两个字节的输出，即最终进位以及最终和位的输出，进而解决了三进制的三元逻辑无法处理2个字节的三进制的输出的技术问题。

上述说明仅是本发明实施例技术方案的概述，为了能够更清楚了解本发明实施例的技术手段，而可依照说明书的内容予以实施，并且为了让本发明实施例的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。

附图说明

附图仅用于示出实施方式，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1示出了本发明提供的4-2压缩加法器的第一实施例的示意图；

图1-a示出了本发明提供的4-2压缩加法器的第一实施例的结构示意图；

图1-b示出了本发明提供的4-2压缩加法器的第一实施例的真值表示意图；

图2示出了本发明提供的4-2压缩加法器中的第一共识门、第二共识门以及第三共识门的示意图；

图2-a示出了本发明提供的4-2压缩加法器的第一共识门、第二共识门以及第三共识门的符号示意图；

图2-b示出了本发明提供的4-2压缩加法器的第一共识门、第二共识门以及第三共识门的结构示意图；

图2-c示出了本发明提供的4-2压缩加法器的第一共识门、第二共识门以及第三共识门的真值表示意图；

图3示出了本发明提供的4-2压缩加法器中第一同接收门以及第二同接收门的示意图；

图3-a示出了本发明提供的4-2压缩加法器的第一同接收门以及第二同接收门的符号示意图；

图3-b示出了本发明提供的4-2压缩加法器的第一同接收门以及第二同接收门的结构示意图；

图3-c示出了本发明提供的4-2压缩加法器的第一同接收门以及第二同接收门的真值表示意图；

图4示出了本发明提供的4trit乘法器加法树的第一实施例的结构示意图；

图5示出了本发明提供的4trit乘法器加法树的第二实施例的结构示意图；

图6示出了本发明提供的6trit乘法器加法树的第一实施例的结构示意图；

图7示出了本发明提供的6trit乘法器加法树的第二实施例的结构示意图；

图8示出了本发明提供的4trit乘法器加法树以及6trit乘法器加法树与现有技术中的4trit乘法器加法树以及6trit乘法器加法树的对比图；

图9示出了示例性技术中4trit三进制乘法器的结构图以及真值表。

具体实施方式

下面将参照附图更详细地描述本发明的示例性实施例。虽然附图中显示了本发明的示例性实施例，然而应当理解，可以以各种形式实现本发明而不应被这里阐述的实施例所限制。

以下结合相关技术，分析现有技术中加法器的方案。

三进制编码是一种高效且简洁的数字编码方案，其理论效率在所有整数进制方案中表现最出色，效率定义为产出与投入的比值。此编码方案的潜在应用在于结合微电子技术和集成电路技术，有望创造一种新型的高效计算模式。特别是在乘法运算中，通常需要大量的计算资源，因为乘法涉及到产生和累加部分积。因此，乘法器的效率主要与部分积的加法树效率密切相关。

多位宽(多trit)乘法计算电路通常包括乘法器、半加器、加法器等子模块。一个例子是4trit三进制乘法器，如图9所示。传统的加法树乘法器通常分为以下几个阶段：首先生成部分积；然后通过进位传播加法器逐层计算结果；最后使用进位传播加法器计算最终结果。然而，这种方法的并行度较低，进位链较长，导致计算效率不高。

图1示出了本发明4-2压缩加法器的第一实施例的示意图图，所述4-2压缩加法器包括第一求和门12、第二求和门13、第三求和门24、第一共识门10、第二共识门11、第三共识门23、第一同接收门22以及第二同接收门21。第三求和门24分别与所述第一求和门12以及所述第二求和门13连接，第三共识门23分别与所述第一求和门12以及所述第二求和门13连接，第一同接收门22分别与所述第二共识门11以及所述第三共识门23连接，第二同接收门21分别与所述第一共识门10以及所述第二同接收门21连接。

其中，第一求和门12接入待压缩信号的第一位以及所述待压缩信号的第二位，并计算得到第一临时和，第二求和门13接入待压缩信号的第三位以及待压缩信号的第四位，并计算得到第二临时和，第三求和门24接入所述第一临时和以及所述第二临时和，并计算得到最终和位；第一共识门10接入所述待压缩信号的第一位以及所述待压缩信号的第二位，并计算得到第一临时进位；第二共识门11接入所述待压缩信号的第三位以及所述待压缩信号的第四位，并计算得到第二临时进位；第三共识门23接入所述第一临时和以及所述第二临时和，并计算得到第三临时进位；第一同接收门22接入所述第二临时进位以及所述第三临时进位，并计算得到第四临时进位；第二同接收门21接入所述第一临时进位以及所述第四临时进位，并计算得到最终进位，并与所述最终和位组成所述4-2压缩加法器的输出。

在上述实施例中，4-2压缩加法器通过将第一求和门12、第二求和门13以及第三求和门24设计为相应的级联方式，以此计算出最终和位，并通过第一共识门10以及第二共识门11组成第一级联层，第三共识门23、第一同接收门22以及第二同接收门21组成第二级联层，通过相互之间的级联关系，计算出压缩后的最终进位，从而将四个1字节的三进制的输出转换为两个2字节的三进制数输出，即最终进位以及最终和位的输出，进而解决了三进制的三元逻辑无法处理2个字节的三进制的输出的技术问题。

在一可选实施例中，参考图2、2-a、2-b、2-c所示，所述第一同接收门22以及所述第二同接收门21均包括第一晶体管q1、第二晶体管q2、第三晶体管q3、第四晶体管q4、第五晶体管q5、第六晶体管q6、第七晶体管q7、第八晶体管q8、第九晶体管q9以及第十晶体管q10，所述第一晶体管q1的受控端、所述第三晶体管q3的受控端、所述第四晶体管q4的受控端、所述第五晶体管q5的受控端、所述第六晶体管q6的受控端互相连接为第一节点，所述第一节点为所述第一同接收门22的第一输入端或所述第二同接收门21的第一输入端，所述第一晶体管q1的第一端、所述第四晶体管q4的第一端、所述第八晶体管q8的第一端、所述第九晶体管q9的第三端以及所述第十晶体管q10的第三端连接至电源，所述第一晶体管q1的第二端与所述第二晶体管q2的第一端连接；所述第二晶体管q2的受控端、所述第七晶体管q7的受控端以及所述第八晶体管q8的受控端互相连接为第二节点，所述第二节点为所述第一同接收门22的第二输入端或所述第二同接收门21的第二输入端，所述第二晶体管q2的第二端、所述第三晶体管q3的第一端、所述第七晶体管q7的第一端以及所述第九晶体管q9的第一端互相连接；所述第三晶体管q3的第二端与所述第九晶体管q9的受控端连接；所述第七晶体管q7的第二端接地；

所述第四晶体管q4的第二端、所述第五晶体管q5的第一端、所述第八晶体管q8的第二端以及所述第十晶体管q10的第一端互联；所述第五晶体管q5的第二端与所述第六晶体管q6的第一端连接；所述第六晶体管q6的第二端与所述第十晶体的第三端接地，所述第九晶体管q9的第二端与所述第十晶体管q10的第二端连接为第三节点，所述第三节点为所述第一同接收门22的输出端以及所述第二同接收门21的输出端。

通过上述晶体管所组成的电路，实现了如图2-c所示的真值表。

可选地，第一晶体管q1、第二晶体管q2、第五晶体管q5以及第六晶体管q6为耗尽型PMOS管。其导通电压约为0.687V。

可选地，第三晶体管q3、第四晶体管q4、第七晶体管q7以及第八晶体管q8为耗尽型NMOS管。其导通电压约为0.323V。

可选地，第九晶体管q9以及第十晶体管q10为增强型NMOS管。其导通电压约为0.428V。

需要说明的是，上述晶体管的连接关系以及类型也可以根据需要重新设置，仅需要实现图2-c所示的真值表即可。

可选地，基于上述实施方案，当所述第一节点为所述第一同接收门22的第一输入端时，接入所述第二临时进位；所述第二节点为所述第一同接收门22的第二输入端，并接入所述第三临时进位；所述第三节点为所述第一同接收门22的输出端，并输出所述第四临时进位。

此时，第二临时进位以及第三临时进位根据图2-c所示的真值表输出对应的第四临时进位的值。

可选地，基于上述实施方案，当所述第一节点为所述第二同接收门21的第一输入端时，接入所述第一临时进位；所述第二节点为所述第二同接收门21的第二输入端，并接入所述第四临时进位；所述第三节点为所述第二同接收门21的输出端，并输出所述最终进位。

其中，第一临时进位以及第四临时进位根据图2-c所示的真值表输出对应的最终进位的值。

在一可选实施例中，参考图3、3-a、3-b、3-c所示，所述第一共识门10、所述第二共识门11以及所述第三共识门23均包括第十一晶体管q11、第十二晶体管q12、第十三晶体管q13、第十四晶体管q14、第十五晶体管q15、第十六晶体管q16、第十七晶体管q17、第十八晶体管q18、第十九晶体管q19、第二十晶体管q20、第二十一晶体管q21、第二十二晶体管q22、第二十三晶体管q23、第二十四晶体管q24、第二十五晶体管q25、第二十六晶体管q26、第二十七晶体管q27以及第二十八晶体管q28，所述第十一晶体管q11的受控端、所述第十三晶体管q13的受控端、所述第十五晶体管q15的受控端、所述第十七晶体管q17的受控端、所述第二十晶体管q20的受控端、所述第二十一晶体管q21的受控端、所述第二十二晶体管q22的受控端以及所述第二十四晶体管q24的受控端互相连接为第四节点，所述第四节点为所述第一共识门10的第一输入端或所述第二共识门11的第一输入端或所述第三共识门23的第一输入端；

所述第十二晶体管q12的受控端、所述第十四晶体管q14的受控端、所述第十六晶体管q16的受控端、所述第十八晶体管q18的受控端、所述第十九晶体管q19的受控端、所述第二十三晶体管q23的受控端、所述第二十五晶体管q25的受控端以及所述第二十六晶体管q26的受控端互相连接为第五节点，所述第五节点为所述第一共识门10的第二输入端或所述第二共识门11的第二输入端或所述第三共识门23的第二输入端；

所述第十一晶体管q11的第一端、所述第十九晶体管q19的第一端、所述第二十七晶体管q27的第三端、所述第十五晶体管q15的第一端、所述第二十二晶体管q22的第一端、所述第二十六晶体管q26的第一端以及所述第二十八晶体管q28的受控端连接至电源，所述第十一晶体管q11的第二端与所述第十二晶体管q12的第一端连接；所述第十二晶体管q12的第二端、所述第十三晶体管q13的第一端、所述第二十晶体管q20的第一端、所述第二十一晶体管q21的第一端、所述第二十五晶体管q25的第一端以及所述第二十七晶体管q27的第一端互联；所述第十三晶体管q13的第二端与所述第十四晶体管q14的第一端连接；所述第十四晶体管q14的第二端、所述第十八晶体管q18的第一端、所述第二十一晶体管q21的第二端、所述第二十四晶体管q24的第一端、所述第二十五晶体管q25的第二端、所述第二十六晶体管q26的第一端、所述第二十七晶体管q27的受控端以及所述第二十七晶体管q27的第三端均接地；所述第十五晶体管q15的第二端与所述第十六晶体管q16的第一端连接；所述第十六晶体管q16的第二端、所述第十七晶体管q17的第一端以及所述第二十八晶体管q28的第一端互联；所述第十八晶体管q18的第一端与所述第十七晶体管q17的第二端连接，所述第十八晶体管q18的第二端、所述第二十四晶体管q24的第一端、所述第二十八晶体管q28的第三端以及所述第二十六晶体管q26的第一端接地；所述第二十二晶体管q22的第二端与所述第二十三晶体管q23的第一端连接；所述第二十三晶体管q23的第二端与所述二十四晶体管的第二端连接；所述第二十七晶体管q27的第二端与所述第二十八晶体管q28的第二端连接为为第六节点，所述第六节点为所述第一共识门10的输出端或所述第二共识门11的输出端或所述第三共识门23的输出端。

通过上述晶体管所组成的电路，实现了如图3-c所示的真值表。

可选地，第十二晶体管q12、第十七晶体管q17、第二十晶体管q20、第二十三晶体管q23、第二十五晶体管q25以及第二十六晶体管q26为耗尽型PMOS管。其导通电压约为0.687V。

可选地，第十一晶体管q11、第十三晶体管q13、第十四晶体管q14、第十五晶体管q15、第十六晶体管q16、第十八晶体管q18、第十九晶体管q19、第二十一晶体管q21、第二十二晶体管q22以及第二十四晶体管q24为耗尽型NMOS管。其导通电压约为0.323V。

可选地，第二十七晶体管q27以及第二十八晶体管q28为增强型NMOS管。其导通电压约为0.687V。

需要说明的是，上述晶体管的连接关系以及类型也可以根据需要重新设置，仅需要实现图3-c所示的真值表即可。

可选地，基于上述实施方案，当所述第四节点为所述第一共识门10的第一输入端时，接入所述待压缩信号的第一位；所述第五节点为所述第一共识门10的第二输入端，并接入所述待压缩信号的第二位；所述第六节点为所述第一共识门10的输出端，并输出所述第一临时进位。

其中，待压缩信号的第一位以及待压缩信号的第二位根据图3-c所示的真值表输出对应的第一临时进位的值。

可选地，当所述第四节点为所述第二共识门11的第一输入端时，接入所述待压缩信号的第三位；所述第五节点为所述第二共识门11的第二输入端，并接入所述待压缩信号的第四位；所述第六节点为所述第二共识门11的输出端，并输出所述第二临时进位。

其中，待压缩信号的第三位以及待压缩信号的第四位根据图3-c所示的真值表输出对应的第二临时进位的值。

可选地，当所述第四节点为所述第三共识门23的第一输入端时，接入所述第一临时和；所述第五节点为所述第三共识门23的第二输入端，并接入所述第二临时和；所述第六节点为所述第三共识门23的输出端，并输出所述第三临时进位。

其中，第一临时和以及第二临时和根据图3-c所示的真值表输出对应的第三临时进位的值。

根据本发明实施例的另一方面，参照图4所示，本发明还提供了一种4trit乘法器加法树，用于计算四位的第一相乘信号A4A3A2A1与四位的第一被乘信号B4B3B2B1的第一最终乘积；所述4trit乘法器加法树包括第一层级联结构以及第二层级联结构，所述第一层级联结构包括依次排列的第一半加器101、第一4-2压缩加法器201、第二4-2压缩加法器202、第一全加器301以及第二半加器102，所述第二层级联结构包括第三半加器103、第二全加器302、第三全加器303以及第四全加器304；

所述第一半加器101，用于将所述第一相乘信号的第二位与所述第一被乘信号的第一位的乘积以及所述第一相乘信号的第一位与所述第一被乘信号的第二位的乘积相加以得到所述第一最终乘积的第二位以及第一进位；

所述第一4-2压缩加法器201，用于将所述第一进位、所述第一相乘信号的第三位与所述第一被乘信号的第一位的乘积、所述第一相乘信号的第二位与所述第一被乘信号的第二位的乘积以及所述第一相乘信号的第一位与所述第一被乘信号的第三位的乘积相加以得到第一最终乘积的第三位以及第二进位；

所述第二4-2压缩加法器202，用于将所述第二进位、所述第一相乘信号的第四位与所述第一被乘信号的第一位的乘积、所述第一相乘信号的第三位与所述第一被乘信号的第二位的乘积以及所述第一相乘信号的第二位与所述第一被乘信号的第三位的乘积相加以得到第一中间位的第一位以及第三进位；

所述第一全加器301，用于将所述第三进位、所述第一相乘信号的第四位与所述第一被乘信号的第二位的乘积以及所述第一相乘信号的第三位与所述第一被乘信号的第三位的乘积相加以得到所述第一中间位的第二位；

所述第二半加器102，用于将所述第一相乘信号的第四位与所述第一被乘信号的第三位的乘积以及空位相加，以得到所述第一中间位的第三位；

所述第三半加器103，用于将所述第一中间位的第一位以及所述第一相乘信号的第一位与所述第一被乘信号的第四位的乘积相加以得到所述第一最终乘积的第四位以及第四进位；

所述第二全加器302，用于将所述第四进位、所述第一中间位的第二位以及所述第一相乘信号的第二位与所述第一被乘信号的第四位的乘积相加以得到所述第一最终乘积的第五位以及第五进位；

所述第三全加器303，用于将所述第五进位、所述第一中间位的第三位以及所述第一相乘信号的第三位与所述第一被乘信号的第四位的乘积相加以得到所述第一最终乘积的第六位以及第六进位；

所述第四全加器304，用于将所述第六进位以及所述第一相乘信号的第四位与所述第一被乘信号的第四位的乘积相加以得到所述第一最终乘积的第七位。

本方案的4trit乘法器相比于传统的4trit乘法器而言，具有以下优点：首先，它使用更少的加法器，其次，由于减少了并行层数，因此计算更加高效。总之，通过引入4-2压缩器，我们可以在三元逻辑下提高数据密度并降低电路中的晶体管数量，从而进一步优化了三进制加法器的性能。这对于在三进制编码中进行高效计算非常有价值。对4trit乘法器的传统加法树和优化，减少了晶体管使用数量，减少了延时，减少了功耗延时积PDP，提高了计算效率。基于4-2压缩器加法树设计的乘法器，与非4-2压缩器方法的加法器相比。经过4-2压缩器设计后，晶体管数量均得到了减少，最差延时也有一定的减少，且随着乘法器规模的增大，4-2压缩器使用的占比提高，这种改善效果更明显。因此，在4trit乘法器中，通过上述引入4-2压缩器的设计，减少了电路级数，这意味着在执行复杂计算时，电信号需要通过较少的级别才能到达目标。这减少了计算的延迟，使计算更加高效。其次，通过4-2压缩器优化，减少了晶体管的数量。这对于集成电路设计来说非常重要，因为减少晶体管数量可以降低电路的功耗和成本。另一个重要的方面是，在优化后的电路中，最长路径上的加法器数量也减少了。这对于提高电路的性能和稳定性非常有帮助，因为减少了在最长路径上的信号传播延迟，从而减少了潜在的时序问题。总的来说，4-2压缩器的引入对传统加法器进行了有效的优化，提高了计算效率、降低了功耗和成本，并改善了电路的性能和稳定性。这种优化对于将三元逻辑和三进制编码用于高效计算具有重要意义。

根据本发明实施例的另一方面，参照图5所示，本发明还提供了一种4trit乘法器加法树，其特征在于，用于计算四位的第二相乘信号a4a3a2a1与四位的第二被乘信号b4b3b2b1的第二最终乘积；所述4trit乘法器加法树包括第三层级联结构以及第四层级联结构，所述第三层级联结构包括依次排列的第四半加器104、第五全加器305、第三4-2压缩加法器203、第六全加器306以及第五半加器105，所述第二层级联结构包括第六半加器106、第七全加器307、第八全加器308、第九全加器309以及第十全加器310；

所述第四半加器104，用于将所述第二相乘信号的第二位与所述第二被乘信号的第一位的乘积以及所述第二相乘信号的第一位与所述第二被乘信号的第二位的乘积相加以得到所述第二最终乘积的第二位以及第八进位；

所述第五全加器305，用于将所述第二相乘信号的第三位与所述第二被乘信号的第一位的乘积、所述第二相乘信号的第二位与所述第二被乘信号的第二位的乘积以及所述第二相乘信号的第一位与所述第二被乘信号的第三位的乘积相加以得到所述第二中间位的第一位以及第九进位；

所述第三4-2压缩加法器203，用于将所述第二相乘信号的第四位与所述第二被乘信号的第一位的乘积、所述第二相乘信号的第三位与所述第二被乘信号的第二位的乘积、所述第二相乘信号的第二位与所述第二被乘信号的第三位的乘积以及所述第二相乘信号的第一位与第二被乘信号的第四位的乘积相加以得到第二中间位的第二位以及第十进位；

所述第六全加器306，用于将所述第二相乘信号的第四位与所述第二被乘信号的第二位的乘积、所述第二相乘信号的第三位与所述第二被乘信号的第三位的乘积以及所述第二相乘信号的第二位与所述第二被乘信号的第四位的乘积相加以得到所述第二中间位的第三位以及第十一进位；

所述第五半加器105，用于将所述第二相乘信号的第四位与所述第二被乘信号的第三位的乘积以及所述第二相乘信号的第三位与所述第二被乘信号的第四位的乘积相加以得到所述第二中间位的第四位以及第十二进位；

所述第六半加器106，用于将所述第八进位与所述第二中间位的第一位相加以得到所述第二最终乘积的第三位；

所述第七全加器307，用于将所述第九进位与所述第二中间位的第二位相加以得到所述第二最终乘积的第四位；

所述第八全加器308，用于将所述第十进位与所述第二中间位的第三位相加以得到所述第二最终乘积的第五位；

第九全加器309，用于将所述第十一进位与所述第二中间位的第四位相加以得到所述第二最终乘积的第六位；

第十全加器310，用于将所述第二相乘信号的第四位与所述第二被乘信号的第四位的乘积以及所述第十二进位相加以得到所述第二最终乘积的第七位。

本方案的4trit乘法器相比于如图9所示的传统的4trit乘法器而言，具有以下优点：首先，它需要更少的加法器，其次，由于减少了并行层数，因此计算更加高效。总之，通过引入4-2压缩器，我们可以在三元逻辑下提高数据密度并降低电路中的晶体管数量，从而进一步优化了三进制加法器的性能。这对于在三进制编码中进行高效计算非常有价值。对4trit乘法器的华莱士树优化，减少了晶体管使用数量，减少了延时，减少了功耗延时积PDP，提高了计算效率。首先，它们减少了电路级数，这意味着在执行复杂计算时，电信号需要通过较少的级别才能到达目标。这减少了计算的延迟，使计算更加高效。其次，通过4-2压缩器优化，减少了晶体管的数量。这对于集成电路设计来说非常重要，因为减少晶体管数量可以降低电路的功耗和成本。另一个重要的方面是，在优化后的电路中，最长路径上的加法器数量也减少了。这对于提高电路的性能和稳定性非常有帮助，因为减少了在最长路径上的信号传播延迟，从而减少了潜在的时序问题。总的来说，4-2压缩器的引入对华莱士加法树进行了有效的优化，提高了计算效率、降低了功耗和成本，并改善了电路的性能和稳定性。这种优化对于将三元逻辑和三进制编码用于高效计算具有重要意义。基于4-2压缩器加法树设计的乘法器，与非4-2压缩器方法的加法器相比。华莱士树方案的乘法器经过4-2压缩器设计后，晶体管数量均得到了减少，最差延时也有一定的减少，且随着乘法器规模的增大，4-2压缩器使用的占比提高，这种改善效果更明显。

根据本发明实施例的另一方面，参照图6所示，本发明还提供了一种6trit乘法器加法树，其特征在于，用于计算六位的第四相乘信号X6X5X4X3X2X1与六位的第三被乘信号Y6Y5Y4Y3Y2Y1的乘积；所述6trit乘法器加法树包括第五层级联结构、第六层级联结构以及第七层级联结构；

所述第五层级联结构包括依次排列的第七半加器107、第十一全加器311、第四4-2压缩加法器204、第五4-2压缩加法器205、第六4-2压缩加法器206、第十二全加器312以及第八半加器108；

所述第六层级联结构包括第九半加器109、第七4-2压缩加法器207、第八4-2压缩加法器208、第九4-2压缩加法器209、第十4-2压缩加法器210、第十一4-2压缩加法器211以及第十半加器110；

所述第七层级联结构包括第十一半加器111、第十三全加器313、第十四全加器314、第十五全加器315、第十六全加器316以及第十七全加器317；

所述第七半加器107，用于将所述第四相乘信号的第二位与所述第三被乘信号的第一位的乘积以及所述第四相乘信号的第一位与所述第三被乘信号的第二位的乘积相加以得到所述第三最终乘积的第二位以及第十三进位；

所述第十一全加器311，用于将所述第十三进位、所述第四相乘信号的第三位与所述第三被乘信号的第一位的乘积、所述第四相乘信号的第二位与所述第三被乘信号的第二位的乘积以及所述第四相乘信号的第一位与所述第三被乘信号的第三位的乘积相加以得到第三最终乘积的第三位以及第十四进位；

所述第四4-2压缩加法器204，用于将所述第十四进位、所述第四相乘信号的第四位与第三被乘信号的第一位的乘积、所述第四相乘信号的第三位与所述第三被乘信号的第二位的乘积以及所述第四相乘信号的第二位与所述第三被乘信号的第三位的乘积相加以得到第三中间位的第一位以及第十五进位；

所述第五4-2压缩加法器205，用于将所述第十五进位、所述第四相乘信号的第五位与所述第三被乘信号的第一位的乘积、所述第四相乘信号的第四位与所述第三被乘信号的第二位的乘积以及所述第四相乘信号的第三位与所述第三被乘信号的第三位的乘积相加以得到第三中间位的第二位以及第十六进位；

所述第六4-2压缩加法器206，用于将所述第十六进位、所述第四相乘信号的第六位与所述第三被乘信号的第一位的乘积、所述第四相乘信号的第五位与所述第三被乘信号的第二位的乘积以及所述第四相乘信号的第四位与所述第三被乘信号的第三位的乘积相加以得到第三中间位的第三位以及第十七进位；

所述第十二全加器312，用于将所述第十七进位、所述第四相乘信号的第六位与所述第三被乘信号的第二位的乘积以及所述第四相乘信号的第五位与所述第三被乘信号的第三位的乘积相加以得到所述第三中间位的第四位；

所述第八半加器108，用于将所述第四相乘信号的第六位与所述第三被乘信号的第三位的乘积以及空位相加，以得到所述第三中间位的第五位以及第十八进位；

所述第九半加器109，用于将所述第三中间位的第一位以及所述第四相乘信号的第一位与所述第三被乘信号的第四位的乘积相加以得到所述第三最终乘积的第四位以及第十九进位；

所述第七4-2压缩加法器207，用于将所述第十九进位、所述第三中间位的第二位、所述第四相乘信号的第二位与所述第三被乘信号的第四位的乘积以及所述第四相乘信号的第一位与所述第三被乘信号的第五位的乘积相加以得到所述第三最终乘积的第五位以及第二十进位；

所述第八4-2压缩加法器208，用于将所述第二十进位、所述第三中间位的第三位、所述第四相乘信号的第三位与所述第三被乘信号的第四位的乘积以及所述第四相乘信号的第二位与所述第三被乘信号的第五位的乘积相加以得到所述第四中间位的的第一位以及第二十一进位；

所述第九4-2压缩加法器209，用于将所述第二十一进位、所述第三中间位的第四位、所述第四相乘信号的第四位与所述第三被乘信号的第四位的乘积以及所述第四相乘信号的第三位与所述第三被乘信号的第五位的乘积相加以得到所述第四中间位的的第二位以及第二十二进位；

所述第十4-2压缩加法器210，用于将所述第三中间位的第五位、所述第四相乘信号的第五位与所述第三被乘信号的第四位的乘积以及所述第四相乘信号的第四位与所述第三被乘信号的第五位的乘积相加以得到所述第四中间位的的第三位以及第二十三进位；

所述第十一4-2压缩加法器211，用于将所述第二十三进位、所述第四相乘信号的第六位与所述第三被乘信号的第四位的乘积以及所述第四相乘信号的第五位与所述第三被乘信号的第五位的乘积相加以得到所述第四中间位的第四位以及第二十四进位；

所述第十半加器110，用于将所述第四相乘信号的第六位与所述第三被乘信号的第五位的乘积以及空位相加，以得到所述第四中间位的第五位；

所述第十一半加器111，用于将所述第四中间位的第一位以及所述第四相乘信号的第一位与所述第三被乘信号的第六位的乘积相加以得到所述第三最终乘积的第六位以及第二十五进位；

所述第十三全加器313，用于将所述第二十五进位、所述第四中间位的第二位以及所述第四相乘信号的第二位与所述第三被乘信号的第六位的乘积相加以得到所述第三最终乘积的第七位以及第二十六进位；

所述第十四全加器314，用于将所述第二十六进位、所述第四中间位的第三位以及所述第四相乘信号的第三位与所述第三被乘信号的第六位的乘积相加以得到所述第三最终乘积的第八位以及第二十七进位；

所述第十五全加器315，用于将所述第二十七进位、所述第四中间位的第四位以及所述第四相乘信号的第四位与所述第三被乘信号的第六位的乘积相加以得到所述第三最终乘积的第九位以及第二十八进位；

所述第十六全加器316，用于将所述第二十八进位、所述第四中间位的第五位以及所述第四相乘信号的第五位与所述第三被乘信号的第六位的乘积相加以得到所述第三最终乘积的第十位以及第二十九进位；

所述第十七全加器317，用于将所述第二十四进位、所述第二十九进位以及所述第四相乘信号的第六位与所述第三被乘信号的第六位的乘积相加以得到所述第三最终乘积的第十一位。

本方案的6trit乘法器相比于传统的6trit乘法器而言，具有以下优点：首先，它需要更少的加法器，其次，由于减少了并行层数，因此计算更加高效。总之，通过引入4-2压缩器，我们可以在三元逻辑下提高数据密度并降低电路中的晶体管数量，从而进一步优化了三进制加法器的性能。这对于在三进制编码中进行高效计算非常有价值。对6trit乘法器的传统加法树优化，减少了晶体管使用数量，减少了延时，减少了功耗延时积PDP，提高了计算效率。首先，它们减少了电路级数，这意味着在执行复杂计算时，电信号需要通过较少的级别才能到达目标。这减少了计算的延迟，使计算更加高效。其次，通过4-2压缩器优化，减少了晶体管的数量。这对于集成电路设计来说非常重要，因为减少晶体管数量可以降低电路的功耗和成本。另一个重要的方面是，在优化后的电路中，最长路径上的加法器数量也减少了。这对于提高电路的性能和稳定性非常有帮助，因为减少了在最长路径上的信号传播延迟，从而减少了潜在的时序问题。总的来说，4-2压缩器的引入对传统加法器进行了有效的优化，提高了计算效率、降低了功耗和成本，并改善了电路的性能和稳定性。这种优化对于将三元逻辑和三进制编码用于高效计算具有重要意义。参考图8所示，6trit传统加法树乘法器在经过4-2压缩器方案设计的加法树优化后，晶体管数量减少了5.8％，延时减少20％，功耗延时积PDP减少19％。

根据本发明实施例的另一方面，参照图7所示，本发明还提供了一种6trit乘法器加法树，其特征在于，用于计算六位的第四相乘信号x6x5x4x3x2x1与六位的第四被乘信号y6y5y4y3y2y1的乘积；所述6trit乘法器加法树包括第八层级联结构、第九层级联结构以及第十层级联结构；

所述第八层级联结构包括第十二半加器112、第十八全加器318、第十二4-2压缩加法器212、第十三4-2压缩加法器213、第十四4-2压缩加法器214、第十九全加器319以及第十三半加器113；

所述第九层级联结构包括第十四半加器114、第十五半加器115、第二十全加器320、第十五4-2压缩加法器215、第十六4-2压缩加法器216、第十七4-2压缩加法器217、第十八4-2压缩加法器218以及第十六半加器116；

所述第十层级联结构包括第十七半加器117、第二十一全加器321、第二十二全加器322、第二十三全加器323、第二十四全加器324、第二十五全加器325、第二十六全加器326以及第二十七全加器327；

所述第十二半加器112，用于将所述第四相乘信号的第二位与所述第四被乘信号的第一位的乘积以及所述第四相乘信号的第一位与所述第四被乘信号的第二位的乘积相加以得到所述第四最终乘积的第二位以及第三十进位；

所述第十八全加器318，用于将所述第四相乘信号的第三位与所述第四被乘信号的第一位的乘积、所述第四相乘信号的第二位与所述第四被乘信号的第二位的乘积以及所述第四相乘信号的第一位与所述第四被乘信号的第三位的乘积相加以得到第五中间位的第一位以及第三十一进位；

所述第十二4-2压缩加法器212，用于将所述第四相乘信号的第四位与第四被乘信号的第一位的乘积、所述第四相乘信号的第三位与所述第四被乘信号的第二位的乘积、所述第四相乘信号的第二位与所述第四被乘信号的第三位的乘积以及所述第四相乘信号的第一位与所述第四被乘信号的第四位的乘积相加以得到第五中间位的第二位以及第三十二进位；

所述第十三4-2压缩加法器213，用于将所述第四相乘信号的第五位与所述第四被乘信号的第一位的乘积、所述第四相乘信号的第四位与所述第四被乘信号的第二位的乘积、所述第四相乘信号的第三位与所述第四被乘信号的第三位的乘积以及所述第四相乘信号的第二位与所述第四被乘信号的第四位的乘积相加以得到第五中间位的第三位以及第三十三进位；

所述第十四4-2压缩加法器214，用于将所述第四相乘信号的第六位与所述第四被乘信号的第一位的乘积、所述第四相乘信号的第五位与所述第四被乘信号的第二位的乘积、所述第四相乘信号的第四位与所述第四被乘信号的第三位的乘积以及所述第四相乘信号的第三位与所述第四被乘信号的第四位的乘积相加以得到第五中间位的第四位以及第三十四进位；

所述第十九全加器319，用于将所述第四相乘信号的第六位与所述第四被乘信号的第二位的乘积、所述第四相乘信号的第五位与所述第四被乘信号的第三位的乘积以及所述第四相乘信号的第四位与所述第四被乘信号的第四位的乘积相加以得到所述第五中间位的第五位以及第三十五进位；

所述第十三半加器113，用于将所述第四相乘信号的第六位与所述第四被乘信号的第三位的乘积以及所述第四相乘信号的第五位与所述第四被乘信号的第四位的乘积相加，以得到所述第五中间位的第六位以及第三十六进位；

所述第十四半加器114，用于将所述第五中间位的第一位以及所述第三十进位相加以得到所述第四最终乘积的第三位以及第三十七进位；

所述第十五半加器115，用于将所述第五中间位的第二位以及所述第三十一进位相加以得到所述第六中间位的第一位以及第三十八进位；

所述第二十全加器320，用于将所述第五中间位的第三位、所述第三十二进位以及所述第四相乘信号的第一位与所述第四被乘信号的第五位的乘积相加，以得到所述第六中间位的第二位以及第三十九进位；

所述第十五4-2压缩加法器215，用于将所述第五中间位的第四位、所述第三十三进位、所述第四相乘信号的第二位与所述第四被乘信号的第五位的乘积以及所述第四相乘信号的第一位与所述第四被乘信号的第六位的乘积相加以得到所述第六中间位的第三位以及第四十进位；

所述第十六4-2压缩加法器216，用于将所述第五中间位的第五位、所述第三十四进位、所述第四相乘信号的第三位与所述第四被乘信号的第五位的乘积以及所述第四相乘信号的第二位与所述第四被乘信号的第六位的乘积相加以得到所述第六中间位的的第四位以及第四十一进位；

所述第十七4-2压缩加法器217，用于将所述第五中间位的第六位、所述第三十五进位、所述第四相乘信号的第四位与所述第四被乘信号的第五位的乘积以及所述第四相乘信号的第三位与所述第四被乘信号的第六位的乘积相加以得到所述第六中间位的的第五位以及第四十二进位；

所述第十六半加器116，用于将所述第四相乘信号的第六位与所述第四被乘信号的第五位的乘积以及所述第四相乘信号的第五位与所述第四被乘信号的第六位的乘积相加以得到所述第六中间位的的第六位以及第四十三进位；

所述第十七半加器117，用于将所述第六中间位的的第一位与所述第三十六进位相加，以得到所述第四相乘信号的第四位以及第四十四进位；

所述第二十一全加器321，用于将所述第四十四进位、所述第六中间位的第二位与所述第三十七进位相加，以得到所述第四相乘信号的第五位以及第四十五进位；

所述第二十二全加器322，用于将所述第四十五进位、所述第六中间位的第三位与所述第三十八进位相加，以得到所述第四相乘信号的第六位以及第四十六进位；

所述第二十三全加器323，用于将所述第四十六进位、所述第六中间位的第四位与所述第三十九进位相加，以得到所述第四相乘信号的第七位以及第四十七进位；

所述第二十四全加器324，用于将所述第四十七进位、所述第六中间位的第五位与所述第四十进位相加，以得到所述第四相乘信号的第八位以及第四十八进位；

所述第二十五全加器325，用于将所述第四十八进位、所述第六中间位的第六位与所述第四十一进位相加，以得到所述第四相乘信号的第九位以及第四十九进位；

所述第二十六全加器326，用于将所述第四十九进位、所述第六中间位的第七位与所述第四十二进位相加，以得到所述第四相乘信号的第十位以及第五十进位；

所述第二十七全加器327，用于将所述第五十进位、所述第六中间位的第八位与所述第四十三进位相加，以得到所述第四相乘信号的第十一位以及第五十一进位。

本方案的6trit乘法器相比于传统的6trit乘法器而言，具有以下优点：首先，它需要更少的加法器，其次，由于减少了并行层数，因此计算更加高效。总之，通过引入4-2压缩器，我们可以在三元逻辑下提高数据密度并降低电路中的晶体管数量，从而进一步优化了三进制加法器的性能。这对于在三进制编码中进行高效计算非常有价值。对6trit乘法器的华莱士树优化，减少了晶体管使用数量，减少了延时，减少了功耗延时积PDP，提高了计算效率。首先，它们减少了电路级数，这意味着在执行复杂计算时，电信号需要通过较少的级别才能到达目标。这减少了计算的延迟，使计算更加高效。其次，通过4-2压缩器优化，减少了晶体管的数量。这对于集成电路设计来说非常重要，因为减少晶体管数量可以降低电路的功耗和成本。另一个重要的方面是，在优化后的电路中，最长路径上的加法器数量也减少了。这对于提高电路的性能和稳定性非常有帮助，因为减少了在最长路径上的信号传播延迟，从而减少了潜在的时序问题。总的来说，4-2压缩器的引入对华莱士加法树进行了有效的优化，提高了计算效率、降低了功耗和成本，并改善了电路的性能和稳定性。这种优化对于将三元逻辑和三进制编码用于高效计算具有重要意义。参考图8所示，6trit华莱士树加法树乘法器在经过4-2压缩器方案设计优化后，晶体管数量减少了7.1％，延时减少13％，功耗延时积PDP减少9.7％。

需要说明的是，由于本申请的电化学检测设备可以实施4-2压缩加法器的所有实施例，因此本申请的电化学检测设备具有4-2压缩加法器所有的有益效果，在此不再赘述。

在此提供的算法或显示不与任何特定计算机、虚拟系统或者其它设备固有相关。此外，本发明实施例也不针对任何特定编程语言。

在此处所提供的说明书中，说明了大量具体细节。然而能够理解，本发明的实施例可以在没有这些具体细节的情况下实践。类似地，为了精简本发明并帮助理解各个发明方面中的一个或多个，在上面对本发明的示例性实施例的描述中，本发明实施例的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。其中，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本发明的单独实施例。

本领域技术人员可以理解，可以对实施例中的设备中的模块进行自适应性地改变并且把它们设置在与该实施例不同的一个或多个设备中。可以把实施例中的模块或单元或组件组合成一个模块或单元或组件，以及此外可以把它们分成多个子模块或子单元或子组件。除了这样的特征和/或过程或者单元中的至少一些是相互排斥之外。

应该注意的是上述实施例对本发明进行说明而不是对本发明进行限制，并且本领域技术人员在不脱离所附权利要求的范围的情况下可设计出替换实施例。在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。本发明可以借助于包括有若干不同元件的硬件以及借助于适当编程的计算机来实现。在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。单词第一、第二、以及第三等的使用不表示任何顺序。可将这些单词解释为名称。上述实施例中的步骤，除有特殊说明外，不应理解为对执行顺序的限定。

Claims (9)

1.一种4-2压缩加法器，其特征在于，所述4-2压缩加法器包括：

第一求和门，用于接入待压缩信号的第一位以及所述待压缩信号的第二位，并计算得到第一临时和；

第二求和门，用于接入待压缩信号的第三位以及待压缩信号的第四位，并计算得到第二临时和；

第三求和门，分别与所述第一求和门以及所述第二求和门连接，用于接入所述第一临时和以及所述第二临时和，并计算得到最终和位；

第一共识门，用于接入所述待压缩信号的第一位以及所述待压缩信号的第二位，并计算得到第一临时进位；

第二共识门，用于接入所述待压缩信号的第三位以及所述待压缩信号的第四位，并计算得到第二临时进位；

第三共识门，分别与所述第一求和门以及所述第二求和门连接，用于接入所述第一临时和以及所述第二临时和，并计算得到第三临时进位；

第一同接收门，分别与所述第二共识门以及所述第三共识门连接，用于接入所述第二临时进位以及所述第三临时进位，并计算得到第四临时进位；

第二同接收门，分别与所述第一共识门以及所述第二同接收门连接，用于接入所述第一临时进位以及所述第四临时进位，并计算得到最终进位，并与所述最终和位组成所述4-2压缩加法器的输出。

2.根据权利要求1所述的4-2压缩加法器，其特征在于，所述第一同接收门以及所述第二同接收门均包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管以及第十晶体管，所述第一晶体管的受控端、所述第三晶体管的受控端、所述第四晶体管的受控端、所述第五晶体管的受控端、所述第六晶体管的受控端互相连接为第一节点，所述第一节点为所述第一同接收门的第一输入端或所述第二同接收门的第一输入端，所述第一晶体管的第一端、所述第四晶体管的第一端、所述第八晶体管的第一端、所述第九晶体管的第三端以及所述第十晶体管的第三端连接至电源，所述第一晶体管的第二端与所述第二晶体管的第一端连接；所述第二晶体管的受控端、所述第七晶体管的受控端以及所述第八晶体管的受控端互相连接为第二节点，所述第二节点为所述第一同接收门的第二输入端或所述第二同接收门的第二输入端，所述第二晶体管的第二端、所述第三晶体管的第一端、所述第七晶体管的第一端以及所述第九晶体管的第一端互相连接；所述第三晶体管的第二端与所述第九晶体管的受控端连接；所述第七晶体管的第二端接地；

所述第四晶体管的第二端、所述第五晶体管的第一端、所述第八晶体管的第二端以及所述第十晶体管的第一端互联；所述第五晶体管的第二端与所述第六晶体管的第一端连接；所述第六晶体管的第二端与所述第十晶体的第三端接地，所述第九晶体管的第二端与所述第十晶体管的第二端连接为第三节点，所述第三节点为所述第一同接收门的输出端以及所述第二同接收门的输出端。

3.根据权利要求2所述的4-2压缩加法器，其特征在于，当所述第一节点为所述第一同接收门的第一输入端时，接入所述第二临时进位；所述第二节点为所述第一同接收门的第二输入端，并接入所述第三临时进位；所述第三节点为所述第一同接收门的输出端，并输出所述第四临时进位；

当所述第一节点为所述第二同接收门的第一输入端时，接入所述第一临时进位；所述第二节点为所述第二同接收门的第二输入端，并接入所述第四临时进位；所述第三节点为所述第二同接收门的输出端，并输出所述最终进位。

4.根据权利要求2所述的4-2压缩加法器，其特征在于，所述第一共识门、所述第二共识门以及所述第三共识门均包括第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管、第二十一晶体管、第二十二晶体管、第二十三晶体管、第二十四晶体管、第二十五晶体管、第二十六晶体管、第二十七晶体管以及第二十八晶体管，所述第十一晶体管的受控端、所述第十三晶体管的受控端、所述第十五晶体管的受控端、所述第十七晶体管的受控端、所述第二十晶体管的受控端、所述第二十一晶体管的受控端、所述第二十二晶体管的受控端以及所述第二十四晶体管的受控端互相连接为第四节点，所述第四节点为所述第一共识门的第一输入端或所述第二共识门的第一输入端或所述第三共识门的第一输入端；

所述第十二晶体管的受控端、所述第十四晶体管的受控端、所述第十六晶体管的受控端、所述第十八晶体管的受控端、所述第十九晶体管的受控端、所述第二十三晶体管的受控端、所述第二十五晶体管的受控端以及所述第二十六晶体管的受控端互相连接为第五节点，所述第五节点为所述第一共识门的第二输入端或所述第二共识门的第二输入端或所述第三共识门的第二输入端；

所述第十一晶体管的第一端、所述第十九晶体管的第一端、所述第二十七晶体管的第三端、所述第十五晶体管的第一端、所述第二十二晶体管的第一端、所述第二十六晶体管的第一端以及所述第二十八晶体管的受控端连接至电源，所述第十一晶体管的第二端与所述第十二晶体管的第一端连接；所述第十二晶体管的第二端、所述第十三晶体管的第一端、所述第二十晶体管的第一端、所述第二十一晶体管的第一端、所述第二十五晶体管的第一端以及所述第二十七晶体管的第一端互联；所述第十三晶体管的第二端与所述第十四晶体管的第一端连接；所述第十四晶体管的第二端、所述第十八晶体管的第一端、所述第二十一晶体管的第二端、所述第二十四晶体管的第一端、所述第二十五晶体管的第二端、所述第二十六晶体管的第一端、所述第二十七晶体管的受控端以及所述第二十七晶体管的第三端均接地；所述第十五晶体管的第二端与所述第十六晶体管的第一端连接；所述第十六晶体管的第二端、所述第十七晶体管的第一端以及所述第二十八晶体管的第一端互联；所述第十八晶体管的第一端与所述第十七晶体管的第二端连接，所述第十八晶体管的第二端、所述第二十四晶体管的第一端、所述第二十八晶体管的第三端以及所述第二十六晶体管的第一端接地；所述第二十二晶体管的第二端与所述第二十三晶体管的第一端连接；所述第二十三晶体管的第二端与所述二十四晶体管的第二端连接；所述第二十七晶体管的第二端与所述第二十八晶体管的第二端连接为为第六节点，所述第六节点为所述第一共识门的输出端或所述第二共识门的输出端或所述第三共识门的输出端。

5.根据权利要求4所述的4-2压缩加法器，其特征在于，当所述第四节点为所述第一共识门的第一输入端时，接入所述待压缩信号的第一位；所述第五节点为所述第一共识门的第二输入端，并接入所述待压缩信号的第二位；所述第六节点为所述第一共识门的输出端，并输出所述第一临时进位；

当所述第四节点为所述第二共识门的第一输入端时，接入所述待压缩信号的第三位；所述第五节点为所述第二共识门的第二输入端，并接入所述待压缩信号的第四位；所述第六节点为所述第二共识门的输出端，并输出所述第二临时进位；

当所述第四节点为所述第三共识门的第一输入端时，接入所述第一临时和；所述第五节点为所述第三共识门的第二输入端，并接入所述第二临时和；所述第六节点为所述第三共识门的输出端，并输出所述第三临时进位。

6.一种4trit乘法器加法树，其特征在于，用于计算四位的第一相乘信号与四位的第一被乘信号的第一最终乘积；所述4trit乘法器加法树包括第一层级联结构以及第二层级联结构，所述第一层级联结构包括依次排列的第一半加器、第一4-2压缩加法器、第二4-2压缩加法器、第一全加器以及第二半加器，所述第二层级联结构包括第三半加器、第二全加器、第三全加器以及第四全加器；

所述第一半加器，用于将所述第一相乘信号的第二位与所述第一被乘信号的第一位的乘积以及所述第一相乘信号的第一位与所述第一被乘信号的第二位的乘积相加以得到所述第一最终乘积的第二位以及第一进位；

所述第一4-2压缩加法器，用于将所述第一进位、所述第一相乘信号的第三位与所述第一被乘信号的第一位的乘积、所述第一相乘信号的第二位与所述第一被乘信号的第二位的乘积以及所述第一相乘信号的第一位与所述第一被乘信号的第三位的乘积相加以得到第一最终乘积的第三位以及第二进位；

所述第二4-2压缩加法器，用于将所述第二进位、所述第一相乘信号的第四位与所述第一被乘信号的第一位的乘积、所述第一相乘信号的第三位与所述第一被乘信号的第二位的乘积以及所述第一相乘信号的第二位与所述第一被乘信号的第三位的乘积相加以得到第一中间位的第一位以及第三进位；

所述第一全加器，用于将所述第三进位、所述第一相乘信号的第四位与所述第一被乘信号的第二位的乘积以及所述第一相乘信号的第三位与所述第一被乘信号的第三位的乘积相加以得到所述第一中间位的第二位；

所述第二半加器，用于将所述第一相乘信号的第四位与所述第一被乘信号的第三位的乘积以及空位相加，以得到所述第一中间位的第三位；

所述第三半加器，用于将所述第一中间位的第一位以及所述第一相乘信号的第一位与所述第一被乘信号的第四位的乘积相加以得到所述第一最终乘积的第四位以及第四进位；

所述第二全加器，用于将所述第四进位、所述第一中间位的第二位以及所述第一相乘信号的第二位与所述第一被乘信号的第四位的乘积相加以得到所述第一最终乘积的第五位以及第五进位；

所述第三全加器，用于将所述第五进位、所述第一中间位的第三位以及所述第一相乘信号的第三位与所述第一被乘信号的第四位的乘积相加以得到所述第一最终乘积的第六位以及第六进位；

所述第四全加器，用于将所述第六进位以及所述第一相乘信号的第四位与所述第一被乘信号的第四位的乘积相加以得到所述第一最终乘积的第七位。

7.一种4trit乘法器加法树，其特征在于，用于计算四位的第二相乘信号与四位的第二被乘信号的第二最终乘积；所述4trit乘法器加法树包括第三层级联结构以及第四层级联结构，所述第三层级联结构包括依次排列的第四半加器、第五全加器、第三4-2压缩加法器、第六全加器以及第五半加器，所述第二层级联结构包括第六半加器、第七全加器、第八全加器、第九全加器以及第十全加器；

所述第四半加器，用于将所述第二相乘信号的第二位与所述第二被乘信号的第一位的乘积以及所述第二相乘信号的第一位与所述第二被乘信号的第二位的乘积相加以得到所述第二最终乘积的第二位以及第八进位；

所述第五全加器，用于将所述第二相乘信号的第三位与所述第二被乘信号的第一位的乘积、所述第二相乘信号的第二位与所述第二被乘信号的第二位的乘积以及所述第二相乘信号的第一位与所述第二被乘信号的第三位的乘积相加以得到所述第二中间位的第一位以及第九进位；

所述第三4-2压缩加法器，用于将所述第二相乘信号的第四位与所述第二被乘信号的第一位的乘积、所述第二相乘信号的第三位与所述第二被乘信号的第二位的乘积、所述第二相乘信号的第二位与所述第二被乘信号的第三位的乘积以及所述第二相乘信号的第一位与第二被乘信号的第四位的乘积相加以得到第二中间位的第二位以及第十进位；

所述第六全加器，用于将所述第二相乘信号的第四位与所述第二被乘信号的第二位的乘积、所述第二相乘信号的第三位与所述第二被乘信号的第三位的乘积以及所述第二相乘信号的第二位与所述第二被乘信号的第四位的乘积相加以得到所述第二中间位的第三位以及第十一进位；

所述第五半加器，用于将所述第二相乘信号的第四位与所述第二被乘信号的第三位的乘积以及所述第二相乘信号的第三位与所述第二被乘信号的第四位的乘积相加以得到所述第二中间位的第四位以及第十二进位；

所述第六半加器，用于将所述第八进位与所述第二中间位的第一位相加以得到所述第二最终乘积的第三位；

所述第七全加器，用于将所述第九进位与所述第二中间位的第二位相加以得到所述第二最终乘积的第四位；

所述第八全加器，用于将所述第十进位与所述第二中间位的第三位相加以得到所述第二最终乘积的第五位；

第九全加器，用于将所述第十一进位与所述第二中间位的第四位相加以得到所述第二最终乘积的第六位；

第十全加器，用于将所述第二相乘信号的第四位与所述第二被乘信号的第四位的乘积以及所述第十二进位相加以得到所述第二最终乘积的第七位。

8.一种6trit乘法器加法树，其特征在于，用于计算六位的第四相乘信号与六位的第三被乘信号的乘积；所述6trit乘法器加法树包括第五层级联结构、第六层级联结构以及第七层级联结构；

所述第五层级联结构包括依次排列的第七半加器、第十一全加器、第四4-2压缩加法器、第五4-2压缩加法器、第六4-2压缩加法器、第十二全加器以及第八半加器；

所述第六层级联结构包括第九半加器、第七4-2压缩加法器、第八4-2压缩加法器、第九4-2压缩加法器、第十4-2压缩加法器、第十一4-2压缩加法器以及第十半加器；

所述第七层级联结构包括第十一半加器、第十三全加器、第十四全加器、第十五全加器、第十六全加器以及第十七全加器；

所述第七半加器，用于将所述第四相乘信号的第二位与所述第三被乘信号的第一位的乘积以及所述第四相乘信号的第一位与所述第三被乘信号的第二位的乘积相加以得到所述第三最终乘积的第二位以及第十三进位；

所述第十一全加器，用于将所述第十三进位、所述第四相乘信号的第三位与所述第三被乘信号的第一位的乘积、所述第四相乘信号的第二位与所述第三被乘信号的第二位的乘积以及所述第四相乘信号的第一位与所述第三被乘信号的第三位的乘积相加以得到第三最终乘积的第三位以及第十四进位；

所述第四4-2压缩加法器，用于将所述第十四进位、所述第四相乘信号的第四位与第三被乘信号的第一位的乘积、所述第四相乘信号的第三位与所述第三被乘信号的第二位的乘积以及所述第四相乘信号的第二位与所述第三被乘信号的第三位的乘积相加以得到第三中间位的第一位以及第十五进位；

所述第五4-2压缩加法器，用于将所述第十五进位、所述第四相乘信号的第五位与所述第三被乘信号的第一位的乘积、所述第四相乘信号的第四位与所述第三被乘信号的第二位的乘积以及所述第四相乘信号的第三位与所述第三被乘信号的第三位的乘积相加以得到第三中间位的第二位以及第十六进位；

所述第六4-2压缩加法器，用于将所述第十六进位、所述第四相乘信号的第六位与所述第三被乘信号的第一位的乘积、所述第四相乘信号的第五位与所述第三被乘信号的第二位的乘积以及所述第四相乘信号的第四位与所述第三被乘信号的第三位的乘积相加以得到第三中间位的第三位以及第十七进位；

所述第十二全加器，用于将所述第十七进位、所述第四相乘信号的第六位与所述第三被乘信号的第二位的乘积以及所述第四相乘信号的第五位与所述第三被乘信号的第三位的乘积相加以得到所述第三中间位的第四位；

所述第八半加器，用于将所述第四相乘信号的第六位与所述第三被乘信号的第三位的乘积以及空位相加，以得到所述第三中间位的第五位以及第十八进位；

所述第九半加器，用于将所述第三中间位的第一位以及所述第四相乘信号的第一位与所述第三被乘信号的第四位的乘积相加以得到所述第三最终乘积的第四位以及第十九进位；

所述第七4-2压缩加法器，用于将所述第十九进位、所述第三中间位的第二位、所述第四相乘信号的第二位与所述第三被乘信号的第四位的乘积以及所述第四相乘信号的第一位与所述第三被乘信号的第五位的乘积相加以得到所述第三最终乘积的第五位以及第二十进位；

所述第八4-2压缩加法器，用于将所述第二十进位、所述第三中间位的第三位、所述第四相乘信号的第三位与所述第三被乘信号的第四位的乘积以及所述第四相乘信号的第二位与所述第三被乘信号的第五位的乘积相加以得到所述第四中间位的的第一位以及第二十一进位；

所述第九4-2压缩加法器，用于将所述第二十一进位、所述第三中间位的第四位、所述第四相乘信号的第四位与所述第三被乘信号的第四位的乘积以及所述第四相乘信号的第三位与所述第三被乘信号的第五位的乘积相加以得到所述第四中间位的的第二位以及第二十二进位；

所述第十4-2压缩加法器，用于将所述第三中间位的第五位、所述第四相乘信号的第五位与所述第三被乘信号的第四位的乘积以及所述第四相乘信号的第四位与所述第三被乘信号的第五位的乘积相加以得到所述第四中间位的的第三位以及第二十三进位；

所述第十一4-2压缩加法器，用于将所述第二十三进位、所述第四相乘信号的第六位与所述第三被乘信号的第四位的乘积以及所述第四相乘信号的第五位与所述第三被乘信号的第五位的乘积相加以得到所述第四中间位的第四位以及第二十四进位；

所述第十半加器，用于将所述第四相乘信号的第六位与所述第三被乘信号的第五位的乘积以及空位相加，以得到所述第四中间位的第五位；

所述第十一半加器，用于将所述第四中间位的第一位以及所述第四相乘信号的第一位与所述第三被乘信号的第六位的乘积相加以得到所述第三最终乘积的第六位以及第二十五进位；

所述第十三全加器，用于将所述第二十五进位、所述第四中间位的第二位以及所述第四相乘信号的第二位与所述第三被乘信号的第六位的乘积相加以得到所述第三最终乘积的第七位以及第二十六进位；

所述第十四全加器，用于将所述第二十六进位、所述第四中间位的第三位以及所述第四相乘信号的第三位与所述第三被乘信号的第六位的乘积相加以得到所述第三最终乘积的第八位以及第二十七进位；

所述第十五全加器，用于将所述第二十七进位、所述第四中间位的第四位以及所述第四相乘信号的第四位与所述第三被乘信号的第六位的乘积相加以得到所述第三最终乘积的第九位以及第二十八进位；

所述第十六全加器，用于将所述第二十八进位、所述第四中间位的第五位以及所述第四相乘信号的第五位与所述第三被乘信号的第六位的乘积相加以得到所述第三最终乘积的第十位以及第二十九进位；

所述第十七全加器，用于将所述第二十四进位、所述第二十九进位以及所述第四相乘信号的第六位与所述第三被乘信号的第六位的乘积相加以得到所述第三最终乘积的第十一位。

9.一种6trit乘法器加法树，其特征在于，用于计算六位的第四相乘信号与六位的第四被乘信号的乘积；所述6trit乘法器加法树包括第八层级联结构、第九层级联结构以及第十层级联结构；

所述第八层级联结构包括第十二半加器、第十八全加器、第十二4-2压缩加法器、第十三4-2压缩加法器、第十四4-2压缩加法器、第十九全加器以及第十三半加器；

所述第九层级联结构包括第十四半加器、第十五半加器、第二十全加器、第十五4-2压缩加法器、第十六4-2压缩加法器、第十七4-2压缩加法器、第十八4-2压缩加法器以及第十六半加器；

所述第十层级联结构包括第十七半加器、第二十一全加器、第二十二全加器、第二十三全加器、第二十四全加器、第二十五全加器、第二十六全加器以及第二十七全加器；

所述第十二半加器，用于将所述第四相乘信号的第二位与所述第四被乘信号的第一位的乘积以及所述第四相乘信号的第一位与所述第四被乘信号的第二位的乘积相加以得到所述第四最终乘积的第二位以及第三十进位；

所述第十八全加器，用于将所述第四相乘信号的第三位与所述第四被乘信号的第一位的乘积、所述第四相乘信号的第二位与所述第四被乘信号的第二位的乘积以及所述第四相乘信号的第一位与所述第四被乘信号的第三位的乘积相加以得到第五中间位的第一位以及第三十一进位；

所述第十二4-2压缩加法器，用于将所述第四相乘信号的第四位与第四被乘信号的第一位的乘积、所述第四相乘信号的第三位与所述第四被乘信号的第二位的乘积、所述第四相乘信号的第二位与所述第四被乘信号的第三位的乘积以及所述第四相乘信号的第一位与所述第四被乘信号的第四位的乘积相加以得到第五中间位的第二位以及第三十二进位；

所述第十三4-2压缩加法器，用于将所述第四相乘信号的第五位与所述第四被乘信号的第一位的乘积、所述第四相乘信号的第四位与所述第四被乘信号的第二位的乘积、所述第四相乘信号的第三位与所述第四被乘信号的第三位的乘积以及所述第四相乘信号的第二位与所述第四被乘信号的第四位的乘积相加以得到第五中间位的第三位以及第三十三进位；

所述第十四4-2压缩加法器，用于将所述第四相乘信号的第六位与所述第四被乘信号的第一位的乘积、所述第四相乘信号的第五位与所述第四被乘信号的第二位的乘积、所述第四相乘信号的第四位与所述第四被乘信号的第三位的乘积以及所述第四相乘信号的第三位与所述第四被乘信号的第四位的乘积相加以得到第五中间位的第四位以及第三十四进位；

所述第十九全加器，用于将所述第四相乘信号的第六位与所述第四被乘信号的第二位的乘积、所述第四相乘信号的第五位与所述第四被乘信号的第三位的乘积以及所述第四相乘信号的第四位与所述第四被乘信号的第四位的乘积相加以得到所述第五中间位的第五位以及第三十五进位；

所述第十三半加器，用于将所述第四相乘信号的第六位与所述第四被乘信号的第三位的乘积以及所述第四相乘信号的第五位与所述第四被乘信号的第四位的乘积相加，以得到所述第五中间位的第六位以及第三十六进位；

所述第十四半加器，用于将所述第五中间位的第一位以及所述第三十进位相加以得到所述第四最终乘积的第三位以及第三十七进位；

所述第十五半加器，用于将所述第五中间位的第二位以及所述第三十一进位相加以得到所述第六中间位的第一位以及第三十八进位；

所述第二十全加器，用于将所述第五中间位的第三位、所述第三十二进位以及所述第四相乘信号的第一位与所述第四被乘信号的第五位的乘积相加，以得到所述第六中间位的第二位以及第三十九进位；

所述第十五4-2压缩加法器，用于将所述第五中间位的第四位、所述第三十三进位、所述第四相乘信号的第二位与所述第四被乘信号的第五位的乘积以及所述第四相乘信号的第一位与所述第四被乘信号的第六位的乘积相加以得到所述第六中间位的第三位以及第四十进位；

所述第十六4-2压缩加法器，用于将所述第五中间位的第五位、所述第三十四进位、所述第四相乘信号的第三位与所述第四被乘信号的第五位的乘积以及所述第四相乘信号的第二位与所述第四被乘信号的第六位的乘积相加以得到所述第六中间位的的第四位以及第四十一进位；

所述第十七4-2压缩加法器，用于将所述第五中间位的第六位、所述第三十五进位、所述第四相乘信号的第四位与所述第四被乘信号的第五位的乘积以及所述第四相乘信号的第三位与所述第四被乘信号的第六位的乘积相加以得到所述第六中间位的的第五位以及第四十二进位；

所述第十六半加器，用于将所述第四相乘信号的第六位与所述第四被乘信号的第五位的乘积以及所述第四相乘信号的第五位与所述第四被乘信号的第六位的乘积相加以得到所述第六中间位的的第六位以及第四十三进位；

所述第十七半加器，用于将所述第六中间位的的第一位与所述第三十六进位相加，以得到所述第四相乘信号的第四位以及第四十四进位；

所述第二十一全加器，用于将所述第四十四进位、所述第六中间位的第二位与所述第三十七进位相加，以得到所述第四相乘信号的第五位以及第四十五进位；

所述第二十二全加器，用于将所述第四十五进位、所述第六中间位的第三位与所述第三十八进位相加，以得到所述第四相乘信号的第六位以及第四十六进位；

所述第二十三全加器，用于将所述第四十六进位、所述第六中间位的第四位与所述第三十九进位相加，以得到所述第四相乘信号的第七位以及第四十七进位；

所述第二十四全加器，用于将所述第四十七进位、所述第六中间位的第五位与所述第四十进位相加，以得到所述第四相乘信号的第八位以及第四十八进位；

所述第二十五全加器，用于将所述第四十八进位、所述第六中间位的第六位与所述第四十一进位相加，以得到所述第四相乘信号的第九位以及第四十九进位；

所述第二十六全加器，用于将所述第四十九进位、所述第六中间位的第七位与所述第四十二进位相加，以得到所述第四相乘信号的第十位以及第五十进位；

所述第二十七全加器，用于将所述第五十进位、所述第六中间位的第八位与所述第四十三进位相加，以得到所述第四相乘信号的第十一位以及第五十一进位。