CN117716629A - 用于分频器的预分频器 - Google Patents

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CN117716629A CN202280051484.5A CN202280051484A CN117716629A CN 117716629 A CN117716629 A CN 117716629A CN 202280051484 A CN202280051484 A CN 202280051484A CN 117716629 A CN117716629 A CN 117716629A
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唐艺伍
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Abstract

一种混合真单相时钟(H‑TSPC)电路包括：包括非比率(NR)逻辑的第一逻辑电路；耦合到该第一逻辑电路的输出端的第一模式切换装置；包括比率(R)逻辑的第二逻辑电路，该第二逻辑电路被配置为接收该第一逻辑电路的输出；耦合到该第二逻辑电路的输出端的第二模式切换装置；包括非比率(NR)逻辑的第三逻辑电路，该第三逻辑电路被配置为接收该第二逻辑电路的输出；和耦合到该第三逻辑电路的输出端的第三模式切换装置，其中该第一逻辑电路、该第二逻辑电路和该第三逻辑电路被配置为环形。

Description

用于分频器的预分频器
技术领域
本公开整体涉及电子器件，并且更具体地涉及射频(RF)发射机和接收机。
背景技术
无线通信装置和技术正变得越来越普遍。无线通信装置通常发射以及/或者接收通信信号。通信信号通常由多种不同组件和电路处理。在通信信号的处理中可能涉及的电路中的一种是频率合成器。频率合成器通常包括锁相环(PLL)。PLL是比较两个不同信号的相位和/或频率并生成表示两个所比较信号之间的相位和/或频率差的误差信号的装置。当两个信号具有不同相位和/或频率时，两个信号之间的相位和/或频率差会不断变化。此时可使用误差信号来控制环路的相位和/或频率，这样当两个信号之间的相位和/或频率差固定时，两个信号就处于相同的相位和/或频率。PLL通常包括相位和/或频率比较器或检测器、可基于控制电压信号调整PLL的频率的压控振荡器(VCO)、滤波器电路、包括分频器的反馈电路，并且PLL可包括其他电路，诸如缓冲电路等。
反馈电路中的分频器将VCO输出频率向下分频以与合成器中的输入基准进行比较。VCO的输出(Fvco)可被提供作为分频器的输入。分频器根据分频比对Fvco信号进行分频，其中分频比可为“N”。“N”的值可为整数或分数。在毫米波通信系统中，VCO输出频率可为大约数十吉赫兹(GHz)，在一个示例性实施方案中，可为21.5GHz。在毫米波频率下连续改变分频比N的能力极具挑战性，特别是当还期望具有使用为一(1)的比率步长来调整分频比的能力时。
发明内容
所附权利要求书的范围内的系统、方法和设备的各种具体实施各自具有几个方面，所述几个方面中没有任何单个一个方面唯一地负责本文中描述的可取的属性。在不限制所附权利要求书的范围的情况下，在本文中描述了某些支配性的特征。
本说明书中所描述的主题的一个或多个具体实施的细节在附图及以下描述中阐述。根据说明书、附图和权利要求书，其他特征、方面和优点将变得显而易见。注意，附图中的相对尺寸可能不是按比例描绘的。
本公开的一个方面提供了一种混合真单相时钟(H-TSPC)电路，包括：包括非比率(NR)逻辑的第一逻辑电路；耦合到该第一逻辑电路的输出端的第一模式切换装置；包括比率(R)逻辑的第二逻辑电路，该第二逻辑电路被配置为接收该第一逻辑电路的输出；耦合到该第二逻辑电路的输出端的第二模式切换装置；包括非比率(NR)逻辑的第三逻辑电路，该第三逻辑电路被配置为接收该第二逻辑电路的输出；和耦合到该第三逻辑电路的输出端的第三模式切换装置，其中该第一逻辑电路、该第二逻辑电路和该第三逻辑电路被配置为环形。
本公开的另一方面提供了一种用于分频的方法，包括：将信号传播通过具有比率逻辑(R)电路和非比率(NR)电路的分频器；将耦合到R电路或NR电路的输出端的至少一个模式切换装置设定为第一模式；输出具有第一分频比的第一信号；将耦合到R电路或NR电路的输出端的该至少一个模式切换装置设定为第二模式；以及输出具有与第一分频比不同的第二分频比的第二信号。
本公开的又一方面提供了一种用于分频的方法，包括：将输入信号选择性地除以一(1)或除以二(2)以产生中间信号；将该中间信号选择性地除以二(2)或除以三(3)以产生第二中间信号；以及将该第二中间信号除以二(2)以产生第三中间信号，其中选择性地对该输入信号进行分频包括利用混合真单相时钟(H-TSPC)电路对该输入信号进行分频，或者其中选择性地对该中间信号进行分频包括利用H-TSPC电路对该中间信号进行分频。
本公开的又一方面提供了一种分频器电路，包括：具有DIV 1/2分频器和DIV 4/5分频器的预分频器，该DIV 4/5分频器包括DIV 2/3分频器和DIV 2分频器，其中该DIV 1/2分频器和该DIV 2/3分频器中的至少一者包括混合真单相时钟(H-TSPC)架构，并且其中该H-TSPC架构包括：包括非比率(NR)逻辑的第一逻辑电路；包括比率(R)逻辑的第二逻辑电路，该第二逻辑电路被配置为接收该第一逻辑电路的输出；和包括非比率(NR)逻辑的第三逻辑电路，该第三逻辑电路被配置为接收该第二逻辑电路的输出，其中该第一逻辑电路、该第二逻辑电路和该第三逻辑电路被配置为环形。
附图说明
在附图中，除非另外指示，否则相似的附图标记贯穿各个视图指代相似的部件。对于带有字母字符标号的附图标记，例如“102a”或“102b”，字母字符标号可区分同一图中的两个相似的部件或元件。当旨在使附图标记涵盖所有图中的具有相同附图标记的所有部件时，可省略附图标记的字母字符标号。
图1是示出无线装置与无线通信系统进行通信的图。
图2是示出可在其中实现本公开的示例性技术的无线装置的框图。
图3是图2的本地振荡器(LO)发生器电路的框图。
图4示出了能够在可编程分频器(诸如图3的可编程分频器)中实现的分频器电路的示例性实施方案。
图5A是示出可在混合真单相时钟(H-TSPC)电路架构中实现的非比率(NR)逻辑反相器电路的实施方案的示例的示意图。
图5B是示出可在H-TSPC电路架构中实现的非比率(NR)逻辑反相器电路的另选实施方案的示例的示意图。
图6是示出可在H-TSPC电路架构中实现的比率(R)逻辑反相器电路的实施方案的示例的示意图。
图7是根据本公开的示例性实施方案的分频器的框图。
图8是示出具有NR逻辑电路和R逻辑电路的组合的H-TSPC电路的实施方案的示例的示意图。
图9是示出具有NR逻辑电路和R逻辑电路的组合的H-TSPC DIV 1/2电路的另选实施方案的示例的示意图。
图10示出了配置为处于二分频(DIV 2)模式的H-TSPC分频器电路的示例性实施方案。
图11示出了配置为处于一分频(DIV 1)模式的H-TSPC分频器电路的示例性实施方案。
图12是示出处于DIV 1模式和DIV 2模式时H-TSPC电路的操作的时序图。
图13是示出具有NR逻辑电路和R逻辑电路的组合的H-TSPC DIV 2/3电路的另选实施方案的示例的示意图。
图14是示出处于DIV 2模式和DIV 3模式时H-TSPC电路的操作的时序图。
图15是描述根据本公开的示例性实施方案的用于操作分频器的方法的示例的流程图。
图16是根据本公开的示例性实施方案的分频器设备的功能框图。
图17是描述根据本公开的示例性实施方案的用于操作分频器的方法的示例的流程图。
图18是根据本公开的示例性实施方案的分频器设备的功能框图。
具体实施方式
措辞“示例性”在本文中用于意指“用作示例、实例、或示出”。本文中被描述为“示例性的”任何方面未必被解释为比其他方面优选或具有优势。
在现代无线通信装置中，分频器有许多用途。预分频器是分频器的一部分，并且可用于对输入信号进行预调节。预分频器是用于通过整除将高频电信号降低到较低频率的电子计数电路。例如，可编程分频器(例如，N分频器)将VCO输出频率向下分频以与合成器中的输入基准进行比较。连续地改变这种分频器的分频比(N)的能力是期望的，但在毫米波(mmW)频率下，由于输入频率较高，这种能力具有挑战性。
在整数-N分频模式下，为了提高VCO频率分辨率，以及在分数-N分频模式下最大限度地降低Δ-∑调制(DSM)量化噪声，采用为一(1)的分频比步长是优选的。
一种现有的解决方案是在双模预分频器之前添加2分频分频器。在双模预分频器之前添加2分频(DIV 2)分频器提高了最大工作频率，但可能导致2xFref通道频率分辨率的偶数分频比，而有时1xFref通道频率分辨率可能更为理想。此外，此解决方案使用多路复用器(MUX)来选择在双模预分频器之前的附加2分频(DIV 2)分频器是被选择还是被绕过。这种MUX会给输入信号带来附加的负载，而且由于它始终存在于电路中，还会消耗附加的功率。如本文所用，术语“双模”是指可具有用于其频率除数的两个可选值(例如，M和M+1)的分频器。本公开的示例性实施方案涉及一种用于分频器的预分频器，该预分频器使用混合真单相时钟(H-TSPC)架构来实现步长为一(1)的连续分频比，同时维持在毫米波(mmW)频率下可靠地工作的能力。以此方式，可优化工作频率与分频比分辨率之间的权衡。
实现用于分频器的预分频器的一种方式称为真单相时钟(TSPC)电路，其可使用三个(或更多)时钟控制的反相器级。TSPC电路可为具有以所谓的非比率逻辑(NR)或比率逻辑(R)布置的晶体管器件的数字电路。当在毫米波频率下用作分频器电路中的元件时，NR逻辑和R逻辑各有优点和缺点。
图1是示出无线装置110与无线通信系统120进行通信的图。无线通信系统120可为长期演进(LTE)系统、码分多址(CDMA)系统、全球移动通信系统(GSM)系统、无线局域网(WLAN)系统、5G系统或一些其他无线系统。CDMA系统可以实现宽带CDMA(WCDMA)、CDMA 1X、演进数据优化(EVDO)、时分同步CDMA(TD-SCDMA)或某个其他版本的CDMA。为了简单起见，图1示出了包括两个基站130和132以及一个系统控制器140的无线通信系统120。一般而言，无线通信系统可包括任何数量的基站和任何网络实体集。
无线装置110还可被称为用户装备(UE)、移动站、终端、接入终端、订户单元、站等。无线装置110可为蜂窝电话、智能电话、平板计算机、无线调制解调器、个人数字助理(PDA)、手持式装置、膝上型计算机、智能本、上网本、平板计算机、无绳电话、医疗装置、汽车、被配置为连接到一个或多个其他装置(例如，通过物联网)的装置、无线本地环路(WLL)站、蓝牙装置等。无线装置110可与无线通信系统120进行通信。无线装置110还可接收来自广播站(例如，广播站134)的信号、来自卫星(例如，一个或多个全球导航卫星系统(GNSS)中的卫星150)的信号等。无线装置110可支持用于无线通信的一种或多种无线电技术，诸如LTE、WCDMA、CDMA 1X、EVDO、TD-SCDMA、GSM、802.11、5G、蓝牙等。
无线装置110可支持载波聚合，例如，如在一个或多个LTE或5G标准中所描述的。在一些实施方案中，使用载波聚合在多个载波上发射单个数据流，例如与用于相应数据流的单独的载波相反。无线装置110能够在各种通信频带中工作，这些通信频带包括例如由LTE、WiFi、5G、蓝牙使用的那些通信频带、或宽频率范围内的其他通信频带。无线装置110可附加地或另选地能够在不通过网络进行通信的情况下直接与其他无线装置进行通信。
通常，载波聚合(CA)可被分类为两种类型：带内CA和带间CA。带内CA是指在同一频带内的多个载波上的操作。带间CA是指在不同频带内的多个载波上的操作。
图2是示出可在其中实现本公开的示例性技术的无线装置200的框图。无线装置200可例如是图1中所示的无线装置110的实施方案。
图2示出了具有发射机230和接收机250的收发机220的示例。一般而言，发射机230和接收机250中的信号的调节可由放大器、滤波器、上变频器、下变频器等的一个或多个级来执行。这些电路块可与图2所示的配置不同地布置。此外，图2中未示出的其他电路块也可用于调节发射机230和接收机250中的信号。除非另外指出，否则图2或附图中的任何其他图中的任何信号都可为单端的或差分的。图2中的一些电路块也可被省略。
在图2所示的示例中，无线装置200通常包括收发机220和数据处理器210。数据处理器210可包括操作地耦合到存储器298的处理器296。存储器298可被配置为存储数据和程序代码，并且通常可包括模拟和/或数字处理元件。收发机220包括支持双向通信的发射机230和接收机250。一般而言，无线装置200可包括用于任何数量的通信系统和频带的任何数量的发射机和/或接收机。收发机220的全部或一部分可被实现在一个或多个模拟集成电路(IC)、RF IC(RFIC)、混合信号IC等上。
发射机或接收机可利用超外差式架构或直接变频式架构来实现。在超外差式架构中，信号在射频(RF)和基带之间进行多级频率转换，例如对于接收机而言，在一级中从RF到中频(IF)，然后在另一级中从IF到基带。在直接变频式架构中，信号在一级中在RF和基带之间变频。超外差式以及直接变频式架构可以使用不同的电路块和/或具有不同的要求。在图2所示的示例中，发射机230和接收机250利用直接变频式架构来实现。
在发射路径中，数据处理器210处理要被发射的数据并且向发射机230提供同相(I)和正交(Q)模拟输出信号。在示例性实施方案中，数据处理器210包括数模转换器(DAC)214a和214b，以用于将由数据处理器210生成的数字信号转换为I和Q模拟输出信号(例如，I和Q输出电流)以供进一步处理。在其他实施方案中，DAC 214a和214b被包括在收发机220中，并且数据处理器210以数字方式向收发机220提供数据(例如，用于I和Q)。
在发射机230内，低通滤波器232a和232b分别对I和Q模拟发射信号进行滤波以移除由在前的数模转换引起的不期望镜频。放大器(Amp)234a和234b分别放大来自低通滤波器232a和232b的信号，并提供I和Q基带信号。上变频器240用来自TX LO信号发生器290的I和Q发射(TX)本地振荡器(LO)信号对I和Q基带信号进行上变频(例如，使用混频器241a、241b)，并提供经上变频的信号。滤波器242对经上变频信号进行滤波以移除由上变频引起的不期望镜频以及接收频带中的噪声。功率放大器(PA)244放大来自滤波器242的信号，以获得期望输出功率电平并且提供发射RF信号。发射RF信号可被路由经过双工器或开关246并且经由天线248被发射。虽然本文中所讨论的示例利用I和Q信号，但本领域技术人员将理解，收发机的元件可被配置为利用极化调制。
在接收路径中，天线248接收通信信号并提供接收到的RF信号，该RF信号可通过双工器或开关246路由并提供给低噪声放大器(LNA)252。双工器246被设计成用特定的RX与TX双工器频率分隔来工作，使得RX信号与TX信号隔离。接收到的RF信号由LNA 252放大并且由滤波器254滤波，以获得期望RF输入信号。下变频器260中的下变频混频器261a和261b将滤波器254的输出与来自RX LO信号发生器280的I和Q接收(RX)LO信号(即，LO_I和LO_Q)进行混频以生成I和Q基带信号。I和Q基带信号由放大器262a和262b放大，并由低通滤波器264a和264b进一步滤波，以获得I和Q模拟输入信号，这些信号被提供给数据处理器210。在所示的示例性实施方案中，数据处理器210包括模数转换器(ADC)216a和216b，以用于将模拟输入信号转换为要由数据处理器210进一步处理的数字信号。在一些实施方案中，ADC 216a和216b被包括在收发机220中并且以数字方式向数据处理器210提供数据。
在图2中，TX LO信号发生器290生成用于上变频的I和Q TX LO信号，而RX LO信号发生器280生成用于下变频的I和Q RX LO信号。每个LO信号是具有特定基频的周期性信号。锁相环(PLL)292从数据处理器210接收时序信息，并生成用于调整来自LO信号发生器290的TX LO信号的频率和/或相位的控制信号。类似地，PLL 282从数据处理器210接收时序信息，并且生成用于调整来自LO信号发生器280的RX LO信号的频率和/或相位的控制信号。
在示例性实施方案中，RX PLL 282、TX PLL 292、RX LO信号发生器280和TX LO信号发生器290可另选地组合为单个LO发生器电路295，其可包括公共或共享LO信号发生器电路系统以提供TX LO信号和RX LO信号。另选地，可使用单独的LO发生器电路来生成TX LO信号和RX LO信号。在示例性实施方案中，参考信号元件294可位于数据处理器210中或无线通信装置200中的其他地方，并且被配置为向RX PLL 282和TX PLL 292提供参考信号。在一些实施方案中，参考信号元件294与数据处理器210分开实现和/或被配置为基于来自振荡器(例如，晶体振荡器)的信号生成参考信号。
无线装置200可支持CA，并且可(i)接收由一个或多个小区在多个下行链路载波上以不同频率发射的多个下行链路信号，以及/或者(ii)在多个上行链路载波上向一个或多个小区发射多个上行链路信号。然而，本领域技术人员将理解，本文所述的方面可在不支持载波聚合的系统、装置和/或架构中实现。
图2中功能性地示出了收发机220的某些元件，并且其中示出的配置可表示或可不表示某些具体实施中的物理装置配置。例如，如上文所述，收发机220可实现于各种集成电路(IC)、RF IC(RFIC)、混合信号IC等中。在一些实施方案中，收发机220实现于具有各种模块的基板或板(诸如印刷电路板(PCB))上。例如，功率放大器244、滤波器242和双工器246可实现于单独的模块中或实现为离散的组件，而收发机220中所示的剩余元件可实现于单个收发机芯片中。
功率放大器244可包括一个或多个级，这些级包括例如驱动器级、功率放大器级或可被配置为在一个或多个频率上、在一个或多个频带中以及在一个或多个功率电平下放大通信信号的其他组件。取决于各种因素，功率放大器244可被配置为使用一个或多个驱动器级、一个或多个功率放大器级、一个或多个阻抗匹配网络来工作，并且可被配置为提供线性、效率或线性与效率的组合。
图3是LO发生器电路300的框图。在示例性实施方案中，LO发生器电路可类似于图2的LO发生器电路295或LO信号发生器280、290中的任一者。在示例性实施方案中，LO发生器电路300可生成TX LO信号和RX LO信号两者，或可仅生成TX LO信号或仅生成RX LO信号。在示例性实施方案中，LO发生器电路300可包括具有PLL电路310和压控振荡器(VCO)的频率合成器320。LO发生器电路300还可包括LO分频器350。在示例性实施方案中，LO分频器350可为“二分频”(DIV/2或DIV 2)分频器，其可被配置为生成同相和正交LO信号。
在示例性实施方案中，PLL电路310包括相位/频率检测器(PFD)304、电荷泵305、环路滤波器306和反馈电路，该反馈电路可包括可编程分频器(NDIV)309。在示例性实施方案中，环路滤波器306可为低通滤波器(LPF)。可编程分频器(NDIV)309可为整数-N分频器或分数-N分频器，也可称为PLL分频器。可编程分频器(NDIV)309可使用本文所述的示例性实施方案来实现。
具有输入相位和频率fi的输入信号Vi通过连接302被提供给相位/频率检测器304。在一些实施方案中，连接302上的输入信号可被称为参考时钟信号或参考频率信号FREF，例如由参考信号元件294(图2)提供的。在示例性实施方案中，相位/频率检测器304可包括比较器或其他电路系统，其将连接302上的输入相位和频率与基于由连接319上的可编程分频器309处理之后的输出电压信号Vo的反馈信号进行比较。相位/频率检测器304在连接312和314上提供两个信号，其中在连接312和314上的信号的上升沿之间的时间差表示时序误差TER，其表示在连接302和319上的输入信号之间的相位和频率差。在示例性实施方案中，相位/频率检测器304比较连接302和319上的输入相位，并且将相位差转换成时序误差TER，该时序误差可由连接312和314上的两个信号的两个上升沿之间发生的时间量来表示。然后通过连接312和314将时序误差TER提供给电荷泵305。电荷泵305然后将时序误差TER转换为控制电压Vctrl。响应于时序误差信号，可作为时间-电压转换器工作的电荷泵305基于时序误差TER是增大还是减小来升高或降低连接313上的DC电压，并且在连接313上生成控制电压Vctrl。如果时序误差TER为零(0)，则电荷泵305的输出是恒定的。电荷泵305的输出通过连接313被提供给环路滤波器306。在示例性实施方案中，相位/频率检测器304和电荷泵305可组合在单个功能块中。在环路滤波器306为低通滤波器的示例性实施方案中，环路滤波器306从连接313上的电荷泵305的输出信号移除高频噪声，并且在连接315上提供稳定DC电平VCO调谐电压Vtune。
然后将DC电压Vtune提供给VCO/缓冲器308。VCO/缓冲器308的输出的频率(fo)与输入信号Vi成正比。输入相位和频率fi以及输出相位和频率fo都通过反馈路径318进行比较和调整，直到输出频率fo等于输入频率fi乘以分频比。可编程分频器309能够由例如图2的数据处理器210编程以提供N分频功能(NDIV)。
连接316上的频率合成器320的输出被提供给LO分频器350。在示例性实施方案中，LO分频器350可为二分频(DIV/2)电路，其被配置为将连接316中的信号频率降低二(2)分之一。此外，LO分频器可被配置为生成相隔90度的同相和正交信号。其他分频比也是可能的。
在示例性实施方案中，LO分频器350在频率上对连接316上的VCO信号进行分频，并且在连接352上提供包括ILOp、ILOn、QLOp和QLOn信号的四个分频信号，这四个分频信号相对于彼此异相90度。一般而言，差分信号包括由后缀“p”表示的非反相信号和由后缀“n”表示的互补反相信号。可将ILOp和ILOn信号提供到混频器261a和/或241a(图2)，并且可将QLOp和QLOn信号提供到混频器261b和/或241b(图2)。其他分频比也是可能的，其中仅出于说明性目的而描述正交分频器。
在示例性实施方案中，无线装置110可支持与利用TDD和/或FDD的无线系统的通信。对于TDD，下行链路和上行链路共享相同的频率，并且下行链路发射和上行链路发射可在不同的时间段内在相同的频率上发送。对于FDD，下行链路和上行链路被分配有单独的频率。可在一个频率上发送下行链路发射，并且可在另一频率上发送上行链路发射。支持TDD的一些示例性无线电技术包括LTE TDD、TD-SCDMA和GSM。支持FDD的一些示例性无线电技术包括LTE FDD、WCDMA和CDMA 1x。
用于分频器的预分频器的示例性实施方案可用于优化可编程分频器309的性能和功率消耗。本文所述的技术可用于使用混合真单相时钟(H-TSPC)架构的分频器的预分频器以实现步长为一(1)的连续分频比，同时维持在毫米波(mmW)频率下可靠地工作的能力。
图4示出了能够在可编程分频器(诸如图3的可编程分频器309)中实现的分频器电路400的示例性实施方案。在示例性实施方案中，分频器电路400可使用混合真单相时钟(H-TSPC)架构来实现。在示例性实施方案中，分频器电路400包括被配置为环形的三个时钟控制的反相器，该分频器电路的输出频率为输入频率的一半。在其他实施方案中，分频器电路400可在环中包括多于三个(时钟控制的)反相器。这些反相器被配置成链，最后一个反相器的输出被反馈到第一个反相器中。在示例性实施方案中，分频器电路400包括反相器412、414和416。输入信号可为通过连接411呈现的处于频率Fin的时钟信号(CK)，并且可通过连接417从反相器416获取具有输出频率Fout的输出信号。连接413上的反相器412的输出可称为“a”，连接415上的反相器414的输出可称为“b”，连接417上的反相器416的输出可称为“Qb”。
每个反相器412、414和416可使用所谓的非比率逻辑(NR)逻辑或比率逻辑(R)来实现。在示例性实施方案中，分频器电路400中的反相器412、414和416中的不同反相器可使用非比率(NR)逻辑或比率(R)逻辑中任一者来实现，这可导致分频器电路400具有H-TSPC架构。
图5A是示出可在混合真单相时钟(H-TSPC)电路架构中实现的非比率(NR)逻辑反相器电路500的实施方案的示例的示意图。在示例性实施方案中，NR逻辑电路500包括P型金属氧化物半导体(PMOS)晶体管和N型金属氧化物半导体(NMOS)晶体管的组合。例如，在图5A所示的实施方案中，NR逻辑电路500包括PMOS晶体管器件502和504以及NMOS晶体管器件506。存在两个示例性连接选项。一个连接选项是信号IN连接到晶体管502和506的栅极，信号CK连接到晶体管504的栅极。另一个连接选项是信号IN连接到晶体管504的栅极，信号CK连接到晶体管502和506的栅极。
图5B是示出可在H-TSPC电路架构中实现的非比率(NR)逻辑反相器电路550的另选实施方案的示例的示意图。在示例性实施方案中，NR逻辑电路550包括P型金属氧化物半导体(PMOS)晶体管和N型金属氧化物半导体(NMOS)晶体管的组合。例如，在图5B所示的实施方案中，NR逻辑电路550包括PMOS晶体管器件552以及NMOS晶体管器件554和556。存在两个连接选项。一个连接选项是信号IN连接到晶体管552和556的栅极，信号CK连接到晶体管554的栅极。另一个连接选项是信号IN连接到晶体管554的栅极，信号CK连接到晶体管552和556的栅极。
图6是示出可在H-TSPC电路架构中实现的比率(R)逻辑反相器电路600的实施方案的示例的示意图。在示例性实施方案中，R逻辑电路600包括P型金属氧化物半导体(PMOS)晶体管和N型金属氧化物半导体(NMOS)晶体管的组合。例如，在图6所示的实施方案中，R逻辑电路600包括PMOS晶体管器件602和NMOS晶体管器件606。存在两个连接选项。一个连接选项是信号IN连接到晶体管602的栅极，信号CK连接到晶体管606的栅极。另一个连接选项是信号IN连接到晶体管606的栅极，信号CK连接到晶体管602的栅极。可使用PMOS或NMOS器件来实现本文所述的实施方案。在示例性实施方案中，将比率(R)逻辑反相器电路600实现为分频器电路400(图4)的中间级(反相器414)提高了通过分频器电路400的关键时序路径的速度，因为比率(R)逻辑反相器电路600仅具有两个晶体管，并因此通过比率(R)逻辑反相器电路600的延迟比通过NR逻辑反相器电路500或550中任一者的延迟都小。
图7是根据本公开的示例性实施方案的分频器700的框图。在示例性实施方案中，分频器700可为图3中所示的可编程分频器309的示例。在示例性实施方案中，分频器700可包括DIV 1/2分频器751、DIV 4/5分频器755、AB计数器763、重定时器765和逻辑门758。如本文所用，术语“DIV 1/2”是指能够选择性地将信号除以一(DIV 1)或除以二(DIV 2)的分频器，术语“DIV 2/3”是指能够选择性地将信号除以二(DIV 2)或除以三(DIV 3)的分频器，并且术语“DIV 4/5”是指能够选择性地将信号除以四(DIV 4)或除以五(DIV 5)的分频器。在示例性实施方案中，DIV 4/5分频器755可包括DIV 2/3分频器754和DIV 2分频器757。在示例性实施方案中，DIV 1/2分频器751和DIV 4/5分频器755可形成所谓的预分频器760。
在示例性实施方案中，预分频器760中的DIV 1/2分频器751和DIV 2/3分频器754可使用如本文所述的H-TSPC架构来实现。DIV 2分频器757可使用TSPC架构来实现。
在示例性实施方案中，可通过连接718将分频器输入(DIV_in)信号FVCO提供到DIV1/2分频器751。可通过连接753将控制信号d_div2提供到DIV 1/2分频器751。控制信号d_div2可由数据处理器210(图2)或由另一控制器提供。在示例性实施方案中，连接753上的控制信号d_div2确定DIV 1/2分频器751是以一分频(DIV 1)模式还是以二分频(DIV 2)模式工作。虽然未在图7中示出，但另一控制信号(例如，第二控制信号或与d_div2相反的控制信号诸如d_div2b)可通过连接753或另一连接提供到DIV 1/2分频器751，并且可由数据处理器210或另一控制器提供。另一控制信号可与d_div2组合使用以确定DIV 1/2分频器751是以一分频(DIV 1)模式还是以二分频(DIV 2)模式工作。
DIV 1/2分频器751的输出通过连接752提供到DIV 2/3分频器754。DIV 1/2分频器751的输出可称为中间信号或中间输入信号。在示例性实施方案中，如果DIV 1/2分频器751以一(1)分频模式工作，那么连接752上的信号将具有与连接718上的信号相同的频率。在示例性实施方案中，如果DIV 1/2分频器751以二(2)分频模式工作，那么连接752上的信号将具有为连接718上的信号的频率的一半的频率。DIV 2/3分频器754的输出通过连接756提供到DIV 2分频器757。DIV 2/3分频器754的输出可称为第二中间信号或第二中间输入信号。在示例性实施方案中，如果DIV 2/3分频器754以二(2)分频模式工作，那么连接756上的信号将具有为连接752上的信号的频率的一半的频率。在示例性实施方案中，如果DIV 2/3分频器754以三(3)分频模式工作，那么连接756上的信号将具有为连接752上的信号的频率的三分之一的频率。DIV 2分频器757的输出通过连接759提供到AB计数器763。DIV 2分频器757的输出可称为第三中间信号或第三中间输入信号。在示例性实施方案中，连接759上的信号将具有为连接756上的信号的频率的一半的频率。AB计数器763的输出通过连接764提供给重定时器765。重定时器765的输出通过连接716提供为分频器输出(DIV_out)信号FDIV。
在示例性实施方案中，AB计数器763可被配置为根据期望的分频比N进一步对连接759上的DIV 4/5分频器755的输出进行分频，该期望的分频比N可由数据处理器210确定。另外，AB计数器763可被配置为生成初始模式控制信号来控制DIV 4/5分频器755以DIV 4模式或DIV 5模式工作，这使得预分频器760能够实现为一(1)的分频比步长分辨率。重定时器765可被配置为在连接719上的DIV 4/5分频器755的输出的上升沿或下降沿处对AB计数器763的输出重新取样，从而改善连接759上的分频器输出的相位噪声。
将节点762处连接759上的DIV 2分频器757的输出通过连接767提供到逻辑门758的一个输入端。节点762处的DIV 2分频器757的输出还通过连接766提供到重定时器765。连接768上的AB计数器763的输出被提供给逻辑门758的另一输入端。连接761上的逻辑门758的输出将DIV 2/3分频器754的分频比设定为二分频(DIV 2)或三分频(DIV 3)。在示例性实施方案中，逻辑门758包括NAND逻辑。连接768上到逻辑门758的一个输入包括用于DIV 2/3分频器754的初始模式控制信号，并且连接767上到逻辑门758的另一输入包括DIV 2分频器757的输出。连接767上的DIV 2分频器757的输出包括在半个周期内为逻辑低并且在另半个周期内为逻辑高的信号。到逻辑门758的输入确定了连接761上的最终模式控制信号的状态。如果连接768上的信号为逻辑高并且连接767上的信号为逻辑高，那么连接761上的输出信号将DIV 2/3分频器754设定为DIV 3模式。在连接767上的信号为逻辑低的时间期间，将DIV 2/3分频器754设定为DIV 2模式。以此方式，可通过级联DIV 2/3分频器754和DIV 2分频器757来实现DIV 4或DIV 5模式。
在示例性实施方案中，在DIV 1/2分频器751和DIV 2/3分频器754中使用的混合真单相时钟(H-TSPC)架构使得分频器700能够在以下情况实现步长为一(1)的连续分频比：DIV 1/2分频器751以DIV 1模式工作，同时提供在毫米波(mmW)频率下可靠地工作的能力。由于在DIV 1/2分频器751和DIV 2/3分频器754中使用的混合真单相时钟(H-TSPC)架构提供了时序优势，因此可增强在mmW频率下的操作，如本文所述。此外，当以DIV 2模式工作时，DIV 1/2分频器751的使用可提高分频器700的最大工作频率而不牺牲最小工作频率。H-TSPC架构的主要优势在于其满足DIV 1/2分频器751和DIV 2/3分频器754中的关键时序限制，因为H-TSPC电路系统中的比率逻辑(R)具有比非比率逻辑(NR)更少的晶体管，使得能够在不牺牲最小工作频率的情况下提高最大工作频率。
在示例性实施方案中，当以DIV 1模式工作时，DIV 1/2分频器751允许省去MUX并减少功率消耗、电路面积和输入时钟负载，因为在DIV 1模式下，DIV 1/2分频器751实质上或有效地被绕过，从而将连接718上的信号连接到连接752而不改变频率。
图8是示出具有被配置为环形的NR逻辑电路和R逻辑电路的组合的H-TSPC电路800的实施方案的示例的示意图。H-TSPC电路800的实施方案包括DIV 2电路。在示例性实施方案中，H-TSPC电路800包括NR逻辑电路500、R逻辑电路600和NR逻辑电路550的实施方案。NR逻辑电路500可为反相器412(图4)的具体实施，R逻辑电路600可为反相器414(图4)的具体实施，并且NR逻辑电路550可为图4的分频器电路400中的反相器416(图4)的具体实施。
晶体管504、602和554的栅极处的信号(CK)控制反馈回路中的三个反相器500、600和550以生成输出Qb，输出Qb的频率在该实施方案中可为CK频率的一半。节点Qb处的信号还被提供作为晶体管502的栅极和晶体管506的栅极的输入，因此为反馈架构。
图9是示出具有NR逻辑电路和R逻辑电路的组合的H-TSPC DIV 1/2电路900的另选实施方案的示例的示意图。在示例性实施方案中，H-TSPC电路900类似于H-TSPC DIV 2电路800，但包括下拉晶体管器件902以及上拉晶体管器件904和906。晶体管分别耦合到逻辑电路500、600和550的输出端。在示例性实施方案中，H-TSPC电路900可被配置为以一分频(DIV1)模式或二分频(DIV 2)模式工作，并且可实现为图7中的DIV 1/2分频器751。在示例性实施方案中，下拉晶体管902以及上拉晶体管904和906可用于将H-TSPC电路900配置为处于DIV 1模式或DIV 2模式中的任一者。例如，晶体管904和906的栅极可耦合到第一控制信号，并且晶体管902的栅极可耦合到可能与第一控制信号相反的第二控制信号。在示例性实施方案中，下拉晶体管902以及上拉晶体管904和906中的一者或多者可称为模式切换装置。模式切换装置可使用除所示的装置或组件以外的装置或组件来实现。在一些示例中，模式切换装置可包括不同于图9中所示的MOSFET的一个或多个组件，该一个或多个组件被配置为上拉或下拉分频器中的逻辑电路的输出。在示例性实施方案中，下拉晶体管902可为NMOS晶体管并且上拉晶体管904和906可为PMOS晶体管。此外，耦合在上拉晶体管906与逻辑电路550的输出端之间的晶体管908可为PMOS晶体管。另选地，晶体管902、904、906和908的极性可反转。晶体管908的栅极可耦合到时钟信号CK。
在示例性实施方案中，当H-TSPC DIV 1/2电路900处于DIV 1模式时，时钟信号CK以频率FVCO遍历一个缓冲器。在示例性实施方案中，在DIV 1模式下，单个缓冲器可包括晶体管554、556、906和908。当施加到晶体管904的栅极和晶体管906的栅极的信号d_div2为逻辑低并且施加到晶体管902的栅极的信号d_div2b为逻辑高时，晶体管902接通，这将节点a1拉到逻辑低。晶体管904也接通，这将节点b拉到逻辑高。在节点b处于逻辑高的情况下，晶体管552断开。以此方式，晶体管906、908、554和556用作输入信号CK的单个缓冲器。以此方式，当H-TSPC电路900处于DIV 1模式时，可取消使用至少两个逻辑门并一直在消耗功率的多路复用器，否则该多路复用器可能会被用于绕过DIV 1/2分频器751(图7)，而可使用单个缓冲器(晶体管906、908、554和556)，从而基本上允许H-TSPC电路900在处于DIV 1模式时作为旁路电路工作。在示例性实施方案中，H-TSPC电路900可实现为DIV 1/2分频器751(图7)而非多路复用器，从而消除了多路复用器的功耗，同时仍然有效地发挥旁路电路的功能。
在示例性实施方案中，当H-TSPC电路900处于DIV 2模式时，信号Qb以CK信号的频率的一半出现在输出端处。当施加到晶体管904的栅极和晶体管906的栅极的信号d_div2为逻辑高并且施加到晶体管902的栅极的信号d_div2b为逻辑低时，晶体管902、904和906全部断开并且对H-TSPC电路900不具有任何影响。在该DIV 2模式下，图9中的H-TSPC电路900的功能类似于图8中的H-TSPC电路800。
在示例性实施方案中，使用H-TSPC DIV 1/2电路900实现图7的DIV 1/2分频器751提供了改善关键时序的优势，从而在不牺牲最小工作频率的情况下提高最大工作频率。例如，使用R逻辑电路600作为中间级来实现H-TSPC DIV 1/2电路900减少了通过H-TSPC电路900的时序延迟，并且允许图7的DIV 1/2分频器751在DIV 2模式下工作时以较高频率工作。在其他实施方案中，包括至少一个R逻辑电路和至少一个NR逻辑电路的H-TSPC可包括被配置为环形的多于三个逻辑电路(例如，比图9中所示的逻辑电路更多的逻辑电路)。在一些此类实施方案中，可实现不同于关于图9所讨论的那些的(可选择的)分频比。
图10示出了配置为处于二分频(DIV 2)模式的H-TSPC分频器电路1000的示例性实施方案。H-TSPC分频器电路1000可类似于分频器电路400(图4)并如图9所示来实现。当配置为处于二分频(DIV 2)模式时，节点Qb处的频率Fout为输入频率Fin的一半。
图11示出了配置为处于一分频(DIV 1)模式的H-TSPC分频器电路1100的示例性实施方案。H-TSPC分频器电路1100可类似于分频器电路400(图4)并可如图9所示来实现。当配置为处于一分频(DIV 1)模式时，停用反相器412和414，并且节点Qb处的频率Fout与输入频率Fin相同。与多路复用器相比，单个反相器416能有效地使输入信号Fin绕过H-TSPC分频器电路1100，并且使用更少的组件。
图12是示出处于DIV 1模式和DIV 2模式时H-TSPC电路900的操作的时序图1200。时序图1200包括示出处于DIV 2模式的H-TSPC电路900的时序的第一部分1210，以及示出处于DIV 1模式的H-TSPC电路900的时序的第二部分1220。
在示例性实施方案中，d_div2信号使用附图标记1201示出，d_div2b信号使用附图标记1203示出，CK信号使用附图标记1205示出，节点a1处的信号使用附图标记1207示出，节点b处的信号使用附图标记1209示出，并且节点Qb处的信号使用附图标记1211示出。
在示例性实施方案中，第一部分1210示出了d_div2信号1201为逻辑高并且d_div2b信号1203为逻辑低。这样做的效果是关断开晶体管902、904和906(图9)，使得它们不会对H-TSPC电路900(图9)产生任何影响，从而导致Qb信号1211在DIV 2模式下以CK信号1205的频率的一半工作。
在示例性实施方案中，第二部分1220示出了d_div2信号1201为逻辑低并且d_div2b信号1203为逻辑高。这样做的效果是接通晶体管902、904和906(图9)，从而导致Qb信号1211在DIV 1模式下以与CK信号1205相同的频率工作。
图13是示出具有NR逻辑电路和R逻辑电路的组合的H-TSPC DIV 2/3电路1300的另选实施方案的示例的示意图。在示例性实施方案中，H-TSPC电路1300可包括分频器电路1310和附加电路1320。
在示例性实施方案中，H-TSPC电路1310类似于H-TSPC电路800，但包括附加晶体管1315，该附加晶体管被配置为与附加电路1320一起工作以允许H-TSPC电路1300以二分频(DIV 2)模式或以三分频(DIV 3)模式工作。在示例性实施方案中，附加电路1320可称为“脉冲发生器”电路，其被配置为生成称为a2的信号，该信号使得H-TSPC电路1310以DIV 3模式工作。
在示例性实施方案中，附加电路1320可包括PMOS晶体管器件1322、1324、1332和1134；并且可包括NMOS晶体管器件1326、1328和1336。PMOS晶体管器件1322的源极可耦合到系统电压VDD，并且PMOS晶体管器件1322的漏极可耦合到PMOS晶体管器件1324的源极。PMOS晶体管器件1324的漏极可耦合到NMOS晶体管器件1326的漏极。NMOS晶体管器件1326的源极可耦合到NMOS晶体管器件1328的漏极。NMOS晶体管器件1328的源极可接系统地。节点1335形成于PMOS晶体管器件1324的漏极和NMOS晶体管器件1326的漏极处。
PMOS晶体管器件1332的源极可耦合到系统电压VDD，并且PMOS晶体管器件1332的漏极可耦合到PMOS晶体管器件1334的源极。PMOS晶体管器件1334的漏极可耦合到NMOS晶体管器件1336的漏极。NMOS晶体管器件1336的源极可接系统地。节点1337形成于PMOS晶体管器件1334的漏极和NMOS晶体管器件1336的漏极处。
PMOS晶体管器件1324的栅极可耦合到NMOS晶体管器件1328的栅极。节点1339可在PMOS晶体管器件504的漏极与NMOS晶体管器件506的漏极的连接处耦合到节点1341。节点1341提供了由反相器500提供的“a1”信号输出。
节点1335处的信号可称为“pulse_gen”信号，并且也存在于形成于PMOS晶体管器件1332的栅极和NMOS晶体管器件1336的栅极处的节点1343处。
可将信号“modeb”提供到PMOS晶体管器件1322的栅极，并且可将CK信号提供到NMOS晶体管器件1326的栅极和NMOS晶体管器件1334的栅极。
在示例性实施方案中，称为“a2”的信号出现在节点1337处并且被施加到NMOS晶体管器件1315的栅极。当H-TSPC电路1300处于DIV3模式时，NMOS晶体管器件1315的栅极处的a2信号处于逻辑低，从而关断NMOS晶体管器件1315，并且使得节点b针对附加时钟脉冲保持逻辑高。以此方式，NR逻辑电路550的Qb输出将在该模式下呈现H-TSPC电路1300的DIV 3输出。
图14是示出处于DIV 2模式和DIV 3模式时H-TSPC电路1300的操作的时序图1400。时序图1400包括示出处于DIV 2模式的H-TSPC电路1300的时序的第一部分1410，以及示出处于DIV 3模式的H-TSPC电路1300的时序的第二部分1420。
在示例性实施方案中，mode信号使用附图标记1413示出，modeb信号使用附图标记1415示出，pulse_gen信号使用附图标记1417示出，并且节点1337处的信号“a2”使用附图标记1419示出。CK信号使用附图标记1405示出，节点1341处的信号“a1”使用附图标记1407示出，节点b处的信号使用附图标记1409示出，并且节点Qb处的信号使用附图标记1411示出。
在示例性实施方案中，第一部分1410示出了mode信号1413为逻辑低并且modeb信号1415为逻辑高，pulse_gen信号1417为逻辑低并且节点1337处的a2信号为逻辑高，因此NMOS晶体管器件1315始终接通。这导致H-TSPC电路1300(图13)以DIV 2模式工作，从而导致Qb信号1411在DIV 2模式下以CK信号1405的频率的一半工作。
在示例性实施方案中，第二部分1420示出了mode信号1413为逻辑高，modeb信号1415为逻辑低，pulse_gen信号在时间周期1425内为逻辑高，并且节点1337处的a2信号1419在时间周期1427内为逻辑低。这导致H-TSPC电路1300(图13)以DIV 3模式工作，从而导致Qb信号1411在DIV 3模式下以CK信号1405的频率的三分之一工作。时间周期1431示出了由于逻辑低a2信号被施加到NMOS晶体管1315的栅极而吸收附加脉冲，使得Qb信号1411在DIV 3模式下以CK信号1405的频率的三分之一工作。
图15是描述用于操作分频器的预分频器的方法的示例的流程图1500。方法1500中的框可按所示顺序或不按顺序执行，并且在一些实施方案中，可至少部分并行地执行。
在框1502中，选择性地以一(1)分频模式或二(2)分频模式对输入信号进行分频以产生中间信号。例如，DIV 1/2分频器751可选择性地被配置为将输入信号FVCO除以一(DIV1模式)或除以二(DIV 2模式)。
在框1504中，选择性地以二(2)分频模式或三(3)分频模式对中间信号进行分频以产生第二中间信号。例如，DIV 2/3分频器754可选择性地被配置为将中间信号除以二(DIV2模式)或除以三(DIV 3模式)。
在框1506中，将第二中间信号除以二(2)以产生第三中间信号。例如，DIV 2分频器757可被配置为将第二中间信号除以二(DIV 2)。
图16是根据本公开的示例性实施方案的用于分频器的预分频器设备的功能框图。
设备1600包括用于选择性地以一(1)分频模式或二(2)分频模式对输入信号进行分频以产生中间信号的单元1602。在某些实施方案中，用于选择性地以一(1)分频模式或二(2)分频模式对输入信号进行分频以产生中间信号的单元1602可被配置为执行方法1500(图15)的操作框1502中所述功能中的一个或多个功能。在示例性实施方案中，用于选择性地以一(1)分频模式或二(2)分频模式对输入信号进行分频以产生中间信号的单元1502可包括DIV 1/2分频器751或其组件。例如，DIV 1/2分频器751可选择性地被配置为将输入信号FVCO除以一(DIV 1模式)或除以二(DIV 2模式)。
设备1600包括用于选择性地以二(2)分频模式或三(3)分频模式对输入信号进行分频以产生第二中间信号的单元1604。在某些实施方案中，用于选择性地以二(2)分频模式或三(3)分频模式对输入信号进行分频以产生第二中间信号的单元1604可被配置为执行方法1500(图15)的操作框1504中所述功能中的一个或多个功能。在示例性实施方案中，用于选择性地以二(2)分频模式或三(3)分频模式对输入信号进行分频以产生第二中间信号的单元1504可包括DIV 2/3分频器754或其组件。例如，DIV 2/3分频器754可选择性地被配置为将中间信号除以二(DIV 2模式)或除以三(DIV 3模式)。
设备1600包括用于将输入信号除以2以产生第三中间信号的单元1606。在某些实施方案中，用于将输入信号除以2以产生第三中间信号的单元1606可被配置为执行方法1500(图15)的操作框1506中所述功能中的一个或多个功能。在示例性实施方案中，用于将输入信号除以2以产生第三中间信号的单元1506可包括DIV 2分频器7547或其组件，该分频器或其组件可被配置为将第二中间信号除以二(DIV 2)。
图17是描述根据本公开的示例性实施方案的用于操作分频器的方法的示例的流程图。方法1700中的框可按所示顺序或不按顺序执行，并且在一些实施方案中，可至少部分并行地执行。
在框1702中，信号传播通过具有比率(R)逻辑和非比率(NR)逻辑的分频器。例如，信号可通过具有NR逻辑电路和R逻辑电路的组合的H-TSPC DIV 1/2电路900传播。
在框1704中，可将模式切换装置设定为第一模式。例如，下拉晶体管902以及上拉晶体管904和906中的一者或多者可用于将H-TSPC电路900配置为处于DIV 1模式或DIV 2模式中的任一者。
在框1706中，可输出具有第一分频比的信号。例如，如果H-TSPC电路900被配置为处于DIV 1模式，则可输出与输入信号相同频率的输出信号。
在框1708中，可将模式切换装置设定为第二模式。例如，下拉晶体管902以及上拉晶体管904和906中的一者或多者可用于将H-TSPC电路900配置为处于DIV 1模式或DIV 2模式中的另一者。
在框1710中，可输出具有第二分频比的信号。例如，如果H-TSPC电路900被配置为处于DIV 2模式，则可输出频率为输入信号的频率的一半的输出信号。
图18是根据本公开的示例性实施方案的分频器设备的功能框图。
设备1800包括用于将信号传播通过具有比率(R)逻辑和非比率(NR)逻辑的分频器的单元1802。在某些实施方案中，用于将信号传播通过具有比率(R)逻辑和非比率(NR)逻辑的分频器的单元1802可被配置为执行方法1700(图17)的操作框1702中所述功能中的一个或多个功能。在示例性实施方案中，用于将信号传播通过具有比率(R)逻辑和非比率(NR)逻辑的分频器的单元1802可包括具有NR逻辑电路和R逻辑电路的组合的H-TSPC DIV 1/2电路900的组件。
设备1800包括用于设定第一模式的单元1804。在某些实施方案中，用于设定第一模式的单元1804可被配置为执行方法1700(图17)的操作框1704中所述功能中的一个或多个功能。在示例性实施方案中，用于设定第一模式的单元1804可包括下拉晶体管902以及上拉晶体管904和906中的一者或多者，这些晶体管可用于将H-TSPC电路900配置为处于DIV 1模式或DIV 2模式中的任一者。单元1804可附加地或另选地包括处理器210。
设备1800包括用于输出具有第一分频比的第一信号的单元1806。在某些实施方案中，用于输出具有第一分频比的第一信号的单元1806可被配置为执行方法1700(图17)的操作框1706中所述功能中的一个或多个功能。在示例性实施方案中，用于输出具有第一分频比的第一信号的单元1806可包括H-TSPC电路900的组件，该电路可被配置为处于DIV 1模式，使得可输出与输入信号处于相同频率的输出信号。
设备1800包括用于设定第二模式的单元1808。在某些实施方案中，用于设定第二模式的单元1808可被配置为执行方法1700(图17)的操作框1708中所述功能中的一个或多个功能。在示例性实施方案中，用于设定第二模式的单元1808可包括下拉晶体管902以及上拉晶体管904和906中的一者或多者，这些晶体管可用于将H-TSPC电路900配置为处于DIV 1模式或DIV 2模式中的另一者。单元1808可附加地或另选地包括处理器210。
设备1800包括用于输出具有第二分频比的第二信号的单元1810。在某些实施方案中，用于输出具有第二分频比的第二信号的单元1810可被配置为执行方法1700(图17)的操作框1710中所述功能中的一个或多个功能。在示例性实施方案中，用于输出具有第二分频比的第二信号的单元1810可包括H-TSPC电路900的组件，该电路可被配置为处于DIV 2模式，使得可输出处于输入信号的频率的一半处的输出信号。
在以下经编号条款中描述了具体实施示例：
1.一种混合真单相时钟(H-TSPC)电路，包括：第一逻辑电路，所述第一逻辑电路包括非比率(NR)逻辑；第一模式切换装置，所述第一模式切换装置耦合到所述第一逻辑电路的输出端；第二逻辑电路，所述第二逻辑电路包括比率(R)逻辑并且被配置为接收所述第一逻辑电路的输出；第二模式切换装置，所述第二模式切换装置耦合到所述第二逻辑电路的输出端；第三逻辑电路，所述第三逻辑电路包括非比率(NR)逻辑并且被配置为接收所述第二逻辑电路的输出；和第三模式切换装置，所述第三模式切换装置耦合到所述第三逻辑电路的输出端，其中所述第一逻辑电路、所述第二逻辑电路和所述第三逻辑电路被配置为环形。
2.根据条款1所述的H-TSPC电路，其中包括NR逻辑的所述第一逻辑电路包括第一类型的第一晶体管和第二晶体管，并且包括第二类型的第三晶体管；包括R逻辑的所述第二逻辑电路包括所述第一类型的第四晶体管和所述第二类型的第五晶体管，并且包括NR逻辑的所述第三逻辑电路包括所述第一类型的第六晶体管和所述第二类型的第七晶体管和第八晶体管。
3.根据条款1至2中任一项所述的H-TSPC电路，其中所述第一模式切换装置包括下拉晶体管，所述第二模式切换装置包括第一上拉晶体管，并且所述第三模式切换装置包括第二上拉晶体管。
4.根据条款1至3中任一项所述的H-TSPC电路，还包括耦合在所述第二上拉晶体管与所述第三逻辑电路的所述输出端之间的晶体管，其中所述下拉晶体管的栅极被配置为接收第一控制信号，所述第一上拉晶体管和所述第二上拉晶体管的栅极被配置为接收第二控制信号，并且耦合在所述第二上拉晶体管与所述第三逻辑电路的所述输出端之间的所述晶体管的栅极被配置为接收时钟信号。
5.根据条款1至4中任一项所述的H-TSPC电路，其中所述第二控制信号与所述第一控制信号相反。
6.根据条款1所述的H-TSPC电路，其中所述H-TSPC电路形成预分频器的至少一部分，并且其中所述预分频器还包括被实现为第二H-TSPC电路的DIV 2/3分频器，所述第二H-TSPC电路耦合到所述第三逻辑电路的所述输出端。
7.根据条款1和6中任一项所述的H-TSPC电路，其中所述第二H-TSPC电路在没有多路复用器(MUX)的情况下耦合到所述第三逻辑电路的所述输出端。
8.根据条款1、6和7中任一项所述的H-TSPC电路，还包括AB计数器，所述AB计数器被配置为生成初始模式控制信号以选择所述DIV 2/3分频器是作为二(2)分频分频器还是作为三(3)分频分频器工作；和重定时器，所述重定时器被配置为接收所述AB计数器的输入和所述AB计数器的输出，所述重定时器被配置为提供分频器电路的输出。
9.一种用于分频的方法，包括：将信号传播通过具有比率逻辑(R)
电路和非比率(NR)电路的分频器；将耦合到所述R电路或所述NR电路的输出端的至少一个模式切换装置设定为第一模式；输出具有第一分频比的第一信号；将耦合到所述R电路或所述NR电路的输出端的所述至少一个模式切换装置设定为第二模式；以及
输出具有与所述第一分频比不同的第二分频比的第二信号。
10.根据条款9所述的方法，其中所述第一模式是一(1)分频模式。
11.根据条款9至10中任一项所述的方法，其中所述第一模式是二(2)分频模式。
12.一种用于分频的方法，包括：选择性地将输入信号除以一(1)或除以二(2)以产生中间信号；选择性地将所述中间信号除以二(2)或除以三(3)以产生第二中间信号；以及将所述第二中间信号除以二(2)以产生第三中间信号，其中所述选择性地对所述输入信号进行分频包括利用混合真单相时钟(H-TSPC)电路对所述输入信号进行分频，或者其中所述选择性地对所述中间信号进行分频包括利用H-TSPC电路对所述中间信号进行分频。
13.根据条款12所述的方法，其中选择性地将所述输入信号除以一(1)导致所述输入信号被直接选择性地除以二(2)或除以三(3)。
14.根据条款12至13中任一项所述的方法，其中选择性地将所述中间信号除以二(2)或除以三(3)以产生所述第二中间信号导致为一(1)的分频比步长分辨率。
15.一种分频器电路，包括：预分频器，所述预分频器具有DIV 1/2分频器和DIV 4/5分频器，所述DIV 4/5分频器包括DIV 2/3分频器和DIV 2分频器；其中所述DIV 1/2分频器和所述DIV 2/3分频器中的至少一者包括混合真单相时钟(H-TSPC)架构；并且其中所述H-TSPC架构包括：第一逻辑电路，所述第一逻辑电路包括非比率(NR)逻辑；第二逻辑电路，所述第二逻辑电路包括比率(R)逻辑并且被配置为接收所述第一逻辑电路的输出；和第三逻辑电路，所述第三逻辑电路包括非比率(NR)逻辑并且被配置为接收所述第二逻辑电路的输出，其中所述第一逻辑电路、所述第二逻辑电路和所述第三逻辑电路被配置为环形。
16.根据条款15所述的分频器电路，其中所述DIV 1/2分频器被选择性地配置为提供包括一(1)分频输出或二(2)分频输出的中间信号，其中所述一(1)分频输出有效地绕过所述DIV 1/2分频器。
17.根据条款15至16中任一项所述的分频器电路，还包括AB计数器，所述AB计数器被配置为生成初始模式控制信号，所述初始模式控制信号选择所述DIV 2/3分频器是作为二(2)分频分频器还是作为三(3)分频分频器工作；和重定时器，所述重定时器被配置为接收所述AB计数器的输入和所述AB计数器的输出，所述重定时器被配置为提供所述分频器电路的输出。
18.根据条款15至17中任一项所述的分频器电路，其中所述AB计数器确定所述DIV4/5分频器是以四分频(DIV 4)模式还是以五分频(DIV 5)模式工作。
19.根据条款15至18中任一项所述的分频器电路，其中包括NR逻辑的所述第一逻辑电路包括第一类型的第一晶体管和第二晶体管，并且包括第二类型的第三晶体管；包括R逻辑的所述第二逻辑电路包括所述第一类型的第四晶体管和所述第二类型的第五晶体管，并且包括NR逻辑的所述第三逻辑电路包括所述第一类型的第六晶体管和所述第二类型的第七晶体管和第八晶体管。
20.根据条款15至19中任一项所述的分频器电路，其中所述第一逻辑电路的输出端耦合到下拉晶体管，所述第二逻辑电路的输出端耦合到上拉晶体管，并且所述第三逻辑电路的输出端耦合到另一上拉晶体管。
21.根据条款15至20中任一项所述的分频器电路，其中所述DIV2分频器包括真单相时钟(TSPC)架构。
22.根据条款15至21中任一项所述的分频器电路，其中所述DIV 1/2分频器和所述DIV2/3分频器包括混合真单相时钟(H-TSPC)架构，并且所述DIV2分频器包括真单相时钟(TSPC)架构。
23.根据条款15至22中任一项所述的分频器电路，其中所述DIV 2/3分频器还包括附加晶体管；并且所述附加晶体管耦合到被配置为允许所述DIV 2/3分频器以二分频(DIV2)模式或以三分频(DIV 3)模式工作的附加电路。
24.一种装置，包括：用于选择性地将输入信号除以一(1)或除以二(2)以产生中间信号的单元；用于选择性地将所述中间信号除以二(2)或除以三(3)以产生第二中间信号的单元，以及用于将所述第二中间信号除以二(2)以产生第三中间信号的单元。
25.根据条款24所述的装置，其中用于选择性地将所述输入信号除以一(1)或除以二(2)以产生中间信号的所述单元被操作为选择性地将所述输入信号除以一(1)，直接将所述中间信号提供给用于选择性地将所述中间信号除以二(2)或除以三(3)以产生所述第二中间信号的所述单元。
26.根据条款24或25所述的装置，其中用于选择性地将所述中间信号除以二(2)或除以三(3)以形成所述第二中间信号的所述单元导致为一(1)的分频比步长分辨率。
本文所述的电路架构可在一个或多个IC、模拟IC、RFIC、混合信号IC、ASIC、印刷电路板(PCB)、电子装置等上实现。本文所述的电路架构也可利用各种IC工艺技术来制造，诸如互补金属氧化物半导体(CMOS)、N沟道MOS(NMOS)、P沟道MOS(PMOS)、双极结晶体管(BJT)、双极CMOS(BiCMOS)、硅锗(SiGe)、砷化镓(GaAs)、异质结双极晶体管(HBT)、高电子迁移率晶体管(HEMT)、绝缘体上硅(SOI)等。
本文所述的实现电路的设备可为独立的装置，或者可为更大装置的一部分。装置可为(i)独立的IC、(ii)可包括用于存储数据和/或指令的存储器IC的一个或多个IC的集合、(iii)RFIC诸如RF接收机(RFR)或RF发射机/接收机(RTR)、(iv)ASIC诸如移动站调制解调器(MSM)、(v)可被嵌入在其他装置内的模块、(vi)接收机、蜂窝电话、无线装置、手持机或移动单元，(vii)等等。
如在本描述中所使用的，术语“组件”、“数据库”、“模块”、“系统”和类似术语旨在引述计算机相关实体，任其是硬件、固件、硬件与软件的组合、软件、或执行中的软件。例如，组件可以是，但不限于是：在处理器上运行的进程、处理器、对象、可执行文件、执行的线程、程序和/或计算机。通过例示的方式，在计算设备上运行的应用以及计算设备都可以是组件。一个或多个组件可存在于过程和/或执行线程中，组件可位于一个计算机中和/或分布在两个或更多计算机之间。此外，这些组件可以从具有存储于其上的各种数据结构的各种计算机可读介质执行。组件可诸如根据具有一个或多个数据分组(例如，来自如下的一个组件的数据：该组件通过信号的方式与本地系统、分布式系统中的另一组件进行交互、和/或跨越网络诸如互联网与其他系统进行交互)的信号，通过本地和/或远程进程的方式进行通信。
虽然详细示出和描述了选定的方面，但应当理解，在不脱离如所附权利要求书所限定的、本发明内容的精神和范围的情况下，可在其中进行各种替换和更改。

Claims (23)

1.一种混合真单相时钟(H-TSPC)电路，包括：
第一逻辑电路，所述第一逻辑电路包括非比率(NR)逻辑；
第一模式切换装置，所述第一模式切换装置耦合到所述第一逻辑电路的输出端；
第二逻辑电路，所述第二逻辑电路包括比率(R)逻辑并且被配置为接收所述第一逻辑电路的输出；
第二模式切换装置，所述第二模式切换装置耦合到所述第二逻辑电路的输出端；
第三逻辑电路，所述第三逻辑电路包括非比率(NR)逻辑并且被配置为接收所述第二逻辑电路的输出；和
第三模式切换装置，所述第三模式切换装置耦合到所述第三逻辑电路的输出端，其中所述第一逻辑电路、所述第二逻辑电路和所述第三逻辑电路被配置为环形。
2.根据权利要求1所述的H-TSPC电路，其中包括NR逻辑的所述第一逻辑电路包括第一类型的第一晶体管和第二晶体管，并且包括第二类型的第三晶体管；包括R逻辑的所述第二逻辑电路包括所述第一类型的第四晶体管和所述第二类型的第五晶体管，并且包括NR逻辑的所述第三逻辑电路包括所述第一类型的第六晶体管和所述第二类型的第七晶体管和第八晶体管。
3.根据权利要求1所述的H-TSPC电路，其中所述第一模式切换装置包括下拉晶体管，所述第二模式切换装置包括第一上拉晶体管，并且所述第三模式切换装置包括第二上拉晶体管。
4.根据权利要求3所述的H-TSPC电路，还包括耦合在所述第二上拉晶体管与所述第三逻辑电路的所述输出端之间的晶体管，其中所述下拉晶体管的栅极被配置为接收第一控制信号，所述第一上拉晶体管和所述第二上拉晶体管的栅极被配置为接收第二控制信号，并且耦合在所述第二上拉晶体管与所述第三逻辑电路的所述输出端之间的所述晶体管的栅极被配置为接收时钟信号。
5.根据权利要求4所述的H-TSPC电路，其中所述第二控制信号与所述第一控制信号相反。
6.根据权利要求1所述的H-TSPC电路，其中所述H-TSPC电路形成预分频器的至少一部分，并且其中所述预分频器还包括被实现为第二H-TSPC电路的DIV 2/3分频器，所述第二H-TSPC电路耦合到所述第三逻辑电路的所述输出端。
7.根据权利要求6所述的H-TSPC电路，其中所述第二H-TSPC电路在没有多路复用器(MUX)的情况下耦合到所述第三逻辑电路的所述输出端。
8.根据权利要求7所述的H-TSPC电路，还包括：
AB计数器，所述AB计数器被配置为生成初始模式控制信号以选择所述DIV 2/3分频器是作为二(2)分频分频器还是作为三(3)分频分频器工作；和
重定时器，所述重定时器被配置为接收所述AB计数器的输入和所述AB计数器的输出，所述重定时器被配置为提供分频器电路的输出。
9.一种用于分频的方法，包括：
将信号传播通过具有比率逻辑(R)电路和非比率(NR)电路的分频器；
将耦合到所述R电路或所述NR电路的输出端的至少一个模式切换装置设定为第一模式；
输出具有第一分频比的第一信号；
将耦合到所述R电路或所述NR电路的输出端的所述至少一个模式切换装置设定为第二模式；以及
输出具有与所述第一分频比不同的第二分频比的第二信号。
10.根据权利要求9所述的方法，其中所述第一模式是一(1)分频模式。
11.根据权利要求10所述的方法，其中所述第二模式是二(2)分频模式。
12.一种用于分频的方法，包括：
选择性地将输入信号除以一(1)或除以二(2)以产生中间信号；
选择性地将所述中间信号除以二(2)或除以三(3)以产生第二中间信号；以及
将所述第二中间信号除以二(2)以产生第三中间信号，
其中所述选择性地对所述输入信号进行分频包括利用混合真单相时钟(H-TSPC)电路对所述输入信号进行分频，或者其中所述选择性地对所述中间信号进行分频包括利用H-TSPC电路对所述中间信号进行分频。
13.根据权利要求12所述的方法，其中选择性地将所述输入信号除以一(1)导致所述输入信号被直接选择性地除以二(2)或除以三(3)。
14.根据权利要求12所述的方法，其中选择性地将所述中间信号除以二(2)或除以三(3)以产生所述第二中间信号导致为一(1)的分频比步长分辨率。
15.一种分频器电路，包括：
预分频器，所述预分频器具有DIV 1/2分频器和DIV 4/5分频器，所述DIV 4/5分频器包括DIV 2/3分频器和DIV 2分频器；
其中所述DIV 1/2分频器和所述DIV 2/3分频器中的至少一者包括混合真单相时钟(H-TSPC)架构；并且
其中所述H-TSPC架构包括：
第一逻辑电路，所述第一逻辑电路包括非比率(NR)逻辑；
第二逻辑电路，所述第二逻辑电路包括比率(R)逻辑并且被配置为接收所述第一逻辑电路的输出；和
第三逻辑电路，所述第三逻辑电路包括非比率(NR)逻辑并且被配置为接收所述第二逻辑电路的输出，其中所述第一逻辑电路、所述第二逻辑电路和所述第三逻辑电路被配置为环形。
16.根据权利要求15所述的分频器电路，其中所述DIV 1/2分频器被选择性地配置为提供包括一(1)分频输出或二(2)分频输出的中间信号，其中所述一(1)分频输出有效地绕过所述DIV 1/2分频器。
17.根据权利要求15所述的分频器电路，还包括：
AB计数器，所述AB计数器被配置为生成初始模式控制信号，所述初始模式控制信号选择所述DIV 2/3分频器是作为二(2)分频分频器还是作为三(3)分频分频器工作；和
重定时器，所述重定时器被配置为接收所述AB计数器的输入和所述AB计数器的输出，所述重定时器被配置为提供所述分频器电路的输出。
18.根据权利要求17所述的分频器电路，其中所述AB计数器确定所述DIV 4/5分频器是以四分频(DIV 4)模式还是以五分频(DIV 5)模式工作。
19.根据权利要求15所述的分频器电路，其中包括NR逻辑的所述第一逻辑电路包括第一类型的第一晶体管和第二晶体管，并且包括第二类型的第三晶体管；包括R逻辑的所述第二逻辑电路包括所述第一类型的第四晶体管和所述第二类型的第五晶体管，并且包括NR逻辑的所述第三逻辑电路包括所述第一类型的第六晶体管和所述第二类型的第七晶体管和第八晶体管。
20.根据权利要求19所述的分频器电路，其中所述第一逻辑电路的输出端耦合到下拉晶体管，所述第二逻辑电路的输出端耦合到上拉晶体管，并且所述第三逻辑电路的输出端耦合到另一上拉晶体管。
21.根据权利要求15所述的分频器电路，其中所述DIV2分频器包括真单相时钟(TSPC)架构。
22.根据权利要求15所述的分频器电路，其中所述DIV 1/2分频器和所述DIV 2/3分频器包括混合真单相时钟(H-TSPC)架构，并且所述DIV2分频器包括真单相时钟(TSPC)架构。
23.根据权利要求15所述的分频器电路，其中：
所述DIV 2/3分频器还包括附加晶体管；并且
所述附加晶体管耦合到被配置为允许所述DIV 2/3分频器以二分频(DIV 2)模式或以三分频(DIV 3)模式工作的附加电路。
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