CN117558760A - 一种半导体器件及其制造方法 - Google Patents

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Abstract

本公开提供一种半导体器件及其制造方法。该半导体器件包括：衬底，衬底具有第一导电类型；第一层，第一层位于衬底上方；第一区域，第一区域位于第一层上方，并且；第二区域，第二区域位于第一区域上方；第三区域，第三区域位于第一层上方、以及在第一区域和第二区域的一侧；漏极区域，漏极区域位于第二区域中；源极区域，源极区域位于第三区域中；栅极隔离体，栅极隔离体嵌入在第二区域中，并且，栅极隔离体位于源极区域与漏极区域之间；第一栅极，第一栅极位于第二区域和第三区域上方、以及源极区域与栅极隔离体之间；以及第二栅极，第二栅极包括在栅极隔离体上方的第一部分。

Description

一种半导体器件及其制造方法
技术领域
本公开涉及半导体技术领域，特别是涉及一种半导体器件及其制造方法。
背景技术
目前，期望半导体器件具有较高的阻断电压和较低的导通电阻。但是，在实际应用中，提高阻断电压和降低导通电阻之间通常存在折衷关系。
发明内容
提供一种缓解、减轻或者甚至消除上述问题中的一个或多个的机制将是有利的。
根据本公开的一方面，提供了一种半导体器件，包括：衬底，衬底具有第一导电类型；第一层，第一层位于衬底上方，并且，第一层为氧化物层或具有第二导电类型的层；第一区域，第一区域位于第一层上方，并且，第一区域具有第一导电类型；第二区域，第二区域位于第一区域上方，并且，第二区域具有第二导电类型；第三区域，第三区域位于第一层上方、以及在第一区域和第二区域的一侧，并且，第三区域具有第一导电类型；漏极区域，漏极区域位于第二区域中；源极区域，源极区域位于第三区域中；栅极隔离体，栅极隔离体嵌入在第二区域中，并且，栅极隔离体位于源极区域与漏极区域之间；第一栅极，第一栅极位于第二区域和第三区域上方、以及源极区域与栅极隔离体之间；以及第二栅极，第二栅极包括在栅极隔离体上方的第一部分。
根据本公开的另一方面，还提供了一种用于制造半导体器件的方法，包括：提供衬底，其中，衬底具有第一导电类型；在衬底上方形成第一层，其中，第一层为氧化物层或具有第二导电类型的层；在第一层上方形成第二层，其中，第二层具有第一导电类型；形成栅极隔离体，其中，栅极隔离体嵌入在第二区域中；在第二层中形成第一区域，其中，第一区域具有第一导电类型，并且，在第二层中、以及第一区域上方形成第二区域，其中，第二区域具有第二导电类型，并且，栅极隔离体嵌入在第二区域中；在第二层中、以及在第一区域和第二区域的一侧形成第三区域，其中，第三区域具有第一导电类型；在第二区域和第三区域上方、以及第三区域中将形成源极区域的区域与栅极隔离体之间形成第一栅极，并且，形成第二栅极，其中，形成第二栅极包括形成位于栅极隔离体上方的第二栅极的第一部分；以及在第二区域中、以及在栅极隔离体的与第一栅极相对的一侧形成漏极区域，并且，在第三区域中形成源极区域。
根据在下文中所描述的实施例，本公开的这些和其它方面将是清楚明白的，并且将参考在下文中所描述的实施例而被阐明。
附图说明
在下面结合附图对于示例性实施例的描述中，本公开的更多细节、特征和优点被公开，在附图中：
图1是根据本公开的一些实施例的半导体器件的剖面示意图；
图2A-2D是根据本公开的一些实施例的半导体器件的剖面示意图；
图3A-3H是根据本公开的一些实施例的半导体器件的剖面示意图；
图4是根据本公开的一些实施例的用于制造半导体器件的方法的流程图；
图5A-5H是根据本公开的一些实施例的半导体器件的制作方法的步骤的示意剖面图；
图6A-6B是根据本公开的一些实施例的半导体器件的制作方法的步骤的示意剖面图；
图7A-7D根据本公开的一些实施例的半导体器件的制作方法的步骤的示意剖面图。
具体实施方式
将理解的是，尽管术语第一、第二、第三等等在本文中可以用来描述各种元件、部件、区、层和/或部分，但是这些元件、部件、区、层和/或部分不应当由这些术语限制。这些术语仅用来将一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分相区分。因此，下面讨论的第一元件、部件、区、层或部分可以被称为第二元件、部件、区、层或部分而不偏离本公开的教导。
诸如“在…下面”、“在…之下”、“较下”、“在…下方”、“在…之上”、“较上”等等之类的空间相对术语在本文中可以为了便于描述而用来描述如图中所图示的一个元件或特征与另一个(些)元件或特征的关系。将理解的是，这些空间相对术语意图涵盖除了图中描绘的取向之外在使用或操作中的器件的不同取向。例如，如果翻转图中的器件，那么被描述为“在其他元件或特征之下”或“在其他元件或特征下面”或“在其他元件或特征下方”的元件将取向为“在其他元件或特征之上”。因此，示例性术语“在…之下”和“在…下方”可以涵盖在…之上和在…之下的取向两者。诸如“在…之前”或“在…前”和“在…之后”或“接着是”之类的术语可以类似地例如用来指示光穿过元件所依的次序。器件可以取向为其他方式(旋转90度或以其他取向)并且相应地解释本文中使用的空间相对描述符。另外，还将理解的是，当层被称为“在两个层之间”时，其可以是在该两个层之间的唯一的层，或者也可以存在一个或多个中间层。
本文中使用的术语仅出于描述特定实施例的目的并且不意图限制本公开。如本文中使用的，单数形式“一个”、“一”和“该”意图也包括复数形式，除非上下文清楚地另有指示。将进一步理解的是，术语“包括”和/或“包含”当在本说明书中使用时指定所述及特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其群组的存在或添加一个或多个其他特征、整体、步骤、操作、元件、部件和/或其群组。如本文中使用的，术语“和/或”包括相关联的列出项目中的一个或多个的任意和全部组合，并且短语“A和B中的至少一个”是指仅A、仅B、或A和B两者。
将理解的是，当元件或层被称为“在另一个元件或层上”、“连接到另一个元件或层”、“耦合到另一个元件或层”或“邻近另一个元件或层”时，其可以直接在另一个元件或层上、直接连接到另一个元件或层、直接耦合到另一个元件或层或者直接邻近另一个元件或层，或者可以存在中间元件或层。相反，当元件被称为“直接在另一个元件或层上”、“直接连接到另一个元件或层”、“直接耦合到另一个元件或层”、“直接邻近另一个元件或层”时，没有中间元件或层存在。然而，在任何情况下“在…上”或“直接在…上”都不应当被解释为要求一个层完全覆盖下面的层。
本文中参考本公开的理想化实施例的示意性图示(以及中间结构)描述本公开的实施例。正因为如此，应预期例如作为制造技术和/或公差的结果而对于图示形状的变化。因此，本公开的实施例不应当被解释为限于本文中图示的区的特定形状，而应包括例如由于制造导致的形状偏差。因此，图中图示的区本质上是示意性的，并且其形状不意图图示器件的区的实际形状并且不意图限制本公开的范围。
除非另有定义，本文中使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员所通常理解的相同含义。将进一步理解的是，诸如那些在通常使用的字典中定义的之类的术语应当被解释为具有与其在相关领域和/或本说明书上下文中的含义相一致的含义，并且将不在理想化或过于正式的意义上进行解释，除非本文中明确地如此定义。
如本文所使用的，术语“衬底”可以表示经切割的晶圆的衬底，或者可以指示未经切割的晶圆的衬底。类似地，术语芯片和裸片可以互换使用，除非这种互换会引起冲突。应当理解，术语“层”包括薄膜，除非另有说明，否则不应当解释为指示垂直或水平厚度。
在功率半导体器件中，金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)占有重要的地位，其中，侧向双扩散MOSFET(Lateral Double-diffused MOSFET，LDMOS)因具有低失真、高效率、高输出功率、高可靠性和低成本等优点而得到了广泛的应用。目前，难以同时实现提高LDMOS中的阻断电压与降低导通电阻，且LDMOS中的栅电容(即，将第一栅极视为电容的一个端子、而将源极与漏极视为电容的另一个端子)较大。
为了解决上述问题，本公开提供了一种半导体器件，包括：衬底，衬底具有第一导电类型；第一层，第一层位于衬底上方，并且，第一层为氧化物层或具有第二导电类型的层；第一区域，第一区域位于第一层上方，并且，第一区域具有第一导电类型；第二区域，第二区域位于第一区域上方，并且，第二区域具有第二导电类型；第三区域，第三区域位于第一层上方、以及在第一区域和第二区域的一侧，并且，第三区域具有第一导电类型；漏极区域，漏极区域位于第二区域中；源极区域，源极区域位于第三区域中；栅极隔离体，栅极隔离体嵌入在第二区域中，并且，栅极隔离体位于源极区域与漏极区域之间；第一栅极，第一栅极位于第二区域和第三区域上方、以及源极区域与栅极隔离体之间；以及第二栅极，第二栅极包括在栅极隔离体上方的第一部分。
根据如本公开所述的实施例，第一栅极用于控制器件的开启与关断，而第二栅极可以与栅极隔离体形成场板，使得靠近表面的耗尽层得到扩宽，并且降低漂移区表面的电场强度，达到优化阻断电压与导通电阻之间的折衷关系的目的；并且，由于设置与第一栅极分离的第二栅极，减少了栅电容。
图1是根据本公开的一些实施例的半导体器件100的剖面示意图。如图1所示，半导体器件100包括：
衬底101，衬底101具有第一导电类型；
第一层102，第一层102位于衬底101上方，并且，第一层102为氧化物层或具有第二导电类型的层；
第一区域103，第一区域103位于第一层102上方，并且，第一区域103具有第一导电类型；
第二区域104，第二区域104位于第一区域103上方，并且，第二区域104具有第二导电类型；
第三区域105，第三区域105位于第一层102上方、以及在第一区域103和第二区域104的一侧，并且，第三区域105具有第一导电类型；
漏极区域107，漏极区域107位于第二区域104中；
源极区域108，源极区域108位于第三区域105中；
栅极隔离体106，栅极隔离体106嵌入在第二区域104中，并且，栅极隔离体106位于源极区域108与漏极区域107之间；
第一栅极109，第一栅极109位于第二区域104和第三区域105上方、以及源极区域108与栅极隔离体106之间；以及
第二栅极110，第二栅极110包括在栅极隔离体106上方的第一部分。
根据一些实施例，衬底101可以由硅、锗等材料形成。
根据一些实施例，当第一层102为氧化物层时，第一层102为掩埋氧化物(BuriedOxide，BOX)层，从而将衬底101与将在第一层102上形成的半导体器件100的其它部分电隔离。
根据一些实施例，当第一层102为具有第二导电类型的层时，该第一层102可以是通过高剂量锑原子(Sb)注入所形成的层。根据一些实施例，该第一层102由于具有与第一区域103、第三区域105不同的导电类型，可以实现电隔离(例如，与后续将进一步形成的隔离环形成隔离结构)。
根据一些实施例，第一导电类型为P型，第二导电类型为N型。
根据一些实施例，第一区域103为在第一层102上的具有第一导电类型的第二层中注入具有第一导电类型的材料而形成的高压阱区域。根据一些实施例，第二区域104为在第一层102上的具有第一导电类型的第二层中注入具有第二导电类型的材料而形成的高压阱区域。
根据一些实施例，第三区域10为在第一层102上的具有第一导电类型的第二层中通过注入具有第一导电类型的材料而形成的低压阱区域。
图2A-2D是根据本公开的一些实施例的半导体器件200的剖面示意图，其中示出了图1中的漏极区域107、源极区域108、第一栅极109和第二栅极110的具体结构。
根据一些实施例，漏极区域107包括具有第二导电类型的重掺杂区域(例如，图2A-2D中的区域107a)，例如，为通过注入具有第二导电类型的材料所形成的区域。根据一些实施例，还可以在漏极区域107上形成漏极接触体(例如，图2A-2D所示出的漏极接触体107b)。
根据一些实施例，源极区域108包括具有第二导电类型的重掺杂区域(例如，图2A-2D中的区域108b)，例如，为通过注入具有第二导电类型的材料所形成的区域。根据一些实施例，还可以在源极区域108上形成源极接触体(例如，图2A-2D所示出的源极接触体108c)。根据一些实施例，源极区域108包括与具有第二导电类型的重掺杂区域相邻的具有第一导电类型的重掺杂区域(例如，图2A-2D中的区域108a)，例如，为通过注入具有第一导电类型的材料所形成的区域，该具有第一导电类型的重掺杂区域可以通过源极接触体与具有第二导电类型的重掺杂区域相连，以排除衬偏效应。
根据一些实施例，栅极隔离体106嵌入在第二区域104的顶部，并且，位于第一栅极109与漏极107之间。
根据一些实施例，栅极隔离体106的一部分位于第二区域104中，并且，栅极隔离体106的另一部分位于第二区域104上方(例如，如图2A和2C所示出的)，其中，栅极隔离体106可以是通过例如生长场氧化物的工艺来形成的。
根据另一些实施例，栅极隔离体106的全部部分位于第二区域104中(例如，如图2B和2D所示出的)，其中，栅极隔离体106可以是通过例如填充第二区域104中的沟槽以形成栅极隔离体的工艺来形成的。
根据一些实施例，第一栅极109的一部分位于第二区域104上方，而第一栅极109的另一部分位于第三区域105上方。
根据一些实施例，如图2A-2D所示，第一栅极109包括第一栅极多晶硅109b和第一栅极氧化物109c，其中，第一栅极氧化物109c位于第二区域104和第三区域105上方、以及源极区域108与栅极隔离体106之间，第一栅极多晶硅109b位于第一栅极氧化物109c上方。
根据一些实施例，半导体器件100还包括第一栅极接触体109a，并且，第一栅极接触体109a位于第一栅极多晶硅109b上方。
根据一些实施例，第一栅极氧化物109c的一部分位于第二区域104上方，而第一栅极氧化物109c的另一部分位于第三区域105上方。
根据一些实施例，第二栅极110的第一部分包括第二栅极多晶硅110b，第二栅极多晶硅110b位于栅极隔离体106上方。
根据一些实施例，半导体器件100还包括第二栅极接触体110a，第二栅极接触体110a位于第二栅极多晶硅110b上方。
根据一些实施例，如图2A-2B所示，第二栅极110仅包括位于栅极隔离体106上方的第一部分。
根据另一些实施例，第二栅极110还包括第三栅极多晶硅110c，第三栅极多晶硅110c位于栅极隔离体106中。在如本公开所述的实施例中，在阻断时，第三栅极多晶硅110c可以优化横向电场，使横向电场更加均匀，从而进一步提升阻断电压；在导通时，第三栅极多晶硅110c可以在漂移区形成载流子积累，从而降低导通电阻，并且，由于第一栅极109正对漂移区的面积减小，从而减小第一栅极109与源极之间的栅极电容。根据一些实施例，第三栅极多晶硅110c可以是通过在栅极隔离体106中形成沟槽，并在该沟槽中沉积多晶硅材料所形成的。
根据一些实施例，半导体器件还可以包括用于将LDMOS电隔离的隔离结构，从而可以实现与低压CMOS的集成，提高系统的集成度。
图3A-3H是根据本公开的一些实施例的半导体器件300的剖面示意图，其中示出了将LDMOS电隔离的隔离结构。
根据一些实施例，如图3A-3D所示，第一层102为氧化物层，并且半导体器件300还包括：第一沟槽隔离体111a，位于第一层102上方并且在第三区域105的与第一区域103相对的一侧；以及第二沟槽隔离体111b，位于第一层102上方并且在第一区域103和第二区域104的与第三区域105相对的一侧。在如本公开所述的实施例中，第一沟槽隔离体111a和第二沟槽隔离体111b可以隔离出有源区域，从而与第一层102一起，实现LDMOS的电隔离。
应当理解，由上述沟槽隔离体111a-111b和第一层102构成的隔离结构可以应用于结合图1和2A-2D所描述的各种LDMOS结构(例如，图3A-3D所示出的)。
根据一些实施例，如图3E-3H所示出的，第一层102为具有第二导电类型的层，并且半导体器件300还包括：隔离环111，隔离环111位于第一层102上方、以及第三区域105的与第一区域103相对的一侧；以及环接触体111e，环接触体111e位于隔离环111上方。在如本公开所述的实施例中，由于隔离环111和第一层102具有与第一区域103和第三区域105不同的导电类型，隔离环111和第一层102可以实现LDMOS的电隔离。
根据一些实施例，通过在环接触体111e上施加比在源极接触体108c施加的源极电压更高的电压(例如，在第一栅极109控制LDMOS导通时)，以实现反偏，从而实现LDMOS的电隔离。
应当理解，虽然图3E-3H仅示出了位于第一层102上方、以及第三区域105的与第一区域103相对的一侧的隔离环111的结构，但是隔离环111可以具有其它部分。例如，在单个LDMOS的情况下，在第一层102上方、以及第一区域103和第二区域104的与第三区域105相对的一侧形成隔离环111的另一部分，以包围单个LDMOS，实现单个LDMOS的电隔离。又例如，在多个LDMOS集成的情况下，隔离环111横向地包围多个LDMOS，以实现多个LDMOS与衬底上其它部件之前的电隔离。
根据一些实施例，如图3E-3H所示，隔离环111包括：第一阱区域111a，第一阱区域111a位于第一层102上方、以及第三区域105的与第一区域103相对的一侧；第二阱区域111b，第二阱区域111b位于第一阱区域111a上方；连接区域111c，连接区域111c位于第二阱区域111b中；以及沟槽隔离体111d，沟槽隔离体111d嵌入在第一阱区域111a和第二阱区域111b与第三区域105之间，其中，第一阱区域111a、第二阱区域111b和连接区域111c为第二导电类型。
根据一些实施例，第一阱区域111a为在第一层102上的具有第一导电类型的第二层中注入具有第二导电类型的材料而形成的高压阱区域。根据一些实施例，第二阱区域111b为在第一层102上的具有第一导电类型的第二层中注入具有第二导电类型的材料而形成的低压阱区域。根据一些实施例，连接区域111c为通过注入具有第二导电类型的材料所形成的重掺杂区域。
图4是根据本公开的一些实施例的用于制造半导体器件的方法400的流程图。如图4所示，方法400包括：
步骤S410、提供衬底，衬底具有第一导电类型；
步骤S420、在衬底上方形成第一层，其中，第一层为氧化物层或具有第二导电类型的层；
步骤S430、在第一层上方形成第二层，其中，第二层具有第一导电类型；
步骤S440、形成栅极隔离体，其中，栅极隔离体嵌入在第二区域中；
步骤S450、在第二层中形成第一区域，其中，第一区域具有第一导电类型，并且，在第二层中、以及第一区域上方形成第二区域，其中，第二区域具有第二导电类型，并且，栅极隔离体嵌入在第二区域中；
步骤S460、在第二层中、以及在第一区域和第二区域的一侧形成第三区域，其中，第三区域具有第一导电类型；
步骤S470、在第二区域和第三区域上方、以及第三区域中将形成源极区域的区域与栅极隔离体之间形成第一栅极，并且，形成第二栅极，其中，形成第二栅极包括形成位于栅极隔离体上方的第二栅极的第一部分；以及
步骤S480、在第二区域中、以及在栅极隔离体的与第一栅极相对的一侧形成漏极区域，并且，在第三区域中形成源极区域。
根据一些实施例，如图5A所示，在步骤S410中提供的衬底可以为具有第一导电类型的晶圆(例如，P型硅晶圆)。
根据一些实施例，如图5B所示，在步骤S420中形成的第一层102为具有第二导电类型的掩埋层(例如，N型掩埋层(N-type buried layer,NBL))。根据一些实施例，第一层102可以是通过采用高剂量注入(例如，高剂量注入锑原子(Sb))所形成的。根据一些实施例，在进行高剂量注入后，首先在表面进行氧化工艺，然后蚀刻所形成的氧化层，从而完成注入物(例如，Sb)的热扩散，并且，通过氧化层消耗部分注入物(例如，Sb离子)，使得后续外延生长时可以尽可能减小Sb扩散到外延层中，从而保证LDMOS在纵向上的耐压达到最高。
根据一些实施例，如图5C所示，在步骤S430中，通过外延生长形成第二层120，其中，第二层120具有第一导电类型。
根据一些实施例，如图5D所示，步骤S440包括：在第二层120上生长形成栅极隔离体106，例如，湿法生长形成场氧化物，从而形成如图5F所示的一部分位于第二层120中且另一部分位于第二层120上方的栅极隔离体106。
根据另一些实施例，步骤S440包括：在第二层120中形成氧化物沟槽；以及在氧化物沟槽中形成栅极隔离体106，从而形成与图5D所示出的不同的栅极隔离体106的全部部分在第二层120中的结构。但是应当理解，使用不同的形成栅极隔离体106的工艺步骤之后的后续工艺步骤可以相同。
根据一些实施例，如图5E所示，在步骤S450中，通过离子注入在第二层120中形成高压阱区域(例如，第一区域103、第二区域104)，其中，可以在同一工艺步骤中形成第一区域103和第二区域104，以节省掩膜数量，并精确控制两者的注入位置和剂量。
根据一些实施例，如图5F所示，在步骤S450中，通过离子注入在第二层120中形成低压阱区域(例如，第三区域105)。
根据一些实施例，如图5G所示，在步骤S460中，通过沉积栅极氧化物和栅极多晶硅、以及进行图形化，形成第一栅极109和第二栅极110。
根据一些实施例，第一栅极109包括第一栅极氧化物109c和第一栅极多晶硅109b，并且，在第二区域104和第三区域105上方、以及第三区域105中将形成源极区域108的区域与栅极隔离体106之间形成第一栅极109包括：在第二区域104和第三区域105上方、以及第三区域105中将形成源极区域108的区域与栅极隔离体106之间形成第一栅极氧化物109c；以及在第一栅极氧化物109c上方形成第一栅极多晶硅109b。
根据一些实施例，第二栅极110的第一部分包括第二栅极多晶硅110b，并且，第二栅极多晶硅110b位于栅极隔离体106上方，形成位于栅极隔离体106上方的第二栅极110的第一部分包括：在栅极隔离体106上方形成第二栅极多晶硅110b。
根据一些实施例，第二栅极110还包括第三栅极多晶硅110c，并且，形成第二栅极110还包括：在栅极隔离体106中形成第三栅极多晶硅110c。
根据一些实施例，在栅极隔离体106中形成第三栅极多晶硅110c包括在形成第一区域103和第二区域104之前：在栅极隔离体106中形成多晶硅沟槽110d；以及在多晶硅沟槽110d中形成第三栅极多晶硅110c。
图6A-6B示出了形成包括第三栅极多晶硅110c的第二栅极110的工艺步骤的半导体器件600的剖面图。
如图6A所示，在栅极隔离体106中形成多晶硅沟槽110d(例如，通过蚀刻)，以用于后续形成第三栅极多晶硅110c。
如图6B所示，在多晶硅沟槽110d中形成第三栅极多晶硅110c，例如，通过在多晶硅沟槽110d中沉积多晶硅，并且进行平坦化和图形化。
根据一些实施例，如图5H所示，在步骤S470中，通过重掺杂离子注入，在第二区域104中形成漏极区域107，并且，在第三区域105中形成源极区域108。
根据一些实施例，在步骤S470之后，在漏极区域107、源极区域108、第一栅极109、第二栅极110上形成接触体，从而可以进行后续施加相应电压的操作。
根据一些实施例，第一层102为氧化物层，并且，方法400还包括：在第二层120中在第三区域105的与第一区域103相对的一侧形成第一隔离沟槽，并且，在第二层120中在第一区域103和第二区域104的与第三区域1-5相对的一侧形成第二隔离沟槽；以及在第一隔离沟槽和第二隔离沟槽中分别形成第一沟槽隔离体111a和第二沟槽隔离体111b。
根据一些实施例，第一层为具有第二导电类型的层，并且方法400还包括：在第二层120中第三区域105的与第一区域103相对的一侧形成隔离环111；以及在隔离环111上方形成环接触体111e。
根据一些实施例，隔离环111包括第一阱区域111a、第二阱区域111b、连接区域111c、以及沟槽隔离体111d，在第二层120中第三区域105的与第一区域103相对的一侧形成隔离环111包括：
在形成栅极隔离体106之前，在第二层120中形成沟槽隔离体111d，其中，沟槽隔离体111d位于第二层120中将形成第三区域105的区域的与将形成栅极隔离体106的区域相对的一侧；
在在第二层120中形成第三区域105之前，在第二层120中将形成第三区域105的区域的与第一区域103相对的一侧，形成第一阱区域111a；
在形成第一栅极109和第二栅极110之前，在第一阱区域111a上方形成第二阱区域111b；以及
在形成第一栅极109和第二栅极110之后，在第二阱区域111b中形成连接区域111c。
图7A-7D示出了形成隔离环111的工艺步骤的半导体器件700的剖面图。
如图7A所示，在形成栅极隔离体106之前，在第二层120中形成沟槽隔离体111d，其中，沟槽隔离体111d位于第二层120中将形成第三区域105的区域的与将形成栅极隔离体106的区域相对的一侧。
如图7B所示，在形成沟槽隔离体111d之后，在第二层120中形成栅极间隔体106。
如图7C所示，在形成栅极间隔体106之后，在第二层120中形成第一阱区域111a和第二阱区域111b。
根据一些实施例，形成第一阱区域111a和第二阱区域111b包括：在第二层120中形成低压阱区域(例如，第三区域105)之前，在第二层120中将形成第三区域105的区域的与第一区域103相对的一侧，形成第一阱区域111a；以及在形成第一阱区域111a之后、以及在形成第一栅极109和第二栅极110之前，在第一阱区域111a上方形成第二阱区域111b。
如图7D所示，在形成第一栅极109和第二栅极110之后，在第二阱区域111b中形成连接区域111c，并且，可以在形成连接区域111c之后，可以与半导体器件700的其它接触体一起形成环接触体。
根据一些实施例，可以与漏极区域107、源极区域108类似的，通过注入具有第二导电类型的材料形成连接区域111c，其中，连接区域111c为具有第二导电类型的重掺杂区域。
虽然在附图和和前面的描述中已经详细地说明和描述了本公开，但是这样的说明和描述应当被认为是说明性的和示意性的，而非限制性的；本公开不限于所公开的实施例。通过研究附图、公开内容和所附的权利要求书，本领域技术人员在实践所要求保护的主题时，能够理解和实现对于所公开的实施例的变型。在权利要求书中，词语“包括”不排除未列出的其他元件或步骤，不定冠词“一”或“一个”不排除多个，并且术语“多个”是指两个或两个以上。在相互不同的从属权利要求中记载了某些措施的仅有事实并不表明这些措施的组合不能用来获益。

Claims (20)

1.一种半导体器件，包括：
衬底，所述衬底具有第一导电类型；
第一层，所述第一层位于所述衬底上方，并且，所述第一层为氧化物层或具有第二导电类型的层；
第一区域，所述第一区域位于所述第一层上方，并且，所述第一区域具有所述第一导电类型；
第二区域，所述第二区域位于所述第一区域上方，并且，所述第二区域具有所述第二导电类型；
第三区域，所述第三区域位于所述第一层上方、以及在所述第一区域和所述第二区域的一侧，并且，所述第三区域具有所述第一导电类型；
漏极区域，所述漏极区域位于所述第二区域中；
源极区域，所述源极区域位于所述第三区域中；
栅极隔离体，所述栅极隔离体嵌入在所述第二区域中，并且，所述栅极隔离体位于所述源极区域与所述漏极区域之间；
第一栅极，所述第一栅极位于所述第二区域和所述第三区域上方、以及所述源极区域与所述栅极隔离体之间；以及
第二栅极，所述第二栅极包括在所述栅极隔离体上方的第一部分。
2.如权利要求1所述的半导体器件，其中，所述第二栅极的第一部分包括第二栅极多晶硅，所述第二栅极多晶硅位于所述栅极隔离体上方。
3.如权利要求2所述的半导体器件，其中，所述第二栅极还包括第三栅极多晶硅，所述第三栅极多晶硅位于所述栅极隔离体中。
4.如权利要求1-3中任一项所述的半导体器件，其中，所述第一栅极包括第一栅极氧化物和第一栅极多晶硅，其中，所述第一栅极氧化物位于所述第二区域和所述第三区域上方、以及所述源极区域与所述栅极隔离体之间，所述第一栅极多晶硅位于所述第一栅极氧化物上方。
5.如权利要求1-3中任一项所述的半导体器件，其中，所述栅极隔离体的全部部分位于所述第二区域中。
6.如权利要求1-3中任一项所述的半导体器件，其中，所述栅极隔离体的一部分位于所述第二区域中，并且，所述栅极隔离体的另一部分位于所述第二区域上方。
7.如权利要求1-3中任一项所述的半导体器件，其中，所述第一层为氧化物层，并且
所述半导体器件还包括：
第一沟槽隔离体，位于所述第一层上方并且在所述第三区域的与所述第一区域相对的一侧；以及
第二沟槽隔离体，位于所述第一层上方并且在所述第一区域和第二区域的与所述第三区域相对的一侧。
8.如权利要求1-3中任一项所述的半导体器件，其中，所述第一层为具有第二导电类型的层，并且
所述半导体器件还包括：
隔离环，所述隔离环位于所述第一层上方、以及所述第三区域的与所述第一区域相对的一侧；以及
环接触体，所述环接触体位于所述隔离环上方。
9.如权利要求8所述的半导体器件，其中，所述隔离环包括：
第一阱区域，所述第一阱区域位于所述第一层上方、以及所述第三区域的与所述第一区域相对的一侧；
第二阱区域，所述第二阱区域位于所述第一阱区域上方；
连接区域，所述连接区域位于所述第二阱区域中；以及
沟槽隔离体，所述沟槽隔离体嵌入在第一阱区域和第二阱区域与所述第三区域之间，
其中，所述第一阱区域、所述第二阱区域和所述连接区域为所述第二导电类型。
10.如权利要求1-3中任一项所述的半导体器件，其中，所述第一导电类型为P型，所述第二导电类型为N型。
11.一种用于制造半导体器件的方法，包括：
提供衬底，其中，所述衬底具有第一导电类型；
在所述衬底上方形成所述第一层，其中，所述第一层为氧化物层或具有第二导电类型的层；
在所述第一层上方形成第二层，其中，所述第二层具有第一导电类型；
形成栅极隔离体，其中，所述栅极隔离体嵌入在所述第二区域中；
在所述第二层中形成第一区域，其中，所述第一区域具有所述第一导电类型，并且，在所述第二层中、以及所述第一区域上方形成第二区域，其中，所述第二区域具有所述第二导电类型，并且，所述栅极隔离体嵌入在所述第二区域中；
在所述第二层中、以及在所述第一区域和所述第二区域的一侧形成第三区域，其中，所述第三区域具有所述第一导电类型；
在所述第二区域和所述第三区域上方、以及所述第三区域中将形成所述源极区域的区域与所述栅极隔离体之间形成第一栅极，并且，形成第二栅极，其中，所述形成第二栅极包括形成位于所述栅极隔离体上方的所述第二栅极的第一部分；以及
在所述第二区域中、以及在所述栅极隔离体的与所述第一栅极相对的一侧形成漏极区域，并且，在所述第三区域中形成源极区域。
12.如权利要求11所述的方法，其中，所述第二栅极的第一部分包括第二栅极多晶硅，并且，所述第二栅极多晶硅位于所述栅极隔离体上方，所述形成位于所述栅极隔离体上方的所述第二栅极的第一部分包括：
在所述栅极隔离体上方形成所述第二栅极多晶硅。
13.如权利要求12所述的方法，其中，所述第二栅极还包括第三栅极多晶硅，并且，所述形成第二栅极还包括：
在所述栅极隔离体中形成所述第三栅极多晶硅。
14.如权利要求11-13中任一项所述的方法，其中，所述第一栅极包括第一栅极氧化物和第一栅极多晶硅，并且，所述在所述第二区域和所述第三区域上方、以及所述第三区域中将形成所述源极区域的区域与所述栅极隔离体之间形成第一栅极包括：
在所述第二区域和所述第三区域上方、以及所述第三区域中将形成所述源极区域的区域与所述栅极隔离体之间形成所述第一栅极氧化物；以及
在所述第一栅极氧化物上方形成所述第一栅极多晶硅。
15.如权利要求11-13中任一项所述的方法，其中，所述形成栅极隔离体包括：
在所述第二层上生长形成所述栅极隔离体。
16.如权利要求11-13中任一项所述的方法，其中，所述形成栅极隔离体包括：
在所述第二层中形成氧化物沟槽；以及
在所述氧化物沟槽中形成所述栅极隔离体。
17.如权利要求11-13中任一项所述的方法，其中，所述第一层为氧化物层，并且，所述方法还包括：
在所述第二层中在所述第三区域的与所述第一区域相对的一侧形成第一隔离沟槽，并且，在所述第二层中在所述第一区域和第二区域的与所述第三区域相对的一侧形成第二隔离沟槽；以及
在所述第一隔离沟槽和所述第二隔离沟槽中分别形成第一沟槽隔离体和第二沟槽隔离体。
18.如权利要求11-13中任一项所述的方法，其中，所述第一层为具有第二导电类型的层，并且
所述方法还包括：
在所述第二层中所述第三区域的与所述第一区域相对的一侧形成隔离环；以及
在所述隔离环上方形成环接触体。
19.如权利要求18所述的方法，其中，所述隔离环包括第一阱区域、第二阱区域、连接区域、以及沟槽隔离体，所述在所述第二层中所述第三区域的与所述第一区域相对的一侧形成隔离环包括：
在所述形成所述栅极隔离体之前，在所述第二层中形成沟槽隔离体，其中，所述沟槽隔离体位于所述第二层中将形成所述第三区域的区域的与将形成所述栅极隔离体的区域相对的一侧；
在所述在所述第二层中形成第三区域之前，在所述第二层中将形成所述第三区域的区域的与所述第一区域相对的一侧，形成所述第一阱区域；
在形成所述第一栅极和所述第二栅极之前，在所述第一阱区域上方形成所述第二阱区域；以及
在形成所述第一栅极和所述第二栅极之后，在所述第二阱区域中形成所述连接区域。
20.如11-13中任一项所述的方法，其中，所述第一导电类型为P型，所述第二导电类型为N型。
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