CN117524987A - 半导体结构的形成方法 - Google Patents

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Abstract

一种半导体结构的形成方法，包括：提供基底，所述基底上形成有待刻蚀层和位于所述待刻蚀层上的掩膜层；在所述掩膜层上形成图案，暴露出部分掩膜层表面；对暴露出的掩膜层执行改性处理，在所述掩膜层中形成改性区域；形成改性区域之后，去除所述图案；重复在所述掩膜层上形成图案至去除所述图案的步骤一次或多次，在所述掩膜层形成部分改性区域和部分非改性区域；选取性地去除所述部分非改性区域的掩膜层，保留所述部分改性区域的掩膜层；以保留的所述部分改性区域的掩膜层为掩膜图案化所述待刻蚀层，形成目标图形。本发明实施例中的技术方案能够简化工艺，提高工作效率。

Description

半导体结构的形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构的形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。
为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(FinFET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离结构，所述隔离结构覆盖部分所述鳍部的侧壁，且隔离结构表面低于鳍部顶部；位于隔离结构表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
但是，现有的半导体结构的形成方法，存在着操作复杂的问题，降低了半导体结构的形成效率。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，以简化工艺，提高工作效率。
为解决上述问题，本发明提供了一种半导体结构的形成方法，包括：
提供基底，所述基底上形成有待刻蚀层和位于所述待刻蚀层上的掩膜层；
在所述掩膜层上形成图案，暴露出部分掩膜层表面；
对暴露出的掩膜层执行改性处理，在所述掩膜层中形成改性区域；
形成改性区域之后，去除所述图案；
重复在所述掩膜层上形成图案至去除所述图案的步骤一次或多次，在所述掩膜层形成部分改性区域和部分非改性区域；
选取性地去除所述部分非改性区域的掩膜层，保留所述部分改性区域的掩膜层；
以保留的所述部分改性区域的掩膜层为掩膜图案化所述待刻蚀层，形成目标图形。
可选地，所述改性处理为等离子体处理工艺；
所述掩膜层的材料为氮化硅，且所述等离子体处理工艺所采用的反应气体为氧化二氮，所述改性区域的材料为氮氧化硅。
可选地，重复在所述掩膜层上形成图案至去除所述图案的步骤的次数为3至4次。
可选地，形成掩膜层的工艺为原子层沉积工艺。
可选地，所述掩膜层的厚度为8nm至16nm。
可选地，去除所述改性区域之外的所述掩膜层的工艺为第一湿法刻蚀工艺。
可选地，所述第一湿法刻蚀工艺所采用的刻蚀溶液为磷酸溶液。
可选地，形成所述图案的步骤包括：
所述掩膜层上形成平坦化材料层、位于所述平坦化材料层上的抗反射材料层和位于所述抗反射材料层上的图案化的光刻胶层，所述图案化的光刻胶层具有光刻胶开口；
以所述图案化的光阻层为掩膜，依次刻蚀所述抗反射材料层和平坦化材料层，在所述抗反射材料层和平坦化材料层中形成位于光刻胶开口底部的掩膜开口，使所述抗反射材料层和平坦化材料层形成所述图案。
可选地，所述平坦化材料层的材料包括旋涂的碳。
可选地，所述抗反射材料的材料包括基于硅的抗反射材料。
可选地，去除剩余的所述图案的工艺为第二湿法刻蚀工艺。
可选地，所述第二湿法刻蚀工艺所采用的刻蚀溶液为高温过氧化硫混合物。
可选地，选取性地去除所述部分非改性区域的掩膜层之后，所述半导体结构的形成方法还包括：
对保留的所述部分改性区域的掩膜层和待刻蚀层执行湿法清洗工艺。
可选地，所述湿法清洗工艺所采用的清洗溶液包括氢氟酸和臭氧的混合溶液。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供了一种半导体结构的形成方法，包括：提供基底，所述基底上形成有待刻蚀层和位于所述待刻蚀层上的掩膜层；在所述掩膜层上形成图案，暴露出部分掩膜层表面；对暴露出的掩膜层执行改性处理，在所述掩膜层中形成改性区域；形成改性区域之后，去除所述图案；重复在所述掩膜层上形成图案至去除所述图案的步骤一次或多次，在所述掩膜层形成部分改性区域和部分非改性区域；选取性地去除所述部分非改性区域的掩膜层，保留所述部分改性区域的掩膜层；以保留的所述部分改性区域的掩膜层为掩膜图案化所述待刻蚀层，形成目标图形。
可以看出，重复在所述掩膜层上形成图案至去除所述图案的步骤一次或多次，在所述掩膜层形成部分改性区域和部分非改性区域，与采用负性显影工艺进行多次离子注入形成位于掩膜层中的改性区域的工艺相比，可以简化工艺操作，提高工作效率。
附图说明
图1至图7为本发明实施例中的一种半导体结构的形成方法各步骤所形成的中间结构示意图。
具体实施方式
由背景技术可知，现有的半导体结构的形成方法存在着操作繁琐的问题降低了半导体结构的形成效率。
具体地，在对掩膜层进行图案化的过程中，每次需要对去除的掩膜层执行三次离子注入工艺，工艺操作较为复杂，降低了半导体结构的形成效率。
为解决上述问题，本发明实施例中提供的一种半导体结构的形成方法，包括：提供基底，所述基底上形成有待刻蚀层和位于所述待刻蚀层上的掩膜层；在所述掩膜层上形成图案，暴露出部分掩膜层表面；对暴露出的掩膜层执行改性处理，在所述掩膜层中形成改性区域；形成改性区域之后，去除所述图案；重复在所述掩膜层上形成图案至去除所述图案的步骤一次或多次，在所述掩膜层形成部分改性区域和部分非改性区域；选取性地去除所述部分非改性区域的掩膜层，保留所述部分改性区域的掩膜层；以保留的所述部分改性区域的掩膜层为掩膜图案化所述待刻蚀层，形成目标图形。
可以看出，重复在所述掩膜层上形成图案至去除所述图案的步骤一次或多次，在所述掩膜层形成部分改性区域和部分非改性区域，可以简化工艺操作，提高工作效率。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图7示出了本发明实施例中的一种半导体结构的形成方法各步骤所形成的中间结构示意图。
参见图1，提供基底(未标示)，所述基底上形成有待刻蚀层200和位于所述待刻蚀层上的掩膜层300。
本实施例中，所述基底包括衬底100、凸出于所述衬底100的分立的鳍部105、横跨所述鳍部105的栅极结构110和位于所述栅极结构110两侧的鳍部105内的源漏掺杂层120。
所述衬底100用于为后续制程提供工艺平台。本实施例中，所述衬底100为形成鳍式场效应晶体管(FinFET)提供工艺平台。
本实施例中，所述衬底100的材料为硅。在另一些实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。在又一些实施例中，所述衬底还可以包括第一半导体层以及外延生长于所述第一半导体层上的第二半导体层，第一半导体层用于为后续形成基底提供工艺基础，第二半导体层用于为后续形成鳍部提供工艺基础。
所述衬底100可以包括用于形成NMOS器件的区域和用于形成PMOS器件的区域中至少一者。例如，所述衬底100可以包括第一区域(未标示)和第二区域(未标示)，其中，所述第一区域也可以为PMOS区域，相应地，所述第二区域为NMOS区域，或者，所述第一区域和第二区域均为NMOS区域，相应形成的FinFET为NMOS器件，或者，所述第一区域和第二区域均为PMOS区域，相应形成的FinFET为PMOS器件。
鳍部105用于提供场效应晶体管的导电沟道。本实施例中，鳍部105的材料与衬底100的材料相同，具体地，鳍部105的材料为硅。在其他实施例中，鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部层的材料。
本实施例中，鳍部105与衬底100为一体型结构。其他实施例中，当形成全包围栅极晶体管时，沟道结构层悬置于鳍部上，且沟道结构层包括一个或多个间隔悬空设置的沟道层。其中，沟道层用于提供全包围栅极晶体管的导电沟道。
本实施例中，衬底100上还形成有覆盖部分高度的鳍部105侧壁的隔离层(未示出)，也即隔离层暴露出鳍部105的顶部，栅极结构110位于隔离层上。
隔离层用于隔离相邻鳍部105，并实现衬底100与栅极结构110之间的电隔离。本实施例中，隔离层的材料为氧化硅。在其他实施例中，隔离层的材料还能能够包括氮氧化硅和氮化硅中至少一种。
栅极结构110用于控制场效应晶体管导电沟道的开启和关断。本实施例中，栅极结构110位于隔离层上且横跨鳍部105。具体地，栅极结构110位于隔离层上，栅极结构110横跨鳍部105且覆盖鳍部105的部分顶部和部分侧壁。在其他实施例中，当沟道结构层包括一个或多个间隔悬空设置的沟道层时，栅极结构位于隔离层上且包围沟道层。
本实施例中，栅极结构110为金属栅极(Metal Gate)结构，栅极结构110通过后形成高k栅介质层形成金属栅极(high k last metal gate last)的工艺形成。
本实施例中，所述栅极结构110的侧壁上还形成有栅极侧墙层115。
栅极侧墙层115用于在后续工艺制程中对栅极结构110的侧壁起到保护作用，且还用于定义源漏掺杂层120的形成位置。
本实施例中，栅极侧墙层115的材料为氮化硅。在其他实施例中，栅极侧墙层的材料还能够包括氧化硅、低k介质材料和超低k介质材料中的一种或几种。其中，低k介质材料为介电常数小于或等于2.9的介质材料，超低k介质材料为节点常数小于3.6的介质材料。
本实施例中，在所述栅极结构110两侧的所述鳍部105内形成凹槽，在所述凹槽内形成所述源漏掺杂层120。
源漏掺杂层120作为晶体管的源区或漏区，在器件工作时，用于提供载流子源。
本实施例中，所述源漏掺杂层120包括掺杂有离子的应力层。具体地，当形成NMOS晶体管时，应力层的材料为Si或SiC，应力层中掺杂有N型离子，如磷离子；当形成PMOS晶体管时，应力层的材料为Si或SiGe，应力层中掺杂有P型离子，如硼离子。
本实施例中，栅极结构110和栅极侧墙层115侧部的隔离层和源漏掺杂层120上还形成有第一介质层130。
第一介质层130为层间介质层，用于实现相邻的栅极结构110之间的电隔离。
本实施例中，第一介质层130的材料为氧化硅。在其他实施例中，第一介质层的材料还能够为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
本实施例中，所述第一介质层130上还形成有待刻蚀层200。
待刻蚀层200用于作为后续刻蚀形成目标图形。
本实施例中，待刻蚀层200为多层结构。具体地，待刻蚀层200包括下至上依次堆叠的第一硬掩模材料层210、第二硬掩模材料层220、第三硬掩模材料层230和第四硬掩模材料层240。
本实施例中，第一硬掩模材料层210的材料为氮化硅。在其他实施例中，第一硬掩模材料层的材料还能够为氧化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
本实施例中，第二硬掩模材料层220的材料为氧化硅。在其他实施例中，第二硬掩模材料层的材料还能够为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
本实施例中，第三硬掩模材料层230的材料氮化钛。在其他实施例中，第三硬掩模材料层230还能够为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
本实施例中，第四硬掩模材料层240的材料为氧化硅。在其他实施例中，第三介质层的材料还能够为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
需要指出的是，根据实际的需要硬掩模材料层200还可以具有更多或更少的膜层，可以形成待刻蚀层的需要进行设置，在此不做限制。
掩膜层300用于后续刻蚀形成切割掩膜层。
本实施例中，掩膜层300的材料为氮化硅(SiN)。
选用氮化硅作为掩膜层300的材料，使得后续在形成位于所述掩膜层300中的多个间隔排列的改性区域的过程中，仅需要执行一次等离子体处理工艺，便可以将相应掩膜层300中的相应区域转换为SiNO，也即改性区域的材料SiNO，与现有采用负性显影工艺进行三次离子注入形成改性区域的方式相比，可以简化工艺操作，提高工作效率。
参见图2，在所述掩膜层300形成图案400，所述图案400具有掩膜开口405。
图案400用于作为后续对所述掩膜层300执行等离子体处理的掩膜。
在所述掩膜层300形成图案400的步骤包括：在所述掩膜层300上所述平坦化材料层401；在所述平坦化材料层401上形成抗反射材料层402；在所述抗反射材料层402上形成光刻胶层(未示出)，所述光刻胶层具有光刻胶开口；以所述光刻胶层为掩膜依次刻蚀所述抗反射材料层402和平坦化材料层401，在所述抗反射材料层402和平坦化材料层401中形成位于光刻胶开口底部的掩膜开口405，使所述抗反射材料层402和平坦化材料层401形成图案400。
所述平坦化层410用于为抗反射材料层402和光刻胶层的形成提供平坦面，从而提高曝光均匀性，进而提高掩膜开口的尺寸精度和形貌质量。
所述平坦化材料层401的材料包括有机材料。作为一种示例，所述平坦化材料层401的材料为旋涂碳(Spin On Carbon，SOC)材料。在其他实施例中，所述平坦化材料层的材料还可以为其他有机材料，诸如有机介电层(Organic Dielectric Layer，ODL)材料、深紫外光吸收氧化层(Deep UV Light Absorbing Oxide，DUO)材料和先进图膜(AdvancedPatterning Film，APF)材料中的一种或多种。
抗反射材料层402用于在形成所述光刻胶层的光刻制程中增加光刻工艺过程中的曝光景深(DOF)，有利于提高曝光均匀性。
本实施例中，所述抗反射材料层402的材料为基于硅的抗反射涂层(Si ARC)材料。基于硅的抗反射涂层中富含硅，因此还有利于提高所述抗反射涂层220的硬度，从而有利于进一步提高图形的转移精度。
具体地，利用涂布、曝光、显影等步骤形成所述光刻胶层后，以所述光刻胶层为掩膜刻蚀所述抗反射材料层402和平坦化材料层401，从而形成叠层结构的图案400，所述图案400中形成掩膜开口405。
在形成图形化的光刻胶层后，采用各向异性的干法刻蚀工艺，依次刻蚀所述抗反射材料层402和和平坦化材料层401。
各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，因此其纵向刻蚀速率远远大于横向刻蚀速率，能够获得相当准确的图形传递，提高所述掩膜开口405的尺寸精度和侧壁的形貌质量。
形成图案400之后，去除剩余光刻胶层。
本实施例中，采用灰化工艺去除剩余光刻胶层。在其他实施例中，还能够采用湿法去胶工艺去除光刻胶层。
掩膜开口405暴露出部分所述掩膜层300，从而为后续对暴露出的掩膜层300执行等离子体处理做准备。
参见图3，以图案400为掩膜对所述掩膜层300执行等离子体处理，形成位于所述掩膜开口405底部的改性区域的掩膜层305。
本实施例中，所述掩膜层300的材料为氮化硅，所述等离子体处理所采用的反应气体为氧化二氮(N2O)，反应腔室压力为3torr，反应腔室温度400摄氏度，射频功率(RF)为180W。
相应地，改性区域的掩膜层305的材料为氮氧化硅(SiON)。
改性区域的掩膜层305的材料为氮氧化硅，使得改性区域的掩膜层305与湿法刻蚀工艺相兼容，换言之，湿法刻蚀工艺无法将改性区域的掩膜层305去除，从而为后续去除改性区域的掩膜层305之外的掩膜层300提供基础。
改性区域的掩膜层305的材料为氮氧化硅，使得改性区域的掩膜层305与湿法刻蚀工艺相兼容，能够在后续采用湿法刻蚀工艺去除改性区域的掩膜层305之外的掩膜层300，且去除改性区域的掩膜层305之外的掩膜层300的湿法刻蚀工艺将不会对改性区域的掩膜层305造成损伤，有利于在湿法刻蚀工艺中保持改性区域的掩膜层305的良好形貌质量，进而可以提高所形成的切割掩膜层的质量，从而可以提高图形传递的精度，相应有利于提高所形成的半导体结构的性能。
参见图4，形成改性区域的掩膜层305之后，去除剩余的图案400。
本实施例中，采用第二湿法刻蚀工艺去除剩余的图案400。
第二湿法刻蚀工艺为湿法刻蚀工艺，湿法刻蚀工艺具有各向同性刻蚀的特性，有利于将剩余的图案400去除干净，而且，湿法刻蚀工艺的成本相对较低，且操作步骤简单，还能够实现较大的刻蚀选择比，有利于缩减刻蚀时间，相应有利于在去除图案400的过程中，减小对其他膜层的损伤。
本实施例中，剩余的图案400包括平坦化材料层4012和抗反射材料层40和，相应地，去除剩余的图案400的第二湿法刻蚀工艺所采用的刻蚀溶液包括高温过氧化硫混合物(High Temperature Sulfuric Peroxide Mixture，HTSPM)。
高温过氧化硫混合物是是硫酸(H2SO2)、过氧化氢(H202)和水的混合溶液。其中，硫酸浓度为98％，双氧水浓度为30％，浓硫酸和双氧水摩尔比比例为2:1～10:1，溶液温度为80℃至150℃，用于去除有机材料。
本实施例中，去除剩余的图案400之后，所述半导体结构的形成方法还包括：对所述改性区域的掩膜层305和所述掩膜层300执行湿法清洗工艺。
湿法清洗工艺有利于清除形成去除图案400的过程中所采用的高温过氧化硫混合物中硫酸溶液的残留，从而为后续制程提供良好的界面基础，进而提高半导体结构的形成质量。
本实施例中，所述湿法清洗工艺所采用的溶液包括氢氟酸(HF)和臭氧(OZ)的混合溶液，用于去除残留聚合物、氧化物和杂质。
氢氟酸溶液是氢氟酸和水的混合溶液，水和氢氟酸的摩尔比比例为1:1至1:4000，溶液温度为23℃至27℃；臭氧溶液是臭氧与水的混合溶液，其中，臭氧的浓度为10ppm-100ppm，溶液温度为23℃至27℃。
本实施例中，重复图2至图4所述的步骤一次或多次，形成对应的一个或多个改性区域的掩膜层305，同时，使得改性区域的掩膜层305之外的掩膜层300形成非改性区域。
对所述掩膜层300执行改性处理，以增加改性区域的掩膜层305与改性区域的掩膜层305之外的掩膜层300的刻蚀选择比，以在后续去除改性区域的掩膜层305之外的掩膜层300的过程中，改性区域的掩膜层305得以保留。
本实施例中，掩膜层300的材料为氮化硅，所述改性区域的掩膜层305的材料为氮氧化硅。
对所述掩膜层300执行图2至图4所述的步骤一次或多次，在所述掩膜层300中形成对应的一个或多个改性区域的掩膜层305。
本实施例中，所述图2至图4所述的步骤的重复次数与改性区域的掩膜层305的数量相同。
图6为图5的俯视示意图。如图5和图6所示，本实施例示意了3个改性区域的掩膜层305，因此，共重复执行图2至图4所述的步骤3次。
改性区域的掩膜层305的数量可以根据实际的需要进行设置。
本实施例中，改性区域的掩膜层305的数量为3至4个。相应地，循环执行上述的图2至图4所述的步骤3至4次，在所述掩膜层300中形成对应的多个改性区域的掩膜层305。
参见图7，选取性地去除所述部分非改性区域的掩膜层300，保留所述部分改性区域的掩膜层305。
本实施例中，采用第一湿法刻蚀工艺去除所述非改性区域的掩膜层300。
第一湿法刻蚀工艺为湿法刻蚀工艺，湿法刻蚀工艺具有各向同性刻蚀的特性，有利于将非改性区域的掩膜层300去除干净，而且，湿法刻蚀工艺的成本相对较低，且操作步骤简单，还能够实现较大的刻蚀选择比，有利于缩减刻蚀时间，相应有利于在去除非改性区域的掩膜层300的过程中，减小对待刻蚀层100的损伤。
本实施例中，所述第一湿法刻蚀工艺所采用刻蚀溶液为磷酸(HPO)溶液。
磷酸溶液是磷酸和水的混合溶液，其中，磷酸的浓度为80％至100％，溶液温度为100℃至400℃。
如前所述，改性区域的掩膜层305的材料为氮氧化硅，与湿法刻蚀工艺相兼容，去除非改性区域的掩膜层300的湿法刻蚀工艺将不会对改性区域的掩膜层305造成损伤，有利于在湿法刻蚀工艺中保持改性区域的掩膜层305的良好形貌质量，进而可以提高所形成的切割层的质量，从而可以提高图形传递的精度，相应有利于提高所形成的半导体结构的性能。
相应地，形成保留的所述部分改性区域的掩膜层305之后，所述保留的所述部分改性区域的掩膜层305的图案往下传递至待刻蚀层200中，在所述待刻蚀层200中形成位于保留的所述部分改性区域的掩膜层305下方的切割层，后续在所述待刻蚀层200层中形成用于定义第零金属层的位置和宽度的开口之后，所述保留的所述部分改性区域的掩膜层305沿垂直于所述开口的延伸方向截切所述开口，后续在所述开口内沉积金属材料层之后，所述金属材料层被所述切割层切割，从而形成第零金属层。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (14)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有待刻蚀层和位于所述待刻蚀层上的掩膜层；
在所述掩膜层上形成图案，暴露出部分掩膜层表面；
对暴露出的掩膜层执行改性处理，在所述掩膜层中形成改性区域；
形成改性区域之后，去除所述图案；
重复在所述掩膜层上形成图案至去除所述图案的步骤一次或多次，在所述掩膜层形成部分改性区域和部分非改性区域；
选取性地去除所述部分非改性区域的掩膜层，保留所述部分改性区域的掩膜层；
以保留的所述部分改性区域的掩膜层为掩膜图案化所述待刻蚀层，形成目标图形。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述改性处理为等离子体处理工艺；
所述掩膜层的材料为氮化硅，且所述等离子体处理工艺所采用的反应气体为氧化二氮，所述改性区域的材料为氮氧化硅。
3.根据权利要求1所述的半导体结构的形成方法，其特征在于，重复在所述掩膜层上形成图案至去除所述图案的步骤的次数为3至4次。
4.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成掩膜层的工艺为原子层沉积工艺。
5.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜层的厚度为8nm至16nm。
6.根据权利要求1所述的半导体结构的形成方法，其特征在于，去除所述改性区域之外的所述掩膜层的工艺为第一湿法刻蚀工艺。
7.根据权利要求6所述的半导体结构的形成方法，其特征在于，所述第一湿法刻蚀工艺所采用的刻蚀溶液为磷酸溶液。
8.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成所述图案的步骤包括：
所述掩膜层上形成平坦化材料层、位于所述平坦化材料层上的抗反射材料层和位于所述抗反射材料层上的图案化的光刻胶层，所述图案化的光刻胶层具有光刻胶开口；
以所述图案化的光阻层为掩膜，依次刻蚀所述抗反射材料层和平坦化材料层，在所述抗反射材料层和平坦化材料层中形成位于光刻胶开口底部的掩膜开口，使所述抗反射材料层和平坦化材料层形成所述图案。
9.根据权利要求8所述的半导体结构的形成方法，其特征在于，所述平坦化材料层的材料包括旋涂的碳。
10.根据权利要求8所述的半导体结构的形成方法，其特征在于，所述抗反射材料的材料包括基于硅的抗反射材料。
11.根据权利要求8所述的半导体结构的形成方法，其特征在于，去除剩余的所述图案的工艺为第二湿法刻蚀工艺。
12.根据权利要求11所述的半导体结构的形成方法，其特征在于，所述第二湿法刻蚀工艺所采用的刻蚀溶液为高温过氧化硫混合物。
13.根据权利要求1所述的半导体结构的形成方法，其特征在于，选取性地去除所述部分非改性区域的掩膜层之后，还包括：
对保留的所述部分改性区域的掩膜层和待刻蚀层执行湿法清洗工艺。
14.根据权利要求13所述的半导体结构的形成方法，其特征在于，所述湿法清洗工艺所采用的清洗溶液包括氢氟酸和臭氧的混合溶液。
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