CN117476459A - 一种高介电逆导绝缘栅双极晶体管及其制备方法、芯片 - Google Patents
一种高介电逆导绝缘栅双极晶体管及其制备方法、芯片 Download PDFInfo
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- 238000002360 preparation method Methods 0.000 title claims abstract description 12
- 230000004888 barrier function Effects 0.000 claims abstract description 48
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 37
- 229920005591 polysilicon Polymers 0.000 claims abstract description 35
- 150000002500 ions Chemical class 0.000 claims description 73
- 239000002019 doping agent Substances 0.000 claims description 34
- 239000000463 material Substances 0.000 claims description 31
- 238000000151 deposition Methods 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 13
- 239000002210 silicon-based material Substances 0.000 claims description 12
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 10
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 10
- 239000003989 dielectric material Substances 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 8
- 230000008569 process Effects 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims 7
- 230000005684 electric field Effects 0.000 abstract description 7
- 238000009826 distribution Methods 0.000 abstract description 3
- 230000015556 catabolic process Effects 0.000 abstract description 2
- 230000001105 regulatory effect Effects 0.000 abstract description 2
- 238000002513 implantation Methods 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 230000001939 inductive effect Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000011084 recovery Methods 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 210000000746 body region Anatomy 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本申请属于功率器件技术领域，提供了一种高介电逆导绝缘栅双极晶体管及其制备方法、芯片，其中，N型漂移层的正面依次形成有空穴势垒层、P型阱区，P型阱区上形成与发射极接触的第一P型重掺杂区和第一N型重掺杂区，N型漂移层的背面形成电势截止层以及与集电极接触的N型集电区和P型集电区，多晶硅层通过栅极介质层与空穴势垒层、P型阱区、第一N型重掺杂区以及发射极隔离，通过在多晶硅层的底部形成高K介质层，可以调节N型漂移层内的电场分布，在相同的击穿电压下，漂移层内可以通过设计更高的掺杂浓度降低漂移层中的导通电阻，进而改善器件内的电压回跳现象，还可以通过高K介质层使得漂移层可以更快耗尽，降低了器件的关断损耗。
Description
技术领域
本申请属于功率器件技术领域，尤其涉及一种高介电逆导绝缘栅双极晶体管及其制备方法、芯片。
背景技术
绝缘栅双极晶体管(Insulate-Gate Bipolar Transistor，IGBT)是一种兼具功率金属-氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET）和双极结型晶体管优点的半导体器件，具有高输入阻抗和低导通压降的特性，通常应用在中频和中功率的开关切换场景中。但由于IGBT不具备反向导通能力，当应用在感性负载场合时，通常会将一个快回复二极管(Fast Recovery Diode，FRD)与其并联在一起使用，为其提供续流保护。最初是将IGBT和FWD两个独立的器件通过引线焊接到一起做成模块来使用，但这样会带来寄生电感，并且体积较大，限制了其的使用。因此人们将IGBT和FRD集成在同一芯片上发展出了逆导绝缘栅双极晶体管(Reverse ConductingIGBT，RC-IGBT)，由于RC-IGBT的背面设置了集电极短路结构，此时RC-IGBT可以获得反向导通能力。
相比于传统的IGBT而言，目前的RC-IGBT可以使用在感性负载电路中，不需要并联续流二极管，RC-IGBT器件内部存在反向电流泄放通道，这样的优点是在不增加元胞宽度的基础上，实现反向逆导功能，便于电路集成，降低成本。然而，RC-IGBT的背面设置了集电极短路结构会使使得器件在正向导通时存在由 MOSFET导通模式向IGBT导通模式的转变，此时存在电压回跳现象(即snapback现象)，不利于器件的并联使用。
发明内容
为了解决上述技术问题，本申请实施例提供了一种高介电逆导绝缘栅双极晶体管及其制备方法、芯片，可以在解决目前的高介电逆导绝缘栅双极晶体管存在的反向恢复特性较差的问题。
本申请实施例第一方面提供了一种高介电逆导绝缘栅双极晶体管的制备方法，所述高介电逆导绝缘栅双极晶体管的制备方法包括：
在硅基底的正面注入N型掺杂离子形成电势截止层；
在所述电势截止层上外延沉积硅层，并通过多次离子注入工艺形成N型漂移层、空穴势垒层以及P型阱区；
在所述P型阱区上的第一预设区域和第二预设区域分别注入P型掺杂离子和N型掺杂离子，形成第一P型重掺杂区和第一N型重掺杂区；
在所述P型阱区上的第三预设区域刻蚀形成第一深槽，并在所述第一深槽内形成上表面不超过所述空穴势垒层的下表面的高K介质层；
在所述高K介质层上形成栅极介质层，并在所述栅极介质层上形成多晶硅层后继续沉积栅极介质材料使得所述栅极介质层包裹所述多晶硅层；
在所述硅基底的背面注入P型掺杂离子，形成P型集电区；
对所述P型集电区的部分区域进行刻蚀，并沉积半导体材料后注入N型掺杂离子形成N型集电区；
形成与所述第一P型重掺杂区和所述第一N型重掺杂区接触的发射极，并形成与所述P型集电区和所述N型集电区接触的集电极，形成与所述多晶硅层接触的栅极。
在一些实施例中，在所述第一深槽内形成上表面不超过所述空穴势垒层的下表面的高K介质层之前，还包括：
在所述第一深槽的底部形成P型屏蔽层。
在一些实施例中，所述高K介质层的宽度由所述电势截止层向所述空穴势垒层的方向上逐渐增加。
在一些实施例中，所述对所述P型集电区的部分区域进行刻蚀，并沉积半导体材料后注入N型掺杂离子形成N型集电区，包括：
对所述P型集电区的部分区域进行刻蚀，并沉积硅材料后向所述硅材料注入N型掺杂离子，以形成于所述P型集电区接触的N型集电区；其中，所述N型集电区与所述第一P型重掺杂区相对设置。
在一些实施例中，所述对所述P型集电区的部分区域进行刻蚀，并沉积半导体材料后注入N型掺杂离子形成N型集电区，包括：
对所述P型集电区的部分区域进行刻蚀，并沉积碳化硅材料后向所述碳化硅材料注入N型掺杂离子，以形成于所述P型集电区接触的N型集电区；其中，所述N型集电区与所述第一P型重掺杂区相对设置。
在一些实施例中，所述高K介质层分别与所述多晶硅层和所述电势截止层接触。
在一些实施例中，所述电势截止层内的N型掺杂离子的浓度大于所述N型漂移层内N型掺杂离子的浓度，且小于所述空穴势垒层内N型掺杂离子的浓度。
在一些实施例中，所述多晶硅层的厚度大于所述空穴势垒层、所述P型阱区以及所述第一N型重掺杂区的厚度之和。
本申请实施例第二方面还提供了一种高介电逆导绝缘栅双极晶体管，所述高介电逆导绝缘栅双极晶体管由上述任一项实施例所述的制备方法制备。
本申请实施例第三方面还提供了一种芯片，包括如上述任一项实施例所述的制备方法制备的高介电逆导绝缘栅双极晶体管。
本申请实施例的有益效果：通过在多晶硅层的底部形成高K介质层，可以调节N型漂移层内的电场分布，在相同的击穿电压下，漂移层内可以通过设计更高的掺杂浓度降低漂移层中的导通电阻，进而改善器件内的电压回跳现象，还可以通过高K介质层使得漂移层可以更快耗尽，降低了器件的关断损耗。
附图说明
图1是本申请实施例提供的高介电逆导绝缘栅双极晶体管的制备方法的流程示意图；
图2是本申请实施例提供的在N型衬底层上形成N型漂移层、第一P柱、第二P柱的示意图；
图3是本申请实施例提供的形成第一绝缘介质层、第二绝缘介质层后的示意图；
图4是本申请实施例提供的第一P型体区、第二P型体区后的示意图；
图5是本申请实施例提供的形成栅极介质层、栅极多晶硅层的示意图；
图6是本申请实施例提供的形成源极和漏极后的示意图；
110：集电极；120：发射极；130：多晶硅层；210：电势截止层；220：P型集电区；230：N型集电区；240：空穴势垒层：250：P型阱区；261：第一P型重掺杂区；271：第一N型重掺杂区；310：N型漂移层；320：栅极介质层：410：高K介质层；420：P型屏蔽层。
具体实施方式
为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
相比于传统的IGBT而言，目前的RC-IGBT可以使用在感性负载电路中，不需要并联续流二极管，RC-IGBT器件内部存在反向电流泄放通道，这样的优点是在不增加元胞宽度的基础上，实现反向逆导功能，便于电路集成，降低成本。然而，RC-IGBT的背面设置了集电极短路结构会使使得器件在正向导通时存在由 MOSFET导通模式向IGBT导通模式的转变，此时存在电压回跳现象，不利于器件的并联使用，极大限制了RC-IGBT的应用场景。
为了解决上述技术问题，本申请实施例提供了一种高介电逆导绝缘栅双极晶体管的制备方法，参见图1所示，本实施例中的高介电逆导绝缘栅双极晶体管的制备方法包括步骤S100至步骤S900。
在步骤S100中，在硅基底的正面注入N型掺杂离子形成电势截止层210。
在本实施例中，结合图2所示，选用单晶硅材料作为硅基底，并在硅基底的正面注入N型掺杂离子形成电势截止层210。
在步骤S200中，在所述电势截止层210上外延沉积硅层，并通过多次离子注入工艺形成N型漂移层310、空穴势垒层240以及P型阱区250。
在本实施例中，结合图2所示，在电势截止层210上外延硅材料，并在新外延生长的硅材料中注入N型掺杂离子形成N型漂移层310，在N型漂移层310的正面再次注入N型掺杂离子形成空穴势垒层240，其中，第二次N型掺杂离子的注入浓度大于第一次N型掺杂离子的注入浓度，使得空穴势垒层240内N型掺杂离子的浓度大于N型漂移层310内N型掺杂离子的浓度，第二次N型掺杂离子的注入能量小于第一次N型掺杂离子的注入能量，此时空穴势垒层240的厚度小于N型漂移层310的厚度。
在本实施例中，继续在空穴势垒层240上注入P型掺杂离子，可以在空穴势垒层240上形成P型阱区250，其中，在空穴势垒层240上注入P型掺杂离子的注入能量小于第二次N型掺杂离子的注入能量，在空穴势垒层240上注入P型掺杂离子的浓度大于第二次N型掺杂离子的注入浓度，空穴势垒层240内P型掺杂离子的掺杂浓度至少为空穴势垒层240内N型掺杂离子的浓度的10倍。
在一些实施例中，空穴势垒层240内N型掺杂离子的浓度至少为N型漂移层310内N型掺杂离子的浓度的10倍。
在本实施例中，通过在N型漂移层310与P型阱区250之间设置空穴势垒层240，可以将空穴聚集到空穴势垒层240的下方，起到增强电导调制的作用。
在步骤S300中，在P型阱区250上的第一预设区域和第二预设区域分别注入P型掺杂离子和N型掺杂离子，形成第一P型重掺杂区261和第一N型重掺杂区271。
在本实施例中，如图2所示，在P型阱区250上的第一预设区域内注入P型掺杂离子形成第一P型重掺杂区261，在P型阱区250上的第二预设区域分别注入N型掺杂离子形成第一N型重掺杂区271，P型阱区250上的第一预设区域和第二预设区域相邻设置，第一P型重掺杂区261和第一N型重掺杂区271之间形成PN结，第一N型重掺杂区271与P型阱区250之间形成PN结。在P型阱区250上的第一预设区域内注入P型掺杂离子的浓度大于在空穴势垒层240上注入P型掺杂离子的浓度，在P型阱区250上的第一预设区域内注入P型掺杂离子的注入能量小于在空穴势垒层240上注入P型掺杂离子的注入能量。在P型阱区250上的第二预设区域分别注入N型掺杂离子的浓度大于在空穴势垒层240上注入P型掺杂离子的浓度，在P型阱区250上的第二预设区域分别注入N型掺杂离子的注入能量小于在空穴势垒层240上注入P型掺杂离子的注入能量。
在一些实施例中，在P型阱区250上的第一预设区域内注入P型掺杂离子的浓度至少为在空穴势垒层240上注入P型掺杂离子的浓度的10倍，在P型阱区250上的第二预设区域分别注入N型掺杂离子的浓度至少为在空穴势垒层240上注入P型掺杂离子的浓度的10倍。
在步骤S400中，在P型阱区240上的第三预设区域刻蚀形成第一深槽，并在第一深槽内形成上表面不超过空穴势垒层240的下表面的高K介质层410。
在本实施例中，结合图3所示，P型阱区250上的第三预设区域和第二预设区域相邻，第二预设区域位于第一预设区域和第三预设区域之间，P型阱区250上的第三预设区域刻蚀形成第一深槽。如图3所示，形成第一深槽后可以在第一深槽内填充高介电常数的介电材料，并对填充的介电材料进行刻蚀从而形成上表面不超过空穴势垒层240的下表面的高K介质层410。
在一个实施例中，高K介质层410采用高介电常数的介电材料，例如，高K介质层410可以采用氧化铪、氧化铝等。
在步骤S500中，在高K介质层410上形成栅极介质层320，并在栅极介质层320上形成多晶硅层130后继续沉积栅极介质材料使得栅极介质层320包裹多晶硅层130。
在本实施例中，在第一深槽的底部形成高K介质层410后，可以在第一深槽的内壁形成栅极介质层320然后沉积多晶硅材料形成多晶硅层130。具体的，可以通过沉积或者氧化工艺在第一深槽的内壁形成栅极介质层320，若栅极介质层320的材料为氮化硅材料，则可以通过沉积氮化硅材料的方式在第一深槽的内壁形成氮化硅层作为栅极介质层320，若栅极介质层320的材料为氧化硅材料，则可以直接通过氧化的工艺在第一深槽的内壁形成氧化硅层作为栅极介质层320，第一深槽的内壁包括第一深槽的侧壁以及其底部。
在本实施例中，结合图3所示，在第一深槽内形成多晶硅层130，多晶硅层130位于第一深槽底部的栅极介质层320上，并通过第一深槽的侧壁的栅极介质层320与空穴势垒层240和P型阱区250隔离，在形成多晶硅层130厚继续沉积栅极介质材料可以与第一深槽的内壁的栅极介质材料形成一体，从而形成包裹多晶硅层130的栅极介质层320。
在一些实施例中，若栅极介质层320的材料为氧化硅材料，则可以直接通过氧化的工艺对多晶硅层130进行氧化处理形成氧化硅层作为栅极介质层320。若栅极介质层320的材料为氮化硅材料，则可以通过沉积氮化硅材料的方式在多晶硅层130的上方形成氮化硅层作为栅极介质层320。
在步骤S600中，在硅基底的背面注入P型掺杂离子，形成P型集电区220。
在本实施例中，结合图4所示，在硅基底的背面注入P型掺杂离子形成P型集电区220，P型集电区220与电势截止层210之间形成PN结。
在步骤S700中，对P型集电区220的部分区域进行刻蚀，并沉积半导体材料后注入N型掺杂离子形成N型集电区230。
在本实施例中，结合图4所示，通过对P型集电区220的部分区域进行刻蚀，刻蚀的区域与第一P型重掺杂区261相对。通过在刻蚀形成的凹槽内沉积半导体材料后注入N型掺杂离子可以形成与P型集电区220接触的N型集电区230，P型集电区220与N型集电区230之间形成PN结。
在步骤S800中，形成与第一P型重掺杂区261和第一N型重掺杂区271接触的发射极120，并形成与P型集电区220和N型集电区230接触的集电极110，形成与多晶硅层130接触的栅极。
在本实施例中，通过在多晶硅层130与N型漂移层310之间形成高K介质层410，可以改善器件的电压回弹现象，降低器件的关断损耗。
在一个实施例中，结合图5所示，高K介质层410与多晶硅层130接触。
在本实施例中，高K介质层410可以与多晶硅层130直接接触，在第一深槽内填充高K介质材料并对该高K介质材料进行刻蚀处理后形成高K介质层410。
在一个实施例中，在步骤S400中，在第一深槽内形成上表面不超过空穴势垒层240的下表面的高K介质层410之前还可以在第一深槽的底部形成P型屏蔽层420。结合图6所示，P型屏蔽层420位于高K介质层410的底部，高K介质层410的顶部与多晶硅层130解除，高K介质层410与N型漂移层310之间设置P型屏蔽层420，通过设置P型屏蔽层420可以降低高K介质层410底部的拐角区域的电场峰值。
在一个实施例中，可以在形成N型漂移层310后向指定区域注入P型掺杂离子形成P型屏蔽层420，然后继续外延生长硅材料，向新外延生长的硅材料注入N型掺杂离子以对N型漂移层310加厚处理的方式形成P型屏蔽层420。
在一个实施例中，高K介质层410的宽度由电势截止层210向空穴势垒层240的方向上逐渐增加。
在本实施例中，由于N型漂移层310是通过外延生长硅材料然后注入N型掺杂离子的方式形成，因此N型漂移层310内其掺杂浓度在电势截止层210向空穴势垒层240的方向上逐渐增加，通过设置高K介质层410的宽度由电势截止层210向空穴势垒层240的方向上逐渐增加，可以平衡N型漂移层310内的电场，使得其电场分布更均匀。
在一个实施例中，P型屏蔽层420可以为凹形结构，P型屏蔽层420可以包裹高K介质层410的底部，去除高K介质层410底部的拐角区域存在的电场峰值较大的问题。
在一个实施例中，集电极110与N型集电区230之间为肖特基接触，由于N型集电区230与电势截止层210之间的电势差较小，器件导通的初始阶段，P型集电区220不会注入空穴，因此通过设置集电极110与N型集电区230之间为肖特基接触，可以增加N型集电区230的导通电势，从而抑制器件的电压回弹现象的发生。
在一个实施例中，在步骤S700中，对P型集电区220的部分区域进行刻蚀，并沉积半导体材料形成N型集电区230，包括：对P型集电区220的部分区域进行刻蚀，并沉积硅材料后向硅材料注入N型掺杂离子，以形成与P型集电区220接触的N型集电区230；其中，N型集电区230与第一P型重掺杂区261相对设置，N型集电区与集电极之间为肖特基接触。通过设置集电极110与N型集电区230之间为肖特基接触，可以增加N型集电区230的导通电势，从而抑制器件的电压回弹现象的发生。
在一些实施例中，步骤S500中，还可以直接对P型集电区220的部分区域进行N型掺杂离子注入形成与P型集电区220接触的N型集电区230，此时，直接对P型集电区220的部分区域进行N型掺杂离子注入的离子注入能量等于在硅基底的背面注入P型掺杂离子形成P型集电区220的注入能量，使得N型集电区230和P型集电区220的厚度相同，直接对P型集电区220的部分区域进行N型掺杂离子注入的离子注入浓度大于在硅基底的背面注入P型掺杂离子形成P型集电区220的注入浓度。
在一个实施例中，对P型集电区220的部分区域进行刻蚀，并沉积半导体材料形成N型集电区230，包括：对P型集电区220的部分区域进行刻蚀，并沉积碳化硅材料后向碳化硅材料注入N型掺杂离子，以形成与P型集电区220接触的N型集电区230；其中，N型集电区230与第一P型重掺杂区261相对设置。
在本实施例中，N型集电区230由N型碳化硅材料组成，N型碳化硅材料与电势截止层210之间形成异质结结构，可以提高N型集电区230与电势截止层210之间的电势差，使得异质结结构内部的内建电势大于P型集电区220与电势截止层210之间的PN结的内建电势，从而达到消除电压回弹的目的。
在一个实施例中，电势截止层210内的N型掺杂离子的浓度大于N型漂移层310内N型掺杂离子的浓度，且小于空穴势垒层240内N型掺杂离子的浓度。
在本实施例中，为了避免器件发生穿通现场，设置掺杂浓度大于N型漂移层310的掺杂浓度的电势截止层210，并在N型漂移层310与P型阱区250之间设置空穴势垒层240，可以将空穴聚集到空穴势垒层240的下方，起到增强电导调制的作用。
在一个实施例中，N型集电区230的厚度与P型集电区220的厚度相同。
在一个实施例中，多晶硅层130的厚度大于空穴势垒层240、P型阱区250以及第一N型重掺杂区271的厚度之和。
在一个实施例中，高K介质层410分别与多晶硅层130和电势截止层210接触。在本实施例中，高K介质层410与栅极介质层320接触，从而将多晶硅层130进行隔离，使得多晶硅层130通过栅极介质层320以及高K介质层410与空穴势垒层240、P型阱区250、第一N型重掺杂区271以及发射极120隔离。
本申请实施例还提供了一种高介电逆导绝缘栅双极晶体管，高介电逆导绝缘栅双极晶体管由上述任一项实施例的制备方法制备。
在一个实施例中，在本实施例中，逆导绝缘栅双极晶体管的结构示意图如图5所示，N型漂移层310的正面形成有空穴势垒层240，以及栅极介质层320，栅极介质层320包括多晶硅层130，栅极可以通过栅极介质层320上的通孔与多晶硅层130接触，空穴势垒层240上形成有P型阱区250，P型阱区250上形成有第一P型重掺杂区261和第一N型重掺杂区271。第一P型重掺杂区261和第一N型重掺杂区271的上表面与栅极介质层320的上表面齐平，且均与发射极120接触。N型漂移层310的背面形成有电势截止层210，电势截止层210的背面形成有N型集电区230和P型集电区220，集电极110与N型集电区230和P型集电区220接触，高K介质层410位于多晶硅层130与N型漂移层310之间，可以改善器件的电压回弹现象，降低器件的关断损耗。
在一个实施例中，高K介质层410的底部还形成有P型屏蔽层420，通过设置P型屏蔽层420可以降低高K介质层410底部的拐角区域的电场峰值。
在一个实施例中，集电极110与N型集电区230之间为肖特基接触，由于N型集电区230与电势截止层210之间的电势差较小，器件导通的初始阶段，P型集电区220不会注入空穴，因此通过设置集电极110与N型集电区230之间为肖特基接触，可以增加N型集电区230的导通电势，从而抑制器件的电压回弹现象的发生。
在一个实施例中，N型集电区230由N型碳化硅材料组成，N型碳化硅材料与电势截止层210之间形成异质结结构，可以提高N型集电区230与电势截止层210之间的电势差，使得异质结结构内部的内建电势大于P型集电区220与电势截止层210之间的PN结的内建电势，从而达到消除电压回弹的目的。
本申请实施例还提供了一种芯片，包括如上述任一项实施例所述的制备方法制备的高介电逆导绝缘栅双极晶体管。
在本实施例中，芯片包括芯片衬底，衬底上设置有一个或者多个高介电逆导绝缘栅双极晶体管，该高介电逆导绝缘栅双极晶体管可以由上述任一项实施例中的制备方法制备，也可以在芯片衬底上设置上述任一项实施例中的高介电逆导绝缘栅双极晶体管。
在一个具体应用实施例中，芯片衬底上还可以集成其他相关的半导体器件，以和高介电逆导绝缘栅双极晶体管组成集成电路。
在一个具体应用实施例中，该芯片可以为开关芯片或者驱动芯片。
所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各掺杂区、器件的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的掺杂区、器件完成，即将器件置的内部结构划分成不同的掺杂区，以完成以上描述的全部或者部分功能。实施例中的各掺杂区、器件可以集成在一个单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
另外，各掺杂区、器件的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。
另外，在本申请各个实施例中的各掺杂区可以集成在一个单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。
Claims (10)
1.一种高介电逆导绝缘栅双极晶体管的制备方法，其特征在于，所述高介电逆导绝缘栅双极晶体管的制备方法包括：
在硅基底的正面注入N型掺杂离子形成电势截止层；
在所述电势截止层上外延沉积硅层，并通过多次离子注入工艺形成N型漂移层、空穴势垒层以及P型阱区；
在所述P型阱区上的第一预设区域和第二预设区域分别注入P型掺杂离子和N型掺杂离子，形成第一P型重掺杂区和第一N型重掺杂区；
在所述P型阱区上的第三预设区域刻蚀形成第一深槽，并在所述第一深槽内形成上表面不超过所述空穴势垒层的下表面的高K介质层；
在所述高K介质层上形成栅极介质层，并在所述栅极介质层上形成多晶硅层后继续沉积栅极介质材料使得所述栅极介质层包裹所述多晶硅层；
在所述硅基底的背面注入P型掺杂离子，形成P型集电区；
对所述P型集电区的部分区域进行刻蚀，并沉积半导体材料后注入N型掺杂离子形成N型集电区；
形成与所述第一P型重掺杂区和所述第一N型重掺杂区接触的发射极，并形成与所述P型集电区和所述N型集电区接触的集电极，形成与所述多晶硅层接触的栅极。
2.如权利要求1所述的高介电逆导绝缘栅双极晶体管的制备方法，其特征在于，在所述第一深槽内形成上表面不超过所述空穴势垒层的下表面的高K介质层之前，还包括：
在所述第一深槽的底部形成P型屏蔽层。
3.如权利要求1所述的高介电逆导绝缘栅双极晶体管的制备方法，其特征在于，所述高K介质层的宽度由所述电势截止层向所述空穴势垒层的方向上逐渐增加。
4.如权利要求1所述的高介电逆导绝缘栅双极晶体管的制备方法，其特征在于，所述对所述P型集电区的部分区域进行刻蚀，并沉积半导体材料后注入N型掺杂离子形成N型集电区，包括：
对所述P型集电区的部分区域进行刻蚀，并沉积硅材料后向所述硅材料注入N型掺杂离子，以形成于所述P型集电区接触的N型集电区；其中，所述N型集电区与所述第一P型重掺杂区相对设置，所述N型集电区与所述集电极之间为肖特基接触。
5.如权利要求1所述的高介电逆导绝缘栅双极晶体管的制备方法，其特征在于，所述对所述P型集电区的部分区域进行刻蚀，并沉积半导体材料后注入N型掺杂离子形成N型集电区，包括：
对所述P型集电区的部分区域进行刻蚀，并沉积碳化硅材料后向所述碳化硅材料注入N型掺杂离子，以形成于所述P型集电区接触的N型集电区；其中，所述N型集电区与所述第一P型重掺杂区相对设置。
6.如权利要求1所述的高介电逆导绝缘栅双极晶体管的制备方法，其特征在于，所述高K介质层分别与所述多晶硅层和所述电势截止层接触。
7.如权利要求1所述的高介电逆导绝缘栅双极晶体管的制备方法，其特征在于，所述电势截止层内的N型掺杂离子的浓度大于所述N型漂移层内N型掺杂离子的浓度，且小于所述空穴势垒层内N型掺杂离子的浓度。
8.如权利要求1-7任一项所述的高介电逆导绝缘栅双极晶体管的制备方法，其特征在于，所述多晶硅层的厚度大于所述空穴势垒层、所述P型阱区以及所述第一N型重掺杂区的厚度之和。
9.一种高介电逆导绝缘栅双极晶体管，其特征在于，所述高介电逆导绝缘栅双极晶体管由权利要求1-8任一项所述的高介电逆导绝缘栅双极晶体管的制备方法制备。
10.一种芯片，其特征在于，包括如权利要求1-8任一项所述的制备方法制备的高介电逆导绝缘栅双极晶体管。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311834326.XA CN117476459B (zh) | 2023-12-28 | 2023-12-28 | 一种高介电逆导绝缘栅双极晶体管及其制备方法、芯片 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311834326.XA CN117476459B (zh) | 2023-12-28 | 2023-12-28 | 一种高介电逆导绝缘栅双极晶体管及其制备方法、芯片 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN117476459A true CN117476459A (zh) | 2024-01-30 |
| CN117476459B CN117476459B (zh) | 2024-08-16 |
Family
ID=89638322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311834326.XA Active CN117476459B (zh) | 2023-12-28 | 2023-12-28 | 一种高介电逆导绝缘栅双极晶体管及其制备方法、芯片 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117476459B (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102110716A (zh) * | 2010-12-29 | 2011-06-29 | 电子科技大学 | 槽型半导体功率器件 |
| CN103579309A (zh) * | 2012-07-24 | 2014-02-12 | 英飞凌科技股份有限公司 | 在沟槽中包括电介质结构的半导体器件 |
| US20150144990A1 (en) * | 2013-11-27 | 2015-05-28 | Samsung Electro-Mechanics Co., Ltd. | Power semiconductor device and method of manufacturing the same |
| CN105428408A (zh) * | 2015-12-22 | 2016-03-23 | 电子科技大学 | 一种场截止型沟槽栅igbt器件 |
| WO2023058209A1 (en) * | 2021-10-07 | 2023-04-13 | Fuji Electric Co., Ltd. | Method of manufacturing silicon carbide semiconductor device |
| US20230378273A1 (en) * | 2019-08-13 | 2023-11-23 | Semiconductor Components Industries, Llc | Silicon carbide trench power device |
-
2023
- 2023-12-28 CN CN202311834326.XA patent/CN117476459B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102110716A (zh) * | 2010-12-29 | 2011-06-29 | 电子科技大学 | 槽型半导体功率器件 |
| CN103579309A (zh) * | 2012-07-24 | 2014-02-12 | 英飞凌科技股份有限公司 | 在沟槽中包括电介质结构的半导体器件 |
| US20150144990A1 (en) * | 2013-11-27 | 2015-05-28 | Samsung Electro-Mechanics Co., Ltd. | Power semiconductor device and method of manufacturing the same |
| CN105428408A (zh) * | 2015-12-22 | 2016-03-23 | 电子科技大学 | 一种场截止型沟槽栅igbt器件 |
| US20230378273A1 (en) * | 2019-08-13 | 2023-11-23 | Semiconductor Components Industries, Llc | Silicon carbide trench power device |
| WO2023058209A1 (en) * | 2021-10-07 | 2023-04-13 | Fuji Electric Co., Ltd. | Method of manufacturing silicon carbide semiconductor device |
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|---|---|
| CN117476459B (zh) | 2024-08-16 |
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