CN116631952A - 一种超低功耗半导体功率器件及制备方法 - Google Patents
一种超低功耗半导体功率器件及制备方法 Download PDFInfo
- Publication number
- CN116631952A CN116631952A CN202310748234.3A CN202310748234A CN116631952A CN 116631952 A CN116631952 A CN 116631952A CN 202310748234 A CN202310748234 A CN 202310748234A CN 116631952 A CN116631952 A CN 116631952A
- Authority
- CN
- China
- Prior art keywords
- welding
- power device
- semiconductor power
- pins
- wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 73
- 238000002360 preparation method Methods 0.000 title claims abstract description 12
- 238000003466 welding Methods 0.000 claims abstract description 105
- 238000004519 manufacturing process Methods 0.000 claims abstract description 4
- 239000004033 plastic Substances 0.000 claims description 18
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 14
- 238000005520 cutting process Methods 0.000 claims description 13
- 239000007788 liquid Substances 0.000 claims description 11
- 238000012360 testing method Methods 0.000 claims description 11
- 239000000853 adhesive Substances 0.000 claims description 9
- 230000001070 adhesive effect Effects 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 8
- 239000003822 epoxy resin Substances 0.000 claims description 6
- 229920000647 polyepoxide Polymers 0.000 claims description 6
- 230000008569 process Effects 0.000 claims description 6
- 230000000712 assembly Effects 0.000 claims description 5
- 238000000429 assembly Methods 0.000 claims description 5
- 238000007648 laser printing Methods 0.000 claims description 5
- 241000218202 Coptis Species 0.000 claims description 4
- 235000002991 Coptis groenlandica Nutrition 0.000 claims description 4
- 238000013461 design Methods 0.000 claims description 4
- 238000004806 packaging method and process Methods 0.000 claims description 4
- 239000004593 Epoxy Substances 0.000 claims description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 3
- 230000009471 action Effects 0.000 claims description 3
- 230000003749 cleanliness Effects 0.000 claims description 3
- 150000001875 compounds Chemical class 0.000 claims description 3
- 238000001035 drying Methods 0.000 claims description 3
- 239000000945 filler Substances 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 3
- 238000001746 injection moulding Methods 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 239000002245 particle Substances 0.000 claims description 3
- 238000007789 sealing Methods 0.000 claims description 3
- 229910052709 silver Inorganic materials 0.000 claims description 3
- 239000004332 silver Substances 0.000 claims description 3
- 238000005245 sintering Methods 0.000 claims description 3
- 239000012530 fluid Substances 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- 239000000758 substrate Substances 0.000 claims 1
- 230000002950 deficient Effects 0.000 abstract description 2
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 238000009434 installation Methods 0.000 description 3
- 210000001503 joint Anatomy 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000009466 transformation Effects 0.000 description 2
- 229910001316 Ag alloy Inorganic materials 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/52—Mounting semiconductor bodies in containers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
本发明公开了一种超低功耗半导体功率器件及制备方法，包括半导体功率器件体，半导体功率器件体的两侧均等距固定连接有多个连接引脚，连接引脚的外部固定安装有可拆分组装的焊接组件，半导体功率器件体的外部设置有束缚组件，焊接组件包括连接壳体和焊接引脚，焊接引脚固定连接于连接壳体的一侧，连接壳体套设于连接引脚的外壁，连接壳体内壁的顶部和底部均固定连接有弹性片。本发明利用半导体功率器件体、连接引脚、焊接组件、束缚组件的配合使用方式，半导体功率器件体可以通过连接引脚、连接壳体和焊接引脚安装在其工作的位置，当焊接引脚出现折弯损坏，可以单独对损坏的焊接引脚进行更换，从而降低产品生产残次率。
Description
技术领域
本发明涉及半导体领域，特别涉及一种超低功耗半导体功率器件及制备方法。
背景技术
功率半导体器件，以前也被称为电力电子器件，简单来说，就是进行功率处理的，具有处理高电压，大电流能力的半导体器件，典型的功率处理，包括变频、变压、变流、功率管理等等，其中大功率电子器件，可以分为半控型器件、全控型器件和不可控型器件，其中晶闸管为半控型器件，承受电压和电流容量在所有器件中最高，电力二极管为不可控器件，结构和原理简单，工作可靠，还可以分为电压驱动型器件和电流驱动型器件，其中GTO、GTR为电流驱动型器件，IGBT、电力MOSFET为电压驱动型器件。
超低功耗半导体功率器件在生产制备的时候，会在其边侧焊接预留焊接引脚，但是在超低功耗半导体功率器件运输或者测试安装时，会出现超低功耗半导体功率器件焊接引脚出现碰撞折弯，甚至断掉的情况，当其断掉之后，整个超低功耗半导体功率器件就处于报废劣质产品，从而不便于对其引脚组装设置生产。
发明内容
本发明的目的在于提供一种超低功耗半导体功率器件及制备方法，以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供如下技术方案：一种超低功耗半导体功率器件及制备方法，包括：
半导体功率器件体，所述半导体功率器件体的两侧均等距固定连接有多个连接引脚；
所述连接引脚的外部固定安装有可拆分组装的焊接组件，所述半导体功率器件体的外部设置有对多个焊接组件固定限位的束缚组件；
所述焊接组件包括连接壳体和焊接引脚，所述焊接引脚固定连接于连接壳体的一侧，所述连接壳体套设于连接引脚的外壁。
优选的，所述连接壳体内壁的顶部和底部均固定连接有弹性片，所述连接引脚的顶部和底部分别与两个弹性片相贴合，所述连接壳体的内部设置有焊接液。
优选的，所述连接引脚通过焊接块与连接壳体和弹性片固定连接，所述弹性片的顶部开设有第一焊接孔，所述连接壳体的顶部开设有第二焊接孔，所述第二焊接孔和第一焊接孔用于加入焊接液。
优选的，所述束缚组件包括两个集成板和两个固定板，两个所述集成板通过两个固定板对称安装于半导体功率器件体的两侧，所述连接壳体和焊接引脚滑动卡接于集成板的内部。
优选的，所述集成板包括第一束缚板和第二束缚板，所述第一束缚板设置于第二束缚板的底部，所述第一束缚板和第二束缚板相对的一侧均等距开设有多个卡槽，所述连接壳体的外壁与两个相对应的卡槽滑动卡接，所述卡槽内壁的一侧开设有开槽，所述焊接引脚外壁的一端与两个相对应的开槽滑动套接。
优选的，所述第二束缚板底部的两侧均固定连接有定位杆，所述第一束缚板顶部的两侧均开设有定位槽，所述定位杆的外壁与定位槽的内腔滑动套接，所述定位杆的外壁固定套接有橡胶卡套，所述定位槽的内壁开设有环形凹槽，所述橡胶卡套的外壁与环形凹槽的内腔滑动卡接，所述第一束缚板的两端和第二束缚板的两端均开设有限位槽。
优选的，两个所述固定板相对一侧的两边侧均固定连接有两个限位杆，所述限位杆的外壁与限位槽的内腔滑动卡接，所述半导体功率器件体的两边侧均固定嵌设有两个螺纹套筒，两个所述固定板相背的一侧均转动穿插套接有内螺栓，所述内螺栓的外壁与螺纹套筒螺纹套接。
本发明还提供了一种超低功耗半导体功率器件的制备方法，包括以下制备步骤：
步骤一：背面减薄；
步骤二：晶圆切割；
步骤三：晶圆贴装；
步骤四：引线键合；
步骤五：塑封；
步骤六：激光打印；
步骤七：切筋成型；
步骤八：连接引脚电性测试，对半导体功率器件体两侧的连接引脚进行测试，从而得出，半导体功率器件体两侧的连接引脚是否出现故障，并且检测产品的外观是否能符合设计和标准，即连接引脚平整性、共面性，连接引脚间的脚距，塑封体是否损伤、电性能；
步骤九：焊接引脚组装，即将焊接引脚利用连接壳体套接在连接引脚的外壁，连接壳体内部的两个弹性片与连接引脚相贴合，再从连接壳体上的第二焊接孔和弹性片上的第一焊接孔加入焊接液，从而使连接引脚与连接壳体和两个弹性片固定焊接，重复上述焊接引脚的安装，在多个连接引脚的外壁安装连接壳体和焊接引脚，再对两个集成板组装，将第一束缚板和第二束缚板卡接在多个连接壳体的外壁，并且在定位杆和橡胶卡套的作用下，第一束缚板和第二束缚板保持稳定连接状态，然后在半导体功率器件体两端摆放固定板，并且使固定板一侧的两边侧的两个限位杆与第一束缚板两端和第二束缚板两端的限位槽滑动卡接，并且利用内螺栓对固定板固定连接；
步骤十：成品测试，对组装的完成的半导体功率器件体两侧的焊接引脚进行测试，从而得出焊接引脚组装是否出现问题。
优选的，所述步骤一中背面减薄是对晶片的尺寸精度几何精度、表面洁净度进行加工，对晶圆背面多余的基体材料去除一定的厚度；
所述步骤二中晶圆切割，一片晶圆通常由几百至数万颗小芯片组成，晶圆上的Dice之间有着40um-100um不等的间隙区分，此间隙被称为划片街区，而圆片上99％的芯片都具有独立的性能模块，为将小芯片分离成单颗Dice，就需采用切割的工艺进行切割分离；
所述步骤三中晶圆贴装的目的将切割好的晶圆颗粒用银膏粘贴在引线框架的晶圆庙上，用粘合剂将已切下来的芯片贴装到引线框架的中间燥盘上，通常是环氧用作为填充物以增加粘合剂的导热性；
所述步骤四中引线键合的目的是将晶圆上的键合压点用极细的金线连接到引线框架上的内引脚上，使得晶圆的电路连接到引脚，通常使用金线的一端烧成小球，再将小球键合在第一焊点然后按照设置好的程序拉金线，将金线键合在第二焊点上；
所述步骤五中塑封是将完成引线键合的芯片与引线框架置于模腔中，再注入塑封化合物环氧树脂用于包裹住晶圆和引线框架上的金线，这是为了保护晶圆元件和金线，塑封的过程分为加热注塑、成型两个阶段，塑封的目的主要是保护元件不受损坏，防止气体氧化内部芯片，保证产品使用安全和稳定；
所述步骤六中激光打印是用激光射线的方式在塑封胶表面包括制造商的信息，器件打印标识和数码、代码、封装日期，可以作为识别和可追溯性；
所述步骤七中切筋成型是将原来连接在一起的引线框架外管脚切断分离，并将其设计成直线的形状，但不能破坏环氧树脂密封状态。
本发明的技术效果和优点：
(1)本发明利用半导体功率器件体、连接引脚、焊接组件、束缚组件的配合使用方式，焊接组件包括连接壳体、焊接引脚和弹性片，半导体功率器件体可以通过连接引脚、连接壳体和焊接引脚安装在其工作的位置，当焊接引脚出现折弯损坏，可以单独对损坏的焊接引脚进行更换，从而降低产品生产残次率；
(2)本发明利用一种超低功耗半导体功率器件的制备方法，其通过步骤八连接引脚电性测试、焊接引脚组装和成品测试，可以对半导体功率器件体制备时连接引脚和焊接引脚组装时的性能进行检测，从而保证其成品的合格率。
附图说明
图1为本发明整体结构示意图。
图2为本发明部分俯面内部结构示意图。
图3为本发明焊接引脚整体结构示意图。
图4为本发明图2中A处放大结构示意图。
图5为本发明第一束缚板和第二束缚板侧面内部结构示意图。
图中：1、半导体功率器件体；11、连接引脚；2、焊接组件；21、连接壳体；22、焊接引脚；23、弹性片；24、第一焊接孔；25、第二焊接孔；3、束缚组件；31、第一束缚板；32、第二束缚板；33、固定板；34、卡槽；35、开槽；36、定位杆；37、橡胶卡套；38、限位槽；39、限位杆；310、螺纹套筒；311、内螺栓。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提供了如图1-5所示的一种超低功耗半导体功率器件及制备方法，包括：
半导体功率器件体1，半导体功率器件体1的两侧均等距固定连接有多个连接引脚11，连接引脚11的外部固定安装有可拆分组装的焊接组件2，半导体功率器件体1的外部设置有对多个焊接组件2固定限位的束缚组件3。
具体的，焊接组件2包括连接壳体21和焊接引脚22，焊接引脚22固定连接于连接壳体21的一侧，连接壳体21套设于连接引脚11的外壁，连接引脚11呈直片形状，从而可以降低其碰撞损坏的概率，当焊接引脚22出现损坏之后，只需相对应的连接壳体21和焊接引脚22进行拆卸更换即可。
进一步的，连接壳体21内壁的顶部和底部均固定连接有弹性片23，连接引脚11的顶部和底部分别与两个弹性片23相贴合，弹性片23可以给连接引脚11一个挤压作用，保证连接壳体21与连接引脚11对接的稳定性，连接壳体21的内部设置有焊接液，连接引脚11通过焊接块与连接壳体21和弹性片23固定连接，弹性片23的顶部开设有第一焊接孔24，连接壳体21的顶部开设有第二焊接孔25，第二焊接孔25和第一焊接孔24用于加入焊接液，焊接液是由铅锡银合金熔化形成，当焊接液凝固时，就可以使连接壳体21与连接引脚11形成一个整体，且对连接壳体21进行加热，使连接壳体21内部凝固的焊接液液化，就可以使连接壳体21与连接引脚11分离，从而对损坏的焊接引脚22进行更换。
进一步的，束缚组件3包括两个集成板和两个固定板33，两个集成板通过两个固定板33对称安装于半导体功率器件体1的两侧，连接壳体21和焊接引脚22滑动卡接于集成板的内部。
进一步的，集成板包括第一束缚板31和第二束缚板32，第一束缚板31设置于第二束缚板32的底部，第一束缚板31和第二束缚板32相对的一侧均等距开设有多个卡槽34，连接壳体21的外壁与两个相对应的卡槽34滑动卡接，卡槽34内壁的一侧开设有开槽35，焊接引脚22外壁的一端与两个相对应的开槽35滑动套接，第一束缚板31和第二束缚板32可以对连接壳体21进行位置束缚，从而保证连接壳体21和焊接引脚22安装的稳定性。
进一步的，第二束缚板32底部的两侧均固定连接有定位杆36，第一束缚板31顶部的两侧均开设有定位槽，定位杆36的外壁与定位槽的内腔滑动套接，定位杆36的外壁固定套接有橡胶卡套37，定位杆36和橡胶卡套37可以提高第一束缚板31和第二束缚板32对接的稳定性，定位槽的内壁开设有环形凹槽，橡胶卡套37的外壁与环形凹槽的内腔滑动卡接，第一束缚板31的两端和第二束缚板32的两端均开设有限位槽38。
进一步的，两个固定板33相对一侧的两边侧均固定连接有两个限位杆39，限位杆39的外壁与限位槽38的内腔滑动卡接，两个固定板33和限位杆39可以对半导体功率器件体1两侧的第一束缚板31和第二束缚板32进行束缚定位，且松动内螺栓311，取下固定板33，就可以对第一束缚板31和第二束缚板32，进而解除连接壳体21的束缚，半导体功率器件体1的两边侧均固定嵌设有两个螺纹套筒310，两个固定板33相背的一侧均转动穿插套接有内螺栓311，内螺栓311的外壁与螺纹套筒310螺纹套接。
本发明工作原理：
背面减薄是对晶片的尺寸精度几何精度、表面洁净度进行加工，对晶圆背面多余的基体材料去除一定的厚度；
晶圆切割，一片晶圆通常由几百至数万颗小芯片组成，晶圆上的Dice之间有着40um-100um不等的间隙区分，此间隙被称为划片街区，而圆片上99％的芯片都具有独立的性能模块，为将小芯片分离成单颗Dice，就需采用切割的工艺进行切割分离；
晶圆贴装的目的将切割好的晶圆颗粒用银膏粘贴在引线框架的晶圆庙上，用粘合剂将已切下来的芯片贴装到引线框架的中间燥盘上，通常是环氧用作为填充物以增加粘合剂的导热性；
引线键合的目的是将晶圆上的键合压点用极细的金线连接到引线框架上的内引脚上，使得晶圆的电路连接到引脚，通常使用金线的一端烧成小球，再将小球键合在第一焊点然后按照设置好的程序拉金线，将金线键合在第二焊点上；
塑封是将完成引线键合的芯片与引线框架置于模腔中，再注入塑封化合物环氧树脂用于包裹住晶圆和引线框架上的金线，这是为了保护晶圆元件和金线，塑封的过程分为加热注塑、成型两个阶段，塑封的目的主要是保护元件不受损坏，防止气体氧化内部芯片，保证产品使用安全和稳定；
激光打印是用激光射线的方式在塑封胶表面包括制造商的信息，器件打印标识和数码、代码、封装日期，可以作为识别和可追溯性；
切筋成型是将原来连接在一起的引线框架外管脚切断分离，并将其设计成直线的形状，但不能破坏环氧树脂密封状态；
连接引脚11电性测试，对半导体功率器件体1两侧的连接引脚11进行测试，从而得出，半导体功率器件体1两侧的连接引脚11是否出现故障，并且检测产品的外观是否能符合设计和标准，即连接引脚11平整性、共面性，连接引脚11间的脚距，塑封体是否损伤、电性能；
焊接引脚22组装，即将焊接引脚22利用连接壳体21套接在连接引脚11的外壁，连接壳体21内部的两个弹性片23与连接引脚11相贴合，再从连接壳体21上的第二焊接孔25和弹性片23上的第一焊接孔24加入焊接液，从而使连接引脚11与连接壳体21和两个弹性片23固定焊接，重复上述焊接引脚22的安装，在多个连接引脚11的外壁安装连接壳体21和焊接引脚22，再对两个集成板组装，将第一束缚板31和第二束缚板32卡接在多个连接壳体21的外壁，并且在定位杆36和橡胶卡套37的作用下，第一束缚板31和第二束缚板32保持稳定连接状态，然后在半导体功率器件体1两端摆放固定板33，并且使固定板33一侧的两边侧的两个限位杆39与第一束缚板31两端和第二束缚板32两端的限位槽38滑动卡接，并且利用内螺栓311对固定板33固定连接；
成品测试，对组装的完成的半导体功率器件体1两侧的焊接引脚22进行测试，从而得出焊接引脚22组装是否出现问题。
最后应说明的是：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种超低功耗半导体功率器件，包括：
半导体功率器件体(1)，所述半导体功率器件体(1)的两侧均等距固定连接有多个连接引脚(11)；
其特征在于：所述连接引脚(11)的外部固定安装有可拆分组装的焊接组件(2)，所述半导体功率器件体(1)的外部设置有对多个焊接组件(2)固定限位的束缚组件(3)；
所述焊接组件(2)包括连接壳体(21)和焊接引脚(22)，所述焊接引脚(22)固定连接于连接壳体(21)的一侧，所述连接壳体(21)套设于连接引脚(11)的外壁。
2.根据权利要求1所述的一种超低功耗半导体功率器件，其特征在于，所述连接壳体(21)内壁的顶部和底部均固定连接有弹性片(23)，所述连接引脚(11)的顶部和底部分别与两个弹性片(23)相贴合，所述连接壳体(21)的内部设置有焊接液。
3.根据权利要求1所述的一种超低功耗半导体功率器件，其特征在于，所述连接引脚(11)通过焊接块与连接壳体(21)和弹性片(23)固定连接，所述弹性片(23)的顶部开设有第一焊接孔(24)，所述连接壳体(21)的顶部开设有第二焊接孔(25)，所述第二焊接孔(25)和第一焊接孔(24)用于加入焊接液。
4.根据权利要求1所述的一种超低功耗半导体功率器件，其特征在于，所述束缚组件(3)包括两个集成板和两个固定板(33)，两个所述集成板通过两个固定板(33)对称安装于半导体功率器件体(1)的两侧，所述连接壳体(21)和焊接引脚(22)滑动卡接于集成板的内部。
5.根据权利要求4所述的一种超低功耗半导体功率器件，其特征在于，所述集成板包括第一束缚板(31)和第二束缚板(32)，所述第一束缚板(31)设置于第二束缚板(32)的底部，所述第一束缚板(31)和第二束缚板(32)相对的一侧均等距开设有多个卡槽(34)，所述连接壳体(21)的外壁与两个相对应的卡槽(34)滑动卡接，所述卡槽(34)内壁的一侧开设有开槽(35)，所述焊接引脚(22)外壁的一端与两个相对应的开槽(35)滑动套接。
6.根据权利要求5所述的一种超低功耗半导体功率器件，其特征在于，所述第二束缚板(32)底部的两侧均固定连接有定位杆(36)，所述第一束缚板(31)顶部的两侧均开设有定位槽，所述定位杆(36)的外壁与定位槽的内腔滑动套接，所述定位杆(36)的外壁固定套接有橡胶卡套(37)，所述定位槽的内壁开设有环形凹槽，所述橡胶卡套(37)的外壁与环形凹槽的内腔滑动卡接，所述第一束缚板(31)的两端和第二束缚板(32)的两端均开设有限位槽(38)。
7.根据权利要求4所述的一种超低功耗半导体功率器件，其特征在于，两个所述固定板(33)相对一侧的两边侧均固定连接有两个限位杆(39)，所述限位杆(39)的外壁与限位槽(38)的内腔滑动卡接，所述半导体功率器件体(1)的两边侧均固定嵌设有两个螺纹套筒(310)，两个所述固定板(33)相背的一侧均转动穿插套接有内螺栓(311)，所述内螺栓(311)的外壁与螺纹套筒(310)螺纹套接。
8.一种超低功耗半导体功率器件的制备方法，其特征在于，包括以下制备步骤：
步骤一：背面减薄；
步骤二：晶圆切割；
步骤三：晶圆贴装；
步骤四：引线键合；
步骤五：塑封；
步骤六：激光打印；
步骤七：切筋成型；
步骤八：连接引脚(11)电性测试，对半导体功率器件体(1)两侧的连接引脚(11)进行测试，从而得出，半导体功率器件体(1)两侧的连接引脚(11)是否出现故障，并且检测产品的外观是否能符合设计和标准，即连接引脚(11)平整性、共面性，连接引脚(11)间的脚距，塑封体是否损伤、电性能；
步骤九：焊接引脚(22)组装，即将焊接引脚(22)利用连接壳体(21)套接在连接引脚(11)的外壁，连接壳体(21)内部的两个弹性片(23)与连接引脚(11)相贴合，再从连接壳体(21)上的第二焊接孔(25)和弹性片(23)上的第一焊接孔(24)加入焊接液，从而使连接引脚(11)与连接壳体(21)和两个弹性片(23)固定焊接，重复上述焊接引脚(22)的安装，在多个连接引脚(11)的外壁安装连接壳体(21)和焊接引脚(22)，再对两个集成板组装，将第一束缚板(31)和第二束缚板(32)卡接在多个连接壳体(21)的外壁，并且在定位杆(36)和橡胶卡套(37)的作用下，第一束缚板(31)和第二束缚板(32)保持稳定连接状态，然后在半导体功率器件体(1)两端摆放固定板(33)，并且使固定板(33)一侧的两边侧的两个限位杆(39)与第一束缚板(31)两端和第二束缚板(32)两端的限位槽(38)滑动卡接，并且利用内螺栓(311)对固定板(33)固定连接；
步骤十：成品测试，对组装的完成的半导体功率器件体(1)两侧的焊接引脚(22)进行测试，从而得出焊接引脚(22)组装是否出现问题。
9.根据权利要求8所述的一种超低功耗半导体功率器件的制备方法，其特征在于，所述步骤一中背面减薄是对晶片的尺寸精度几何精度、表面洁净度进行加工，对晶圆背面多余的基体材料去除一定的厚度；
所述步骤二中晶圆切割，一片晶圆通常由几百至数万颗小芯片组成，晶圆上的Dice之间有着40um-100um不等的间隙区分，此间隙被称为划片街区，而圆片上99％的芯片都具有独立的性能模块，为将小芯片分离成单颗Dice，就需采用切割的工艺进行切割分离；
所述步骤三中晶圆贴装的目的将切割好的晶圆颗粒用银膏粘贴在引线框架的晶圆庙上，用粘合剂将已切下来的芯片贴装到引线框架的中间燥盘上，通常是环氧用作为填充物以增加粘合剂的导热性；
所述步骤四中引线键合的目的是将晶圆上的键合压点用极细的金线连接到引线框架上的内引脚上，使得晶圆的电路连接到引脚，通常使用金线的一端烧成小球，再将小球键合在第一焊点然后按照设置好的程序拉金线，将金线键合在第二焊点上；
所述步骤五中塑封是将完成引线键合的芯片与引线框架置于模腔中，再注入塑封化合物环氧树脂用于包裹住晶圆和引线框架上的金线，这是为了保护晶圆元件和金线，塑封的过程分为加热注塑、成型两个阶段，塑封的目的主要是保护元件不受损坏，防止气体氧化内部芯片，保证产品使用安全和稳定；
所述步骤六中激光打印是用激光射线的方式在塑封胶表面包括制造商的信息，器件打印标识和数码、代码、封装日期，可以作为识别和可追溯性；
所述步骤七中切筋成型是将原来连接在一起的引线框架外管脚切断分离，并将其设计成直线的形状，但不能破坏环氧树脂密封状态。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310748234.3A CN116631952A (zh) | 2023-06-25 | 2023-06-25 | 一种超低功耗半导体功率器件及制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310748234.3A CN116631952A (zh) | 2023-06-25 | 2023-06-25 | 一种超低功耗半导体功率器件及制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116631952A true CN116631952A (zh) | 2023-08-22 |
Family
ID=87613567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310748234.3A Pending CN116631952A (zh) | 2023-06-25 | 2023-06-25 | 一种超低功耗半导体功率器件及制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116631952A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117954411A (zh) * | 2024-03-26 | 2024-04-30 | 成都电科星拓科技有限公司 | 一种支持双面引脚的扁平式封装结构及工艺 |
-
2023
- 2023-06-25 CN CN202310748234.3A patent/CN116631952A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117954411A (zh) * | 2024-03-26 | 2024-04-30 | 成都电科星拓科技有限公司 | 一种支持双面引脚的扁平式封装结构及工艺 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7723832B2 (en) | Semiconductor device including semiconductor elements mounted on base plate | |
| EP0774162B1 (en) | Manufacturing dual sided wire bonded integrated circuit chip packages using offset wire bonds and support block cavities | |
| US6951982B2 (en) | Packaged microelectronic component assemblies | |
| KR100462105B1 (ko) | 수지밀봉형 반도체장치의 제조방법 | |
| US6649448B2 (en) | Method of manufacturing a semiconductor device having flexible wiring substrate | |
| JPH07147379A (ja) | 半導体装置及びその製造方法 | |
| US9397025B2 (en) | Semiconductor device and method for manufacturing thereof | |
| US20030183945A1 (en) | Chip size stack package and method of fabricating the same | |
| CN101611484A (zh) | 无引脚半导体封装及其制造方法 | |
| CN116631952A (zh) | 一种超低功耗半导体功率器件及制备方法 | |
| KR20000006304A (ko) | 반도체장치및그제조방법 | |
| KR20010070191A (ko) | 전자 부품 제조 방법 및 제조 장치 | |
| CN104900627A (zh) | 半导体装置、半导体装置的制造方法、定位治具 | |
| KR20050043514A (ko) | 리드 프레임 및 이를 적용한 반도체 패키지 제조방법 | |
| KR100274854B1 (ko) | 반도체장치 및 반도체장치용 리이드프레임 | |
| CN112259463B (zh) | 扇出芯片的封装方法及扇出芯片封装结构 | |
| JP2001077287A (ja) | 半導体装置用リードフレーム | |
| JP2536459B2 (ja) | 半導体装置及びその製造方法 | |
| US6706558B2 (en) | Manufacturing method of semiconductor device | |
| JPH01270336A (ja) | 半導体装置の製造方法 | |
| KR100668858B1 (ko) | 적층형 패키지 모듈 및 그 제조방법 | |
| US6281043B1 (en) | Fabrication of hybrid semiconductor devices | |
| JP2001203293A (ja) | 半導体装置の製造方法 | |
| JPH088278A (ja) | 半導体装置の製造方法 | |
| JPH0870082A (ja) | 半導体集積回路装置およびその製造方法ならびにリードフレーム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |