CN116528588A - 三维半导体存储器装置、包括其的电子系统及其制造方法 - Google Patents

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CN116528588A CN202310031721.8A CN202310031721A CN116528588A CN 116528588 A CN116528588 A CN 116528588A CN 202310031721 A CN202310031721 A CN 202310031721A CN 116528588 A CN116528588 A CN 116528588A
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Abstract

公开了一种三维半导体存储器装置、包括其的电子系统及其制造方法。半导体存储器装置可包括：堆叠结构，其包括交替地堆叠在衬底上的电极层和电极层间绝缘层；竖直半导体图案，其穿过堆叠结构，并且布置为邻近于衬底；以及栅极绝缘层，其在竖直半导体图案与堆叠结构之间。栅极绝缘层可包括邻近于堆叠结构的阻挡绝缘层和电荷存储图案，电荷存储图案与堆叠结构间隔开同时阻挡绝缘层介于它们之间，并且沿着阻挡绝缘层的表面布置。随着与阻挡绝缘层相距的距离减小，电荷存储图案的宽度可增大。

Description

三维半导体存储器装置、包括其的电子系统及其制造方法
相关申请的交叉引用
本申请要求于2022年1月28日在韩国知识产权局提交的韩国专利申请No.10-2022-0013003的优先权，该申请的全部内容以引用方式全文并入本文中。
技术领域
本公开涉及一种半导体装置、包括该半导体装置的电子系统及其制造方法，具体地说，涉及一种高度集成和高度可靠的三维半导体存储器装置、包括其的电子系统及其制造方法。
背景技术
可需要半导体装置的更高集成度，以满足消费者对卓越性能和廉价价格的需求。就半导体装置而言，由于它们的集成度可为决定产品价格的重要因素，因此可特别需要增加集成度。在二维或平面半导体装置的情况下，由于集成度可主要由单位存储器单元所占据的面积决定，因此集成度可受到精细图案形成技术水平的极大影响。然而，会需要极其昂贵的工艺设备来增加图案精细度，并且会对增加二维或平面半导体器件的集成度形成实际限制。因此，最近提出了包括三维布置的存储器单元的三维半导体存储器装置。
发明内容
本发明构思的实施例提供了一种高度集成和高度可靠的三维半导体存储器装置和包括其的电子系统。
本发明构思的实施例提供了一种制造高度集成和高度可靠的三维半导体存储器装置的方法。
根据本发明构思的实施例，一种三维半导体存储器装置可包括：堆叠结构，其包括交替地堆叠在衬底上的电极层和电极层间绝缘层；竖直半导体图案，其穿过所述堆叠结构；以及栅极绝缘层，其在所述竖直半导体图案与所述堆叠结构之间。栅极绝缘层可包括阻挡绝缘层和电荷存储图案。阻挡绝缘层可邻近于堆叠结构。电荷存储图案可与所述堆叠结构间隔开并且沿着所述阻挡绝缘层的表面布置。阻挡绝缘层可在所述电荷存储图案与所述堆叠结构之间。随着与所述阻挡绝缘层相距的距离减小，所述电荷存储图案的宽度可增大。
根据本发明构思的实施例，一种三维半导体存储器装置可包括：外围电路结构；以及外围电路结构上的单元阵列结构。单元阵列结构可包括第一衬底、第一衬底上的源极结构、第一衬底上的堆叠结构、平面化绝缘层、多个竖直半导体图案、位线焊盘和在所述多个竖直半导体图案与堆叠结构之间的栅极绝缘层。第一衬底可包括在第一方向上设置的单元阵列区和连接区。堆叠结构可包括交替地堆叠在第一衬底上的电极层和电极层间绝缘层。平面化绝缘层可在连接区上，并且可覆盖堆叠结构的端部。所述多个竖直半导体图案可在单元阵列区上。所述多个竖直半导体图案可穿过堆叠结构和源极结构。所述多个竖直半导体图案可邻近于第一衬底。位线焊盘可分别在所述多个竖直半导体图案上。栅极绝缘层可包括阻挡绝缘层和电荷存储图案。阻挡绝缘层可邻近于堆叠结构。电荷存储图案可与堆叠结构间隔开，并且沿着阻挡绝缘层的表面排列。阻挡绝缘层可在电荷存储图案与堆叠结构之间。竖直半导体图案中的每一个可包括其平均大小大于电荷存储图案的平均大小的硅晶粒。
根据本发明构思的实施例，一种电子系统可包括：半导体装置，其包括外围电路结构、外围电路结构上的单元阵列结构、以及电连接至外围电路结构的输入/输出焊盘；以及控制器，其通过输入/输出焊盘电连接至半导体装置。控制器可被配置为控制半导体装置。单元阵列结构可包括衬底上的堆叠结构、穿过堆叠结构并且布置为邻近于衬底的竖直半导体图案、以及竖直半导体图案与堆叠结构之间的栅极绝缘层。堆叠结构可包括交替地堆叠在衬底上的电极层和电极层间绝缘层。栅极绝缘层可包括阻挡绝缘层和电荷存储图案。阻挡绝缘层可邻近于堆叠结构。电荷存储图案可与堆叠结构间隔开并且沿着阻挡绝缘层的表面布置。阻挡绝缘层可在电荷存储图案与堆叠结构之间。随着与阻挡绝缘层相距的距离减小，电荷存储图案的宽度可增大。
根据本发明构思的实施例，一种制造三维半导体存储器装置的方法可包括：在衬底上交替地堆叠牺牲层和电极层间绝缘层；蚀刻穿过电极层间绝缘层和牺牲层的竖直孔，以提供具有竖直孔的所得结构，竖直孔暴露出衬底；在竖直孔内在所得结构上形成阻挡绝缘层；在阻挡绝缘层上形成非晶多晶硅层；通过执行使非晶多晶硅层结晶的退火工艺形成结晶硅层；蚀刻结晶硅层，以形成硅晶体图案；以及在硅晶体图案上形成钝化层。
附图说明
图1A是示意性地示出包括根据本发明构思的实施例的半导体装置的电子系统的图。
图1B是示意性地示出包括根据本发明构思的实施例的半导体装置的电子系统的透视图。
图1C和图1D是剖视图，它们中的每一个示意性地示出了根据本发明构思的实施例的半导体封装件。
图2是示出根据本发明构思的实施例的三维半导体存储器装置的平面图。
图3是沿图2的线A-A’截取的剖视图。
图4是沿图2的线B-B’截取的剖视图。
图5A是示出根据本发明构思的实施例的半导体装置的一部分(例如，图4的‘P1’)的放大剖视图。
图5B至图5D是放大剖视图，它们中的每一个示出了根据本发明构思的实施例的半导体装置的一部分(例如，图5A的‘P2’)。
图6是示出根据本发明构思的实施例的三维半导体存储器装置的一部分的透视图。
图7A是示出根据本发明构思的实施例的半导体装置的一部分(例如，图4的‘P1’)的放大剖视图。
图7B是示出根据本发明构思的实施例的半导体装置的一部分(例如，图7A的‘P2’)的放大剖视图。
图8是示出根据本发明构思的实施例的半导体装置的一部分(例如，图4的‘P1’)的放大剖视图。
图9A至图9E是示出制造具有图4的剖面的三维半导体存储器装置的工艺的剖视图。
图10是示出根据本发明构思的实施例的形成电荷存储图案的工艺的工艺流程图。
图11A至图11E是示出在制造工艺中的一部分(例如，图9C的‘P1’)的剖视图。
图12是示出根据本发明构思的实施例的半导体装置的剖视图。
具体实施方式
当诸如“……中的至少一个”的表达出现于一列元件之后时，其修饰整列元件而不修饰该列元件中的单独元件。例如，“A、B和C中的至少一个”和相似语言(例如，“选自A、B和C构成的组中的至少一个”)可被理解为仅A、仅B、仅C，或A、B和C中的两个或更多个的任意组合，诸如，ABC、AB、BC和AC。
现在将参照其中示出了示例实施例的附图更完全地描述本发明构思的示例实施例。
图1A是示意性地示出包括根据本发明构思的实施例的半导体装置的电子系统的图。
参照图1A，根据本发明构思的实施例的电子系统1000可包括半导体装置1100和电连接至半导体装置1100的控制器1200。电子系统1000可为包括一个或多个半导体装置1100的储存装置或者包括储存装置的电子装置。例如，电子系统1000可为其中设有至少一个半导体装置1100的固态驱动(SSD)装置、通用串行总线(USB)、计算系统、医疗系统或者通信系统。
半导体装置1100可为非易失性存储器装置(例如，NAND FLASH存储器装置)。半导体装置1100可包括第一结构1100F和第一结构1100F上的第二结构1100S。在实施例中，第一结构1100F可设置在第二结构1100S旁边。第一结构1100F可为包括解码器电路1110、页缓冲器电路1120和逻辑电路1130的外围电路结构。第二结构1100S可为存储器单元结构，其包括位线BL、公共源极线CSL、字线WL、第一栅极上线UL1和第二栅极上线UL2、第一栅极下线LL1和第二栅极下线LL2以及位线BL与公共源极线CSL之间的存储器单元串CSTR。
在第二结构1100S中，存储器单元串CSTR中的每一个可包括邻近于公共源极线CSL的下晶体管LT1和LT2、邻近于位线BL的上晶体管UT1和UT2以及设置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储器单元晶体管MCT。下晶体管LT1和LT2的数量和上晶体管UT1和UT2的数量可根据实施例不同地改变。
在实施例中，上晶体管UT1和UT2可包括至少一个串选择晶体管，下晶体管LT1和LT2可包括至少一个接地选择晶体管。栅极下线LL1和LL2可分别用作下晶体管LT1和LT2的栅电极。字线WL可分别用作存储器单元晶体管MCT的栅电极，并且栅极上线UL1和UL2可分别用作上晶体管UT1和UT2的栅电极。
在实施例中，下晶体管LT1和LT2可包括串联的下擦除控制晶体管LT1和接地选择晶体管LT2。上晶体管UT1和UT2可包括串联的串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一个可用于利用栅致漏极泄漏(GIDL)现象擦除存储在存储器单元晶体管MCT中的数据的擦除操作。
公共源极线CSL、第一栅极下线LL1和第二栅极下线LL2、字线WL以及第一栅极上线UL1和第二栅极上线UL2可通过从第一结构1100F延伸至第二结构1100S中的第一连接线1115电连接至解码器电路1110。位线BL可通过从第一结构1100F延伸至第二结构1100S的第二连接线1125电连接至页缓冲器电路1120。
在第一结构1100F中，解码器电路1110和页缓冲器电路1120可被配置为对选自存储器单元晶体管MCT的至少一个存储器单元晶体管MCT执行控制操作。解码器电路1110和页缓冲器电路1120可被逻辑电路1130控制。半导体装置1100可通过电连接至逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可通过从第一结构1100F延伸至第二结构1100S的输入/输出连接线1135电连接至逻辑电路1130。
控制器1200可包括处理器1211、NAND控制器1220和主机接口(I/F)1230。在实施例中，电子系统1000可包括多个半导体装置1100，在这种情况下，控制器1200可控制半导体装置1100。
处理器1211可控制包括控制器1200的电子系统1000的整体操作。处理器1211可基于特定固件操作，并且可控制NAND控制器1220以访问半导体装置1100。NAND控制器1220可包括用于与半导体装置1100通信的NAND接口1221。NAND接口1221可用于发送和接收用于控制半导体装置1100的控制命令以及将被写入半导体装置1100的存储器单元晶体管MCT或从中读取的数据。主机接口1230可被配置为允许电子系统1000与外部主机之间的通信。当通过主机接口1230从外部主机接收到控制命令时，处理器1211可响应于控制命令而控制半导体装置1100。
图1B是示意性地示出包括根据本发明构思的实施例的半导体装置的电子系统的透视图。
参照图1B，根据本发明构思的实施例的电子系统2000可包括主衬底2001和安装在主衬底2001上的控制器2002、至少一个半导体封装件2003和DRAM 2004。半导体封装件2003和DRAM 2004可通过形成在主衬底2001中的互连图案2005连接至控制器2002。
主衬底2001可包括连接器2006，其包括连接至外部主机的多个引脚。在连接器2006中，引脚的数量和排列可根据电子系统2000与外部主机之间的通信接口而改变。在实施例中，电子系统2000可根据诸如通用串行总线(USB)、快速外围组件互连(PCI-Express)、串行高级技术附件(SATA)、通用闪存(UFS)M-Phy等的接口之一与外部主机通信。在实施例中，电子系统2000可被通过连接器2006从外部主机供应的电力驱动。电子系统2000还可包括配置为将从外部主机供应的电力分布至控制器2002和半导体封装件2003的电源管理集成电路(PMIC)。
控制器2002可被配置为控制半导体封装件2003上的写操作或读操作，并且提高电子系统2000的操作速度。
DRAM 2004可为用于缓解用作数据储存装置的半导体封装件2003与外部主机之间的速度差引起的技术困难的缓冲存储器。在实施例中，电子系统2000中的DRAM 2004可用作高速缓冲存储器，并且可用作被配置为在半导体封装件2003上的控制操作中临时存储数据的储存空间。在电子系统2000包括DRAM 2004的情况下，除用于控制半导体封装件2003的NAND控制器之外，控制器2002还可包括用于控制DRAM 2004的DRAM控制器。
半导体封装件2003可包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可为包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可包括封装件衬底2100、封装件衬底2100上的半导体芯片2200、设置在半导体芯片2200的对应底表面上的粘合层2300、将半导体芯片2200电连接至封装件衬底2100的连接结构2400、以及设置在封装件衬底2100上以覆盖半导体芯片2200和连接结构2400的模制层2500。
封装件衬底2100可为包括封装上焊盘2130的印刷电路板。半导体芯片2200中的每一个可包括输入/输出焊盘2210。输入/输出焊盘2210可对应于图1A的输入/输出焊盘1101。半导体芯片2200中的每一个可包括栅极堆叠件3210和竖直结构3220。半导体芯片2200中的每一个可包括根据本发明构思的实施例的下面将描述的半导体装置。
在实施例中，连接结构2400可为设为将输入/输出焊盘2210电连接至封装上焊盘2130的键合线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每一个中，半导体芯片2200可按照键合线方式彼此电连接，并且可电连接至封装件衬底2100的封装上焊盘2130。可替换地，在第一半导体封装件2003a和第二半导体封装件2003b中的每一个中，半导体芯片2200可通过包括硅穿通件(TSV)的连接结构而非以键合线形式设置的连接结构2400彼此电连接。
在实施例中，控制器2002和半导体芯片2200可被包括在单个封装件中。在实施例中，控制器2002和半导体芯片2200可安装在与主衬底2001不同的额外的插入衬底上，并且可通过设置在插入衬底中的互连线彼此连接。
图1C和图1D是剖视图，它们中的每一个示意性地示出了根据本发明构思的实施例的半导体封装件。图1C和图1D是沿着图1B的线I-I'截取的剖视图，并且示出了图1B的半导体封装件的两个不同的示例。
参照图1C，半导体封装件2003的封装件衬底2100可为印刷电路板。封装件衬底2100可包括封装件衬底主体部分2120、设置在封装件衬底主体部分2120的顶表面上的封装上焊盘2130(例如，见图1B)、设置在封装件衬底主体部分2120的底表面上或者通过所述底表面暴露出来的下焊盘2125、以及设置在封装件衬底主体部分2120中以将封装上焊盘2130电连接至下焊盘2125的内部线2135。封装上焊盘2130可电连接至连接结构2400。下焊盘2125可通过导电连接部分2800连接至图1B所示的电子系统2000的主衬底2001的互连图案2005。
半导体芯片2200中的每一个可包括半导体衬底3010以及按次序堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可具有包括外围线3110的外围电路区。第二结构3200可包括源极结构3205、源极结构3205上的堆叠件3210、穿过堆叠件3210的竖直结构3220、电连接至竖直结构3220的位线3240以及电连接至堆叠件3210的字线WL(例如，见图1)的单元接触插塞3235。第一结构3100和第二结构3200中的每一个和半导体芯片2200还可包括下面将描述的分离结构。
半导体芯片2200中的每一个可包括电连接至第一结构3100的外围线3110并且延伸至第二结构3200中的穿通线3245。穿通线3245可设置在堆叠件3210外部，并且在实施例中，穿通线3245可设为进一步穿过堆叠件3210。半导体芯片2200中的每一个还可包括电连接至第一结构3100的外围线3110的输入/输出焊盘2210(例如，见图1B)。
参照图1D，在半导体封装件2003A中，半导体芯片2200a中的每一个可包括半导体衬底4010、半导体衬底4010上的第一结构4100、和设置在第一结构4100上并且按照晶圆键合方式键合至第一结构4100的第二结构4200。
第一结构4100可具有包括外围线4110和第一接合结构4150的外围电路区。第二结构4200可包括源极结构4205、源极结构4205与第一结构4100之间的堆叠件4210、穿过堆叠件4210的竖直结构4220、和电连接并且分别连接至堆叠件4210的竖直结构4220和字线WL(例如，见图1A)的第二接合结构4250。例如，第二接合结构4250可分别通过电连接至竖直结构4220的位线4240和电连接至字线WL的单元接触插塞4235(例如，见图1A)电连接至竖直结构4220和字线WL(例如，见图1A)。第一结构4100的第一接合结构4150可与第二结构4200的第二接合结构4250接触并且与其键合。第一接合结构4150和第二接合结构4250的键合部分可例如由铜Cu形成或包括铜Cu。
第一结构4100和第二结构4200和半导体芯片2200a中的每一个还可包括下面将描述的根据实施例的源极结构。半导体芯片2200a中的每一个还可包括电连接至第一结构4100的外围线4110的输入/输出焊盘2210(例如，见图1B)。
图1C的半导体芯片2200和图1D的半导体芯片2200a可通过按照键合线的形式设置的连接结构2400彼此电连接。然而，在实施例中，设置在各个半导体封装件(例如，图1C的半导体芯片2200和图1D的半导体芯片2200a)中的半导体芯片可通过包括硅穿通件(TSV)的连接结构彼此电连接。
图1C的第一结构3100和图1D的第一结构4100可对应于下面将描述的实施例中的外围电路结构，图1C的第二结构3200和图1D的第二结构4200可对应于下面将描述的实施例中的单元阵列结构。
图2是示出根据本发明构思的实施例的三维半导体存储器装置的平面图。图3是沿图2的线A-A’截取的剖视图。图4是沿图2的线B-B’截取的剖视图。图5A是示出根据本发明构思的实施例的半导体装置的一部分(例如，图4的‘P1’)的放大剖视图。图5B至图5D是放大剖视图，它们中的每一个示出了根据本发明构思的实施例的半导体装置的一部分(例如，图5A的‘P2’)。图6是示出根据本发明构思的实施例的三维半导体存储器装置的一部分的透视图。
参照图2、图3和图4，单元阵列结构CS可设置在外围电路结构PS上。单元阵列结构CS可包括在第二方向D2上排列的块BLK。块BLK中的大部分可为对其执行数据编程操作、读取操作和擦除操作的存储器块。可替换地，块BLK中的一些可为不对其执行数据编程操作、读取操作和擦除操作的虚设块。块BLK可通过第一绝缘隔离线SL1彼此分离。图2示出了块BLK之一。
第一绝缘隔离线SL1可在与第二方向D2交叉的第一方向D1上延伸。第一绝缘隔离线SL1可设置在第一凹槽G1中。第一绝缘隔离线SL1可包括氧化硅层、氮化硅层、氮氧化硅层和多孔绝缘层中的至少一个，并且可具有单层结构或多层结构。块BLK中的每一个可包括单元阵列区CAR和设置在单元阵列区CAR的两侧的连接区CNR。
每个块BLK可通过在第一方向D1上延伸并且穿过其中心的第二绝缘隔离线SL2划分为两个子块SBLK。第二绝缘隔离线SL2在单元阵列区CAR中可不被切割，并且可延伸至连接区CNR。第二绝缘隔离线SL2可在连接区CNR中被切割，并且可划分为两部分。第二绝缘隔离线SL2可设置在第二凹槽G2中。
外围电路结构PS可包括第一衬底103。第一衬底103可为单晶硅衬底或绝缘体上硅(SOI)衬底。器件隔离层105可设置在第一衬底103中，以限定有源区。外围晶体管PTR可设置在有源区上。外围晶体管PTR中的每一个可包括外围栅电极、外围栅极绝缘层和形成在第一衬底103中并位于外围栅电极两侧的外围源极/漏极区。外围晶体管PTR可被外围层间绝缘层107覆盖。外围层间绝缘层107可包括氧化硅层、氮化硅层、氮氧化硅层和多孔绝缘层中的至少一个，并且可具有单层或多层结构。外围线109和外围接触件33可设置在外围层间绝缘层107中。外围线109和外围接触件33可由至少一种导电材料形成或包括至少一种导电材料。
外围线109和外围接触件33中的一些可电连接至外围晶体管PTR。外围线109和外围晶体管PTR可构成图1A的页缓冲器电路1120和解码器电路1110。外围电路结构PS可包括设置在其最顶部水平高度的导电焊盘30b。
蚀刻停止层111可设置在外围电路结构PS上。蚀刻停止层111可由相对于第二衬底201和外围层间绝缘层107具有蚀刻选择性的材料形成或包括所述材料。例如，蚀刻停止层111可由氮化硅或氧化硅形成或包括氮化硅或氧化硅。蚀刻停止层111可被称作‘粘合层'。
单元阵列结构CS中的每个块BLK可包括第二衬底201、源极结构SCL、第一子堆叠结构ST1、第二子堆叠结构ST2、和按次序堆叠的第一上绝缘层至第三上绝缘层205、208和209。第一子堆叠结构ST1可包括按次序堆叠的第一电极层EL1和第一电极层间绝缘层12。第二子堆叠结构ST2可包括按次序堆叠的第二电极层EL2和第二电极层间绝缘层22，以及设置在第二子堆叠结构ST2的最上面的水平高度的最上面的第二电极层间绝缘层24。例如，第二衬底201可为单晶硅层、硅外延层或SOI衬底。第二衬底201可掺有第一导电类型的杂质。在实施例中，杂质可为硼，并且第一导电类型可为p型。在实施例中，杂质可为砷或磷，并且第一导电类型可为n型。
第一电极层EL1中的最下面一个的和次下面的一个可对应于图1A的第一栅极下线LL1和第二栅极下线LL2，或者可对应于下晶体管LT1和LT2(例如，下擦除控制晶体管LT1和接地选择晶体管LT2)的栅电极。
在每个子块SBLK中，第二电极层EL2中的至少两个最顶部的层可通过源极凹槽CG划分为用作栅极上线UL1和UL2的多条线。第二电极层EL2中的最下面的一个和次下面的一个可分别对应于上晶体管UT1和UT2(例如，上擦除控制晶体管UT2和串选择晶体管UT1)的栅电极。电极层EL1和EL2中的其余电极层可用作图1A的字线WL。在实施例中，电极层EL1和EL2中的其余电极层中的至少一个可对应于不用于实际操作的虚设字线。
例如，电极层EL1和EL2可由掺杂的半导体材料(例如，掺杂的硅)、金属材料(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的至少一种形成或包括它们中的至少一种。电极层间绝缘层12、22和24可具有包括氧化硅层、氮化硅层、氮氧化硅层和多孔绝缘层中的至少一个的单层或多层结构。
源极结构SCL可包括介于最下面的电极层间绝缘层12与第二衬底201之间的第一源图案SC1和介于第一源图案SC1与第二衬底201之间的第二源图案SC2。第一源图案SC1可包括掺杂的半导体图案(例如，第一导电类型的掺杂的多晶硅图案)。第二源图案SC2可包括掺杂的半导体图案(例如，掺杂的多晶硅图案)。第二源图案SC2还可包括与第一源图案SC1不同的半导体材料。第二源图案SC2可与第一源图案SC1具有相同的导电类型。第二源图案SC2的掺杂浓度可与第一源图案SC1的掺杂浓度相同或不同。源极结构SCL可对应于图1A的公共源极线CSL。另外，第二衬底201可用作图1A的公共源极线CSL。
参照图2和图4，在子块SBLK中的每一个的单元阵列区CAR中，单元竖直图案(或竖直半导体图案)VS和中心虚设竖直图案CDVS可设为穿过电极层间绝缘层12、22和24以及电极层EL1和EL2。中心虚设竖直图案CDVS可布置为形成平行于第一方向D1的单列。中心分离图案9可设置在中心虚设竖直图案CDVS的上部之间。栅极绝缘层GO可介于电极层EL1和EL2与单元竖直图案VS之间以及电极层EL1和EL2与中心虚设竖直图案CDVS之间。
在实施例中，单元竖直图案VS和中心虚设竖直图案CDVS中的每一个可具有中空的杯形。单元竖直图案VS和中心虚设竖直图案CDVS中的每一个的侧壁可具有位于第一子堆叠结构ST1与第二子堆叠结构ST2之间的界面附近的拐点IFP，如图4所示。
单元竖直图案VS和中心虚设竖直图案CDVS中的每一个的内部空间可被绝缘间隙填充图案29填充。绝缘间隙填充图案29可具有包括例如氧化硅层、氮化硅层和氮氧化硅层中的至少一个的单层或多层结构。位线焊盘BPD可设置在单元竖直图案VS和中心虚设竖直图案CDVS中的每一个上。位线焊盘BPD可由掺杂的多晶硅和金属材料(例如，钨、铝和铜)中的至少一种形成或包括它们中的至少一种。
参照图5A至图6，栅极绝缘层GO可包括隧道绝缘层TL、钝化层PL、电荷存储图案SN和阻挡绝缘层BCL。隧道绝缘层TL可由带隙大于电荷存储图案SN的带隙的绝缘层中的至少一个形成。例如，隧道绝缘层TL可由氧化硅形成或包括氧化硅。阻挡绝缘层BCL可由氧化硅和介电常数高于氧化硅的介电常数的高k电介质材料中的至少一种形成或包括它们中的至少一种。例如，高k电介质材料可由至少一种金属氧化物材料(例如，氧化铝和氧化铪)形成或包括所述至少一种金属氧化物材料。
电荷存储图案SN中的每一个可为掺杂的或未掺杂的硅晶体图案或包括掺杂的或未掺杂的硅晶体图案。硅晶体图案可被称作‘纳米晶体硅(纳米晶体Si)'或者‘硅纳米晶'。硅晶体图案可掺有磷、砷或硼。电荷存储图案SN可与阻挡绝缘层BCL接触并且可与单元竖直图案VS和中心虚设竖直图案CDVS间隔开。电荷存储图案SN可彼此间隔开。
如图5A至图5D所示，电荷存储图案SN的侧表面SN_W可向阻挡绝缘层BCL的表面倾斜。电荷存储图案SN中的每一个可具有梯形截面。电荷存储图案SN中的每一个可包括第一部分SN_P1和第二部分SN_P2。在每个电荷存储图案SN中，第一部分SN_P1和第二部分SN_P2可连接以形成单个对象。第二部分SN_P2可与阻挡绝缘层接触，第一部分SN_P1可与阻挡绝缘层间隔开。第一部分SN_P1的宽度可与第二部分SN_P2的宽度不同。在实施例中，第一部分SN_P1的宽度可小于第二部分SN_P2的宽度。随着与阻挡绝缘层BCL相距的距离减小，电荷存储图案SN中的每一个的第一宽度WD1可增大。电荷存储图案SN中的每一个的顶表面SN_U的宽度WD1_U可小于电荷存储图案SN中的每一个的底表面SN_B的宽度WD1_B。
在实施例中，电荷存储图案SN中的每一个的顶表面SN_U的宽度WD1_U可大于电荷存储图案SN中的每一个的底表面SN_B的宽度WD1_B。随着与阻挡绝缘层BCL相距的距离减小，电荷存储图案SN中的每一个的第一宽度WD1可减小。
在实施例中，电荷存储图案SN可设为具有相同的形状、大小、厚度和距离。可替换地，电荷存储图案SN可设为具有相似或均匀的形状、大小、厚度和距离。
电荷存储图案SN中的每一个的顶表面SN_U的宽度WD1_U的均值可在3nm至10nm的范围内。在本说明书中，元件的‘宽度'可意味着元件的‘(平均)大小或‘(平均)直径'。电荷存储图案SN之间的距离DS1可在至10nm的范围内。
如图6所示，电荷存储图案SN可沿着阻挡绝缘层BCL的表面二维地设置。当在垂直于阻挡绝缘层BCL的表面的方向上观看时，电荷存储图案SN中的每一个可具有多边形形状(例如，矩形、四边形、梯形、五边形、六边形、七边形和八边形)。在三维半导体存储器装置中，电荷存储图案SN的顶表面SN_U的宽度WD1_U的变化系数(或分散/波动率)可为宽度WD1_U的0.5-10％。电荷存储图案SN之间的距离DS1的变化系数(或分散/波动率)可为距离DS1的0.5-10％。
在当前实施例中，电荷存储图案SN可彼此间隔开。在这种情况下，与电荷存储图案SN彼此连接的情况相比，可减小横向/竖向电荷损失。也就是说，可限制和/或防止电荷扩散现象，从而提高三维半导体存储器装置的可靠性。
此外，电荷存储图案SN的宽度WD1_U和距离可具有其变化系数(或分散/波动率)小于10％的均匀的值。因此，可在对电荷存储图案SN的数据写入/擦除操作中提高均匀性和可靠性特性。这可允许进行Fowler-Nordheim擦除操作，因此，可增加编程/擦除操作中的操作速度，并以深度擦除方式执行擦除操作。结果，可提高擦除饱和特性。
如图5A至图5D所示，电荷存储图案SN可被钝化层PL覆盖。钝化层PL可由SiN、SiO、SiON或金属氧化物材料中的至少一种形成或包括它们中的至少一种，并且可具有单层或多层结构。
如图5B所示，钝化层PL可直接接触电荷存储图案SN的表面。这里，钝化层PL可限制和/或防止诸如悬挂键的缺陷形成在电荷存储图案SN的表面上，并且这样可以减小横向/竖向电荷损失。钝化层PL可置于电荷存储图案SN之间并且可与阻挡绝缘层BCL接触。
可替换地，如图5C所示，电荷存储图案SN的顶表面SN_U和侧表面SN_W可被封盖层CPL覆盖。钝化层PL可置于电荷存储图案SN之间，并且可与阻挡绝缘层BCL接触。可替换地，如图5D所示，电荷存储图案SN的顶表面SN_U和侧表面SN_W以及阻挡绝缘层BCL可被封盖层CPL覆盖。钝化层PL可置于电荷存储图案SN之间并且可与阻挡绝缘层BCL间隔开。封盖层CPL可由氧化硅或氮化硅形成或包括氧化硅或氮化硅。封盖层CPL可限制和/或防止诸如悬挂键的缺陷形成在电荷存储图案SN的表面上，在这种情况下，可减小横向/竖向电荷损失。
单元竖直图案VS和中心虚设竖直图案CDVS可由例如未掺杂的单晶硅或多晶硅中的至少一种形成或包括它们中的至少一种。可替换地，单元竖直图案VS和中心虚设竖直图案CDVS中的每一个可具有第一硅晶粒SG1。第一边界SG1_B或第一晶粒边界可存在于第一硅晶粒SG1之间。当在平行于阻挡绝缘层BCL的表面的方向(例如，第三方向D3)上测量时，第一硅晶粒SG1中的每一个可具有第二宽度WD2(或者第二平均大小)。第二宽度WD2可与电荷存储图案SN中的每一个的第一宽度WD1(或第一平均大小)不同。在实施例中，第二宽度WD2可大于电荷存储图案SN中的每一个的第一宽度WD1(或第一平均大小)。在另一实施例中，第二宽度WD2可小于电荷存储图案SN中的每一个的第一宽度WD1(或第一平均大小)。
电荷存储图案SN中的每一个可在垂直于阻挡绝缘层BCL的表面的方向(例如，第二方向D2)上具有第一竖直厚度VT1。单元竖直图案VS和中心虚设竖直图案CDVS中的每一个可在垂直于阻挡绝缘层BCL的表面的方向(例如，第二方向D2)上具有第二竖直厚度VT2。第一竖直厚度VT1可小于第二竖直厚度VT2。
电极层EL1和EL2中的每一个可在第三方向D3上具有第三宽度WD3。电极层EL1和EL2中的每一个的第三宽度WD3可小于电荷存储图案SN的顶表面SN_U的宽度WD1_U。
栅极绝缘层GO还可包括高k电介质层HL。高k电介质层HL可介于阻挡绝缘层BCL与电极层EL1和EL2之间。高k电介质层HL可介于电极层EL1和EL2与电极层间绝缘层12、22和24之间。高k电介质层HL可具有比氧化硅层的介电常数高的介电常数，并且可包括金属氧化物层(例如，氧化铪层和氧化铝层)。
第二源图案SC2可设为穿过栅极绝缘层GO，以与单元竖直图案VS接触。栅极绝缘层GO的下部可通过第二源图案SC2与栅极绝缘层GO的上部分离。因此，栅极绝缘层GO的下部可通过第二源图案SC2与栅极绝缘层GO的上部间隔开，并且可形成残余栅极绝缘层GOr。
剩余栅极绝缘层GOr可包括剩余隧道绝缘层TLr、剩余钝化层PLr、剩余电荷存储图案SNr和剩余阻挡绝缘层BCLr。剩余隧道绝缘层TLr可为隧道绝缘层TL的一部分。剩余钝化层PLr可为钝化层PL的一部分。剩余电荷存储图案SNr可设为与电荷存储图案SN具有相同形状、结构和材料。剩余电荷存储图案SNr可为不用于存储数据的虚设电荷存储图案。剩余阻挡绝缘层BCLr可为阻挡绝缘层BCL的一部分。
返回参照图4，第一绝缘隔离线SL1和第二绝缘隔离线SL2中的每一个可设为穿过第一上绝缘层205以及子堆叠结构ST1和ST2。在实施例中，第一绝缘隔离线SL1和第二绝缘隔离线SL2中的每一个可由氧化硅形成或包括氧化硅。在当前实施例中，第一绝缘隔离线SL1和第二绝缘隔离线SL2可穿过源极结构SCL并且可与第二衬底201接触。在另一实施例中，第一绝缘隔离线SL1和第二绝缘隔离线SL2可穿过源极结构SCL的第一源图案SC1并且可与第二源图案SC2接触。第一绝缘隔离线SL1和第二绝缘隔离线SL2的底表面可位于相同的水平高度。
虽然未示出，但是源极导电插塞或源极导线可设置在第一绝缘隔离线SL1和第二绝缘隔离线SL2中的至少一个中，以与第二衬底201或源极结构SCL接触。
参照图3和图4，第二上绝缘层208可设置在第一上绝缘层205上。第一导线BLL可设置在第二上绝缘层208上，以在第二方向D2上彼此平行地延伸。第一导线BLL可对应于图1A的位线BL。第一接触件CT1可设置在单元阵列区CAR上，以穿过第一上绝缘层205和第二上绝缘层208，并且将位于单元竖直图案VS上的位线焊盘BPD连接至第一导线BLL之一。
参照图2和图3，块BLK中的每一个中的子堆叠结构ST1和ST2可在连接区CNR上具有台阶形状。例如，电极层EL1和EL2和电极层间绝缘层12、22和24可设为在连接区CNR上具有台阶形状。随着与外围电路结构PS相距的距离减小，电极层EL1和EL2以及电极层间绝缘层12、22和24可在第一方向D1上具有增大的长度和突出的形状。连接区CNR上的第一子堆叠结构ST1的端部可被第一平面化绝缘层210覆盖。连接区CNR上的第二子堆叠结构ST2的端部可被第二平面化绝缘层220覆盖。第一平面化绝缘层210和第二平面化绝缘层220中的每一个可包括氧化硅层或多孔绝缘层。第一上绝缘层至第三上绝缘层205、208和209可按次序形成在第一平面化绝缘层210和第二平面化绝缘层220上。
电极层EL1和EL2的端部可分别连接至单元接触插塞CC。单元接触插塞CC可设为穿过第一上绝缘层205和第二上绝缘层208以及电极层间绝缘层12、22和24，并且分别与电极层EL1和EL2接触。
参照图2，边缘虚设竖直图案EDVS可设为穿过平面化绝缘层210和220以及构成台阶形状的电极层EL1和EL2的端部和电极层间绝缘层12、22和24。当在平面图中看时，边缘虚设竖直图案EDVS可具有在特定方向上细长的椭圆形。边缘虚设竖直图案EDVS可与图4的单元竖直图案VS具有相同或相似的剖面。边缘虚设竖直图案EDVS的内部空间可被绝缘间隙填充图案29填充。栅极绝缘层GO可介于边缘虚设竖直图案EDVS与电极层EL1和EL2之间。在实施例中，位线焊盘BPD可设置在边缘虚设竖直图案EDVS上。然而，边缘虚设竖直图案EDVS可不连接至第一导线BLL。
返回参照图3，电极连接线CL可设置在第二上绝缘层208上。在连接区CNR中，边缘穿通件ETHV可设为穿过第一上绝缘层205、平面化绝缘层210和220、第二衬底201和蚀刻停止层111，并且可与外围导电焊盘30b接触。在当前实施例中，边缘穿通件ETHV可与子堆叠结构ST1和ST2间隔开。边缘穿通件ETHV可通过设置在第二上绝缘层208中的第三接触件CT3分别连接至电极连接线CL。因此，电极层EL1和EL2可连接至外围电路结构PS(例如，图1A的解码器电路1110)。穿通件绝缘图案SP2可介于边缘穿通件ETHV与平面化绝缘层210和220之间以及边缘穿通件ETHV与蚀刻停止层111之间。
边缘穿通件ETHV可由金属材料(例如，钨、铝、铜、钛和钽)中的至少一种形成或包括它们中的至少一种。穿通件绝缘图案SP2可由绝缘材料(例如，氧化硅、氮化硅和氮氧化硅)中的至少一种形成或包括它们中的至少一种。
参照图2和图3，衬底接地区WR可设置在与边缘穿通件ETHV间隔开的第二衬底201的一部分中。衬底接地区WR可被掺杂以与第二衬底201具有相同导电类型(例如，第一导电类型)，并且与第二衬底201相比具有更高掺杂浓度。衬底接触插塞WC可设置在连接区CNR中，以穿过第一上绝缘层205和平面化绝缘层210和220，并且与衬底接地区WR接触。
电极连接线CL可被第三上绝缘层209覆盖。外部端子CP可设置在第三上绝缘层209上。第四接触件CT4可设为穿过第三上绝缘层209和第二上绝缘层208，并且将外部端子CP连接至衬底接触插塞WC。衬底接触插塞WC的侧表面可被接触绝缘图案SP3覆盖。
图7A是示出根据本发明构思的实施例的半导体装置的一部分(例如，图4的‘P1’)的放大剖视图。图7B是示出根据本发明构思的实施例的半导体装置的一部分(例如，图7A的‘P2’)的放大剖视图。
参照图7A和图7B，根据当前实施例的电荷存储图案SN可彼此连接。电荷存储图案SN中的每一个可包括第一部分SN_P1和第二部分SN_P2。在每个电荷存储图案SN中，第一部分SN_P1和第二部分SN_P2可连接以形成单个对象。第二部分SN_P2可与阻挡绝缘层接触。第二部分SN_P2可彼此连接。因此，电荷存储图案SN可彼此连接，从而用作电荷存储层SN。
第二边界SG2_B可存在于第二部分SN_P2之间。第一部分SN_P1可与阻挡绝缘层间隔开。第一部分SN_P1可彼此间隔开。第一部分SN_P1中的每一个的宽度可小于第二部分SN_P2中的对应一个的宽度。第一部分SN_P1的侧表面SN_W可朝着阻挡绝缘层BCL的表面以一定角度倾斜。电荷存储图案SN的顶表面SN_U的宽度WD1_U的均值可在3nm至10nm的范围内。
如图6所示，电荷存储图案SN的第一部分SN_P1可沿着阻挡绝缘层BCL的表面二维地设置。当在垂直于阻挡绝缘层BCL的表面的方向上观看时，电荷存储图案SN的第一部分SN_P1中的每一个可具有多边形形状(例如，矩形、四边形、梯形、五边形、六边形、七边形和八边形)。电荷存储图案SN的顶表面SN_U的宽度WD1_U的变化系数(或分散/波动率)可在0.5-10％的范围内。
在当前实施例中，电荷存储图案SN的第一部分SN_P1可彼此间隔开。与电荷存储图案SN完全彼此连接的情况相比，可减小横向/竖向电荷损失。另外，电荷存储图案SN的第一部分SN_P1的宽度WD1_U可具有其变化系数(或分散/波动率)小于10％的均匀值。因此，可提高电荷存储图案SN上的数据写入操作中的均匀性和可靠性特性。
电荷存储图案SN可被钝化层PL覆盖。钝化层PL可由SiN、SiO、SiON和金属氧化物材料中的至少一种形成或包括它们中的至少一种，并且可具有单层或多层结构。钝化层PL可限制和/或防止诸如悬挂键的缺陷形成在电荷存储图案SN的表面上，并且这样可以减小横向/竖向电荷损失。钝化层PL可与阻挡绝缘层BCL间隔开。除以上特征之外，当前实施例中的半导体装置可被配置为具有与参照图5A至图5D和图6描述的那些基本相同或相似的特征。
图8是示出根据本发明构思的实施例的半导体装置的一部分(例如，图4的‘P1’)的放大剖视图。
参照图8，图5A和图5B的隧道绝缘层TL可不设置在根据当前实施例的三维半导体存储器装置的栅极绝缘层GO中。在这种情况下，钝化层PL可用于用作隧道绝缘层TL。钝化层PL可与单元竖直图案VS以及电荷存储图案SN接触。除以上特征之外，当前实施例中的半导体装置可被配置为具有与参照图5A、图5B和图6描述的那些基本相同或相似的特征。
图9A至图9E是示出制造具有图4的剖面的三维半导体存储器装置的工艺的剖视图。图10是示出根据本发明构思的实施例的形成电荷存储图案的工艺的工艺流程图。图11A至图11E是示出在制造工艺中一部分(例如，图9C的‘P1’)的剖视图。图11E对应于图9C的部分‘P1'的放大剖视图。
参照图9A，可制造外围电路结构PS。详细地说，器件隔离层105可形成在第一衬底103中，以限制有源区。晶体管PTR可形成在有源区上。由多个层构成的外围层间绝缘层107可形成为覆盖晶体管PTR，并且外围接触件33和外围线109可形成在外围层间绝缘层107中。图3的外围导电焊盘30b可形成在外围电路结构PS的最顶部。蚀刻停止层111可形成在外围电路结构PS上。
接着，第二衬底201可形成在蚀刻停止层111上。可通过形成半导体外延层或者通过将单晶半导体衬底附着于蚀刻停止层111形成第二衬底201。第二衬底201可被称作半导体层。第二衬底201可被掺杂以具有例如第一导电类型。图3的衬底接地区WR可形成在第二衬底201中。衬底接地区WR可通过用第一导电类型的杂质掺杂第二衬底201形成，并且可具有高于第二衬底201的杂质浓度的杂质浓度。第二衬底201可包括单元阵列区CAR和连接区CNR，如图2所示。
第一缓冲层16、第一牺牲层17、第二缓冲层18和第一源图案SC1可按次序堆叠在第二衬底201上。可通过在第一源图案SC1上交替和重复地堆叠第一电极层间绝缘层12和第二牺牲层14形成第一初始堆叠结构PST1。第一源图案SC1可为掺杂的多晶硅层。在实施例中，第一缓冲层16和第二缓冲层18以及电极层间绝缘层12可包括氧化硅层。第一牺牲层17可由相对于第一缓冲层16和第二缓冲层18、第一电极层间绝缘层12、第一源图案SC1和第二牺牲层14的全部具有蚀刻选择性的材料形成或包括该材料。例如，第二牺牲层14可包括氮化硅层。第一牺牲层17可为硅锗层或氮氧化硅层。可替换地，第一牺牲层17可为被掺杂以具有与第一源图案SC1的掺杂浓度不同的掺杂浓度的掺杂的多晶硅层。
可交替和重复地执行修剪工艺和各向异性蚀刻工艺，以在连接区CNR上的台阶结构中形成第一电极层间绝缘层12和第二牺牲层14的端部，如图3所示。这里，第一缓冲层16、第一牺牲层17、第二缓冲层18和第一源图案SC1也可被部分蚀刻，以暴露出第二衬底201的顶表面。第一平面化绝缘层210可形成为覆盖第一初始堆叠结构PST1的端部，然后，可对第一平面化绝缘层210执行化学机械抛光(CMP)工艺。
可通过在单元阵列区CAR上部分地蚀刻第一初始堆叠结构PST1、第一源图案SC1、第二缓冲层18、第一牺牲层17、第一缓冲层16和第二衬底201来形成多个底部孔BH。可形成底部牺牲间隙填充图案BGP以分别填充底部孔BH。底部牺牲间隙填充图案BGP可由相对于第一电极层间绝缘层12、第二牺牲层14、第一源图案SC1、第二缓冲层18、第一牺牲层17、第一缓冲层16和第二衬底201的全部具有蚀刻选择性的材料形成或包括该材料。例如，底部牺牲间隙填充图案BGP可由旋涂硬掩模(SOH)材料、非晶碳层(ACL)材料或SiGe形成，或者包括旋涂硬掩模(SOH)材料、非晶碳层(ACL)材料或SiGe。
可通过在第一初始堆叠结构PST1和第一平面化绝缘层210上交替和重复地堆叠第二电极层间绝缘层22和24和第三牺牲层26形成第二初始堆叠结构PST2。第二电极层间绝缘层22和24可与第一电极层间绝缘层12由相同材料形成或包括相同材料。第三牺牲层26可与第二牺牲层14由相同材料形成或包括相同材料。
可交替和重复地执行修剪工艺和各向异性蚀刻工艺，以在连接区CNR上的台阶结构中形成第二电极层间绝缘层22和24以及第三牺牲层26的端部，如图3所示。可形成第二平面化绝缘层220以覆盖第二初始堆叠结构PST2的端部，然后，可对第二平面化绝缘层220执行化学机械抛光(CMP)工艺。然后，可通过蚀刻单元阵列区CAR和虚设区DR上的第二初始堆叠结构PST2形成上孔UH，在实施例中，上孔UH可形成为分别暴露出牺牲间隙填充图案BGP。接着，上孔UH中的每一个可被上牺牲间隙填充图案UGP填充。上牺牲间隙填充图案UGP可由旋涂硬掩模(SOH)材料、非晶碳层(ACL)材料和SiGe中的至少一种形成或包括旋涂硬掩模(SOH)材料、非晶碳层(ACL)材料和SiGe中的至少一种。
彼此重叠的上孔UH和底部孔BH可构成竖直孔VH和虚设竖直孔DVH。虚设竖直孔DVH可设置在竖直孔VH之间并且可在第一方向D1上排列。
参照图9B，可从竖直孔VH和虚设竖直孔DVH中去除上部牺牲间隙填充图案UGP和底部牺牲间隙填充图案BGP，以暴露出竖直孔VH和虚设竖直孔DVH的内表面。
参照图9C，栅极绝缘层GO可形成在竖直孔VH和虚设竖直孔DVH中。对此，如图11A所示，阻挡绝缘层BCL可保形地形成在其中形成有竖直孔VH和虚设竖直孔DVH的第一初始堆叠结构PST1和第二初始堆叠结构PST2上。例如，阻挡绝缘层BCL可通过原子层沉积(ALD)方法或化学气相沉积(CVD)方法形成。
参照图10和图11A，可在阻挡绝缘层BCL上形成非晶多晶硅层APL(在S10中)。非晶多晶硅层APL可通过利用原子层沉积(ALD)或化学气相沉积(CVD)方法沉积硅层形成。非晶多晶硅层APL的沉积可在300℃-800℃的温度下执行。在实施例中，可使用单硅烷(SiH4)、二硅烷(Si2H6)、三硅烷(Si3H8)、四硅烷(Si4H10)、新戊烷(Si5H12)、二异丙基氨基硅烷(H3Si[N{(CH)(CH3)2}])、二二乙氨基硅烷(H2Si((N(C2H5)2)2)、四(二甲氨基)硅烷(Si[N(CH3)2]4)中的至少一种作为在非晶多晶硅层APL的沉积过程中供应的源气。在非晶多晶硅层APL的沉积过程中，非晶多晶硅层APL可按原位方式掺有杂质。杂质可为磷、砷或硼。
参照图10和图11B，可执行使非晶多晶硅层APL结晶的退火工艺ANG以形成结晶硅层SNL(在S20中)。可在500℃至1100℃的温度下执行退火工艺ANG。结晶硅层SNL可由多个第二硅晶粒SG2构成。第二边界SG2_B或第二晶粒边界可存在于第二硅晶粒SG2之间。工艺时间越长，退火工艺ANG的工艺温度就越高，第二硅晶粒SG2的大小也越大。在非晶多晶硅层APL形成为具有增大的厚度(在S10中)的情况下，第二硅晶粒SG2的大小可增大。
参照图10、图11C和图11D，结晶硅层SNL可被蚀刻以形成硅晶体图案SN(在S30中)。这里，蚀刻剂ETG可通过竖直孔VH和虚设竖直孔DVH供应至结晶硅层SNL。可按照干法或湿法方式各向同性地执行蚀刻工艺。例如，蚀刻剂可包括Cl2和HCl中的至少一种。
在实施例中，蚀刻工艺可为气相蚀刻(GPE)工艺。在蚀刻工艺中，蚀刻剂可与渗透至第二硅晶粒SG2的顶表面相比更容易地渗透至第二硅晶粒SG2之间的第二边界SG2_B。这是因为第二硅晶粒SG2之间的第二边界SG2_B具有非晶结构，并且与在第二硅晶粒SG2中相比，硅原子之间的键合强度在第二硅晶粒SG2之间的第二边界SG2_B中相对更弱。因此，第二硅晶粒SG2之间的第二边界SG2_B可以更高的蚀刻率被蚀刻，在这种情况下，在第二硅晶粒SG2之间的第二边界SG2_B附近可形成凹槽SG2_H，如图11C所示。随着进一步执行蚀刻工艺，可形成彼此间隔开的硅晶体图案SN，如图11D所示。硅晶体图案SN可被称作电荷存储图案SN。在利用蚀刻剂的气相蚀刻(GPE)工艺中，可实现非晶硅层与阻挡绝缘层BCL之间的优秀的蚀刻选择性，因此，第二硅晶粒SG2之间的第二边界SG2_B可被选择性地蚀刻，而不损坏阻挡绝缘层BCL。因此，可有效地形成彼此间隔开的硅晶体图案SN。
此外，通过在蚀刻工艺中调整工艺条件(例如，温度和压强)，硅晶体图案SN可形成为具有均匀的大小、厚度和距离。例如，在蚀刻工艺中的温度和压强增大的情况下，硅晶体图案SN的大小可减小，并且硅晶体图案SN之间的距离可增大。
根据本发明构思的实施例，电荷存储图案可通过以下步骤形成：形成非晶多晶硅层；通过退火工艺将多晶硅层结晶化；以及执行蚀刻工艺以蚀刻硅晶粒之间的边界。在这种情况下，电荷存储图案可形成为具有均匀的大小、厚度和距离。因此，可限制和/或防止或减少三维半导体存储器装置中的取决于位置的数据写入/擦除错误，因此提高三维半导体存储器装置的可靠性。
如参照图7A和图7B描述的那样，根据蚀刻工艺的工艺条件，第二硅晶粒SG2可不彼此分离，在这种情况下，可将电荷存储图案SN形成为使得第二部分SN_P2彼此连接。
参照图10和图11D，可对硅晶体图案SN执行表面处理工艺(在S40中)。表面处理工艺S40可为利用等离子体PLG或溶液的氧化工艺或氮化工艺。等离子体PLG可为氧等离子体或者氮等离子体。例如，溶液可为臭氧水。作为表面处理工艺S40的结果，封盖层CPL可形成在硅晶体图案SN的表面上，如图5C或图5D所示。可省略表面处理工艺S40。
参照图10和图11E，可形成钝化层PL(在S50中)。可通过ALD方法或CVD方法形成钝化层PL。钝化层PL可由形成SiN、SiO、SiON和金属氧化物材料中的至少一种或包括它们中的至少一种，并且可具有单层或多层结构。
参照图9C和图11E，可在钝化层PL上形成隧道绝缘层TL。隧道绝缘层TL可通过ALD或CVD工艺形成。结果，可形成栅极绝缘层GO。单元竖直图案VS和中心虚设竖直图案CDVS可形成在栅极绝缘层GO上。在实施例中，单元竖直图案VS和中心虚设竖直图案CDVS可通过ALD或CVD工艺形成。单元竖直图案VS和中心虚设竖直图案CDVS可由掺杂或未掺杂的非晶多晶硅层形成。可进一步执行退火工艺，以使单元竖直图案VS和中心虚设竖直图案CDVS的非晶多晶硅层结晶化。在实施例中，可省略退火工艺，并且在这种情况下，单元竖直图案VS和中心虚设竖直图案CDVS的非晶多晶硅层可通过后续工艺中供应的热而结晶化。因此，单元竖直图案VS和中心虚设竖直图案CDVS可具有第一硅晶粒SG1，如参照图5B描述的那样。单元竖直图案VS和中心虚设竖直图案CDVS的非晶多晶硅层可形成为比用于图11A的电荷存储图案SN的非晶多晶硅层APL更厚。因此，第一硅晶粒SG1的宽度WD2可大于电荷存储图案SN的宽度WD1，如图5B所示。
竖直孔VH可被绝缘间隙填充图案29填充。单元竖直图案VS的上部可去除，以形成空的区，然后，可通过用掺杂的硅层填充空的区形成位线焊盘BPD。
参照图9C和图9D，第一上绝缘层205可堆叠在第二初始堆叠结构PST2上。暴露出第一牺牲层17的第一凹槽G1和第二凹槽G2可通过按次序蚀刻第一上绝缘层205、第二初始堆叠结构PST2、第一初始堆叠结构PST1、第一源图案SC1和第二缓冲层18形成。可通过经第一凹槽G1和第二凹槽G2去除第二缓冲层18、第一牺牲层17和第一缓冲层16来形成第一空的空间ER1。
当形成第一空的空间ER1时，可去除栅极绝缘层GO的一部分以暴露出图3的单元竖直图案VS、中心虚设竖直图案CDVS和边缘虚设竖直图案EDVS的侧表面。当形成第一空的空间ER1时，图3的单元竖直图案VS、竖直导电图案CSPG和边缘虚设竖直图案EDVS可支承初始单元阵列结构PCS，并且可用于限制和/或防止初始单元阵列结构PCS坍塌。
参照图9D和图9E，第二源极层可保形地形成以通过第一凹槽G1和第二凹槽G2填充第一空的空间ER1，然后，可执行各向异性蚀刻工艺，以从第一凹槽G1和第二凹槽G2中去除第二源极层并且在第一空的空间ER1中留下用作第二源图案SC2的一部分第二源极层。因此，第一源图案SC1和第二源图案SC2可构成源极结构SCL。
参照图9E和图4，可通过经由第一凹槽G1和第二凹槽G2去除第二牺牲层14和第三牺牲层26在电极层间绝缘层12、22和24之间来形成第二空的空间。导电层可保形地沉积以通过第一凹槽G1和第二凹槽G2填充第二空的空间。接着，可执行各向异性蚀刻工艺，以从第一凹槽G1和第二凹槽G2中去除导电层并且在第二空的空间中形成电极层EL1和EL2。结果，可形成第一子堆叠结构ST1和第二子堆叠结构ST2。可在用于电极层EL1和EL2的导电层形成之前保形地形成图5A的高k电介质层HL。可形成绝缘层以填充第一凹槽G1和第二凹槽G2，并且可被蚀刻/平面化以形成第一绝缘隔离线SL1和第二绝缘隔离线SL2。可(例如，按照典型方式)执行后续工艺，以制造参照图2至图4描述的三维半导体存储器装置。
图12是示出根据本发明构思的实施例的半导体装置的剖视图。
参照图12，存储器装置1400可具有芯片-芯片(C2C)结构。对于C2C结构，可在第一晶圆上制造包括单元阵列结构CELL的上芯片，可在与第一晶圆不同的第二晶圆上制造包括外围电路结构PERI的下芯片，并且上芯片和下芯片可按照键合方式彼此连接。键合方式可意指将形成在上芯片的最上面的金属层中的键合金属电连接至形成在下芯片的最上面的金属层中的键合金属的方式。例如，在键合金属由铜(Cu)形成的情况下，键合方式可为Cu-Cu键合方式，而在实施例中，可将铝(Al)或钨(W)用作键合金属。
存储器装置1400的外围电路结构PERI和单元阵列结构CELL中的每一个可包括外焊盘键合区PA、字线键合区WLBA和位线键合区BLBA。
外围电路结构PERI可包括第一衬底1210、层间绝缘层1215、形成在第一衬底1210上的多个电路装置1220a、1220b和1220c、分别连接至电路装置1220a、1220b和1220c的第一金属层1230a、1230b和1230c、以及形成在第一金属层1230a、1230b和1230c上的第二金属层1240a、1240b和1240c。在实施例中，第一金属层1230a、1230b和1230c可由具有相对高电阻率的材料(例如，钨)形成或包括该材料，第二金属层1240a、1240b和1240c可由具有相对低电阻率的材料(例如，铜)形成或包括该材料。
虽然在本说明书中仅示出和描述了第一金属层1230a、1230b和1230c和第二金属层1240a、1240b和1240c，但是本发明构思不限于此，并且还可在第二金属层1240a、1240b和1240c上形成至少一个金属层。形成在第二金属层1240a、1240b和1240c上的额外金属层中的至少一个可由具有比第二金属层1240a、1240b和1240c的材料(例如，铜)电阻率更低的电阻率的材料(例如，铝)形成。
层间绝缘层1215可设置在第一衬底1210上，以覆盖电路装置1220a、1220b和1220c、第一金属层1230a、1230b和1230c、和第二金属层1240a、1240b和1240c，并且可由至少一种绝缘材料(例如，氧化硅和氮化硅)形成或包括至少一种绝缘材料。
下键合金属1271b和1272b可形成在字线键合区WLBA的第二金属层1240b上。在字线键合区WLBA中，外围电路结构PERI的下键合金属1271b和1272b可按照键合方式电连接至单元阵列结构CELL的上键合金属1371b和1372b，并且下键合金属1271b和1272b和上键合金属1371b和1372b可由铝、铜或钨中的至少一种形成或包括铝、铜或钨中的至少一种。
单元阵列结构CELL可对应于参照图2至图8描述的单元阵列结构CS。单元阵列结构CELL可包括至少一个存储器块。单元阵列结构CELL可包括第二衬底1310和公共源极线1320。多条字线1331-1338(1330)可在垂直于第二衬底1310的顶表面的第三方向(D3)上堆叠在第二衬底1310上。串选择线和接地选择线可分别设置在字线1330上和下；也就是说，字线1330可设置在串选择线与接地选择线之间。
在位线键合区BLBA中，沟道结构CH可设为在垂直于第二衬底1310的顶表面的第三方向(D3)上延伸，并且穿过字线1330、串选择线和接地选择线。沟道结构CH可包括数据存储层、沟道层和绝缘间隙填充层，并且沟道层可电连接至第一金属层1350c和第二金属层1360c。例如，第一金属层1350c可为位线接触件，第二金属层1360c可为位线。在实施例中，位线1360c可在平行于第二衬底1310的顶表面的第二方向(D2)上延伸。
在图12所示的实施例中，设有沟道结构CH和位线1360c的区可限定为位线键合区BLBA。在位线键合区BLBA中，位线1360c可电连接至设置在外围电路结构PERI中以构成页缓冲器1393的电路装置1220c。作为示例，位线1360c可通过上键合金属1371c和1372c连接至外围电路结构PERI，上键合金属1371c和1372c可连接至与页缓冲器1393的电路装置1220c连接的下键合金属1271c和1272c。
在字线键合区WLBA中，字线1330可在垂直于第二方向(D2)并且平行于第二衬底1310的顶表面的第一方向(D1)上延伸，并且可连接至多个单元接触插塞1341-1347(1340)。单元接触插塞1341-1347或1340可与图3的单元接触插塞CC具有相同形状。
单元接触插塞1340可连接至在第一方向(D1)上延伸以彼此具有不同长度的字线1330的焊盘。第一金属层1350b和第二金属层1360b可按次序连接至与字线1330连接的单元接触插塞1340的上部。在字线键合区WLBA中，单元接触插塞1340可通过单元阵列结构CELL的上键合金属1371b和1372b和外围电路结构PERI的下键合金属1271b和1272b连接至外围电路结构PERI。
在外围电路结构PERI中，单元接触插塞1340可电连接至构成行解码器1394的电路装置1220b。在实施例中，构成行解码器1394的电路装置1220b的操作电压可与构成页缓冲器1393的电路装置1220c的操作电压不同。作为示例，构成页缓冲器1393的电路装置1220c的操作电压可高于构成行解码器1394的电路装置1220b的操作电压。
公共源极线接触插塞1380可设置在外焊盘键合区PA中。公共源极线接触插塞1380可由导电材料(例如，金属、金属化合物或多晶硅)形成，并且可电连接至公共源极线1320。第一金属层1350a和第二金属层1360a可按次序堆叠在公共源极线接触插塞1380上。其中设有公共源极线接触插塞1380、第一金属层1350a和第二金属层1360a的区可限定为外焊盘键合区PA。
同时，输入/输出焊盘1205和1305可设置在外焊盘键合区PA中。参照图12，下绝缘层1201可形成在第一衬底1210下方以覆盖第一衬底1210的底表面，第一输入/输出焊盘1205可形成在下绝缘层1201上。第一输入/输出焊盘1205可通过第一输入/输出接触插塞1203连接至外围电路结构PERI的电路装置1220a、1220b和1220c中的至少一个，并且可通过下绝缘层1201与第一衬底1210分离。另外，侧壁绝缘层(未示出)可设置在第一输入/输出接触插塞1203和第一衬底1210之间，以将第一输入/输出接触插塞1203与第一衬底1210电分离。
参照图12，上绝缘层1301可形成在第二衬底1310上，以覆盖第二衬底1310的顶表面，第二输入/输出焊盘1305可设置在上绝缘层1301上。第二输入/输出焊盘1305可通过第二输入/输出接触插塞1303连接至外围电路结构PERI的电路装置1220a、1220b和1220c中的至少一个。在实施例中，第二输入/输出焊盘1305可电连接至电路装置1220a。
在实施例中，第二衬底1310和公共源极线1320可不设置在设有第二输入/输出接触插塞1303的区中。另外，第二输入/输出焊盘1305在第三方向(D3)上可不与字线1330重叠。参照图12，第二输入/输出接触插塞1303可在平行于第二衬底1310的顶表面的方向上与第二衬底1310分离，可穿过单元阵列结构CELL的层间绝缘层1315，并且可连接至第二输入/输出焊盘1305。
在实施例中，可选择性地形成第一输入/输出焊盘1205和第二输入/输出焊盘1305。作为示例，存储器装置1400可被配置为仅包括设置在第一衬底1210上的第一输入/输出焊盘1205，或者仅包括设置在第二衬底1310上的第二输入/输出焊盘1305。可替换地，存储器装置1400可被配置为包括第一输入/输出焊盘1205和第二输入/输出焊盘1305二者。
用作虚设图案的金属图案可设置在被包括在单元阵列结构CELL和外围电路结构PERI中的每一个中的外焊盘键合区PA和位线键合区BLBA的最上面的金属层中，或者可不设置在最上面的金属层中。
存储器装置1400可包括设置在外焊盘键合区PA中的上金属图案1372a和下金属图案1273a，并且在这里，下金属图案1273a可形成在外围电路结构PERI的最上面的金属层中，以对应于形成在单元阵列结构CELL的最上面的金属层中的上金属图案1372a，或者与单元阵列结构CELL的上金属图案1372a具有相同形状。形成在外围电路结构PERI的最上面的金属层中的下金属图案1273a可不连接至外围电路结构PERI中的任何接触插塞。相似地，在外焊盘键合区PA中，上金属图案1372a可形成在单元阵列结构CELL的最上面的金属层中，以对应于形成在外围电路结构PERI的最上面的金属层中的下金属图案1273a，并且在这种情况下，上金属图案1372a可与外围电路结构PERI的下金属图案1273a具有相同形状。
下键合金属1271b和1272b可形成在字线键合区WLBA的第二金属层1240b上。在字线键合区WLBA中，外围电路结构PERI的下键合金属1271b和1272b可按照键合方式电连接至单元阵列结构CELL的上键合金属1371b和1372b。
此外，在位线键合区BLBA中，上金属图案1392可形成在单元阵列结构CELL的最上面的金属层中，以对应于形成在外围电路结构PERI的最上面的金属层中的下金属图案1252，在这种情况下，上金属图案1392可与外围电路结构PERI的下金属图案1252具有相同形状。在实施例中，任何接触插塞可不形成在形成于单元阵列结构CELL的最上面的金属层中的上金属图案1392上。
在根据本发明构思的实施例的三维半导体存储器装置和包括其的电子系统中，电荷存储图案可设为彼此间隔开。在这种情况下，与电荷存储图案彼此连接的情况相比，可减少横向/竖向电荷损失。此外，电荷存储图案可形成为具有均匀的大小、厚度和距离，因此，可按照高度均匀和可靠的方式执行数据写和擦除操作。另外，还可设置覆盖电荷存储图案的封盖层和/或钝化层，以限制和/或防止诸如悬挂键的缺陷形成在电荷存储图案的表面上，因此，这样可以减少横向/竖向电荷损失。因此，可提高三维半导体存储器装置的可靠性。
在根据本发明构思的实施例的制造三维半导体存储器装置的方法中，可通过以下步骤形成电荷存储图案：形成非晶多晶硅层；通过退火工艺将多晶硅层结晶化；以及执行蚀刻工艺以蚀刻硅晶粒之间的边界。在这种情况下，电荷存储图案可形成为具有均匀的大小、厚度和距离。因此，可制造高度可靠的三维半导体存储器装置。
可利用包括逻辑电路的诸如硬件的处理电路；执行软件的诸如处理器的硬件/软件组合；或者其组合实施上述一个或多个元件。例如，处理电路更具体地可包括(但不限于)中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微计算机、现场可编程门阵列(FPGA)、系统芯片(SoC)、可编程逻辑单元、微处理器、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。处理电路可包括诸如易失性存储器装置(例如，SRAM、DRAM、SDRAM)和/或非易失性存储器(例如，闪速存储器装置、相变存储器、铁电存储器装置)的存储器。
虽然已经具体示出和描述了本发明构思的一些示例实施例，但本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节的变化。例如。图1A至图12的实施例中的特征和/或方面可以彼此组合。

Claims (20)

1.一种三维半导体存储器装置，包括：
堆叠结构，其包括交替地堆叠在衬底上的电极层和电极层间绝缘层；
竖直半导体图案，其穿过所述堆叠结构；以及
栅极绝缘层，其在所述竖直半导体图案与所述堆叠结构之间，
所述栅极绝缘层包括阻挡绝缘层和电荷存储图案，
所述阻挡绝缘层邻近于所述堆叠结构，
所述电荷存储图案与所述堆叠结构间隔开并且沿着所述阻挡绝缘层的表面布置，
所述阻挡绝缘层在所述电荷存储图案与所述堆叠结构之间，并且
其中，随着与所述阻挡绝缘层相距的距离减小，所述电荷存储图案的宽度增大。
2.根据权利要求1所述的装置，其中，当在平面图或剖视图中看时，所述电荷存储图案具有多边形形状。
3.根据权利要求1所述的装置，其中，所述电荷存储图案中的每一个具有相对于所述阻挡绝缘层的表面倾斜的侧表面。
4.根据权利要求1所述的装置，其中，
所述电荷存储图案中的每一个包括第一部分和第二部分，
所述第二部分与所述阻挡绝缘层接触并且彼此连接，并且
所述第一部分彼此间隔开并且与所述阻挡绝缘层间隔开。
5.根据权利要求1所述的装置，其中，
所述电极层中的每一个具有第一竖直长度，
所述电荷存储图案中的每一个具有第二竖直长度，并且
所述第二竖直长度小于所述第一竖直长度。
6.根据权利要求1所述的装置，其中，所述电荷存储图案中的每一个是掺杂的硅晶体图案或未掺杂的硅晶体图案。
7.根据权利要求1所述的装置，其中，
所述竖直半导体图案中的每一个具有硅晶粒，并且
所述硅晶粒的平均大小大于所述电荷存储图案的平均大小。
8.根据权利要求1所述的装置，其中，
所述栅极绝缘层还包括钝化层，
所述钝化层在所述电荷存储图案与所述竖直半导体图案之间，并且
所述钝化层覆盖所述电荷存储图案。
9.根据权利要求8所述的装置，其中，
所述钝化层包括SiN、SiO、SiON和金属氧化物材料中的至少一种，并且
所述钝化层具有单层结构或多层结构。
10.根据权利要求8所述的装置，其中，
所述栅极绝缘层还包括所述钝化层与所述竖直半导体图案之间的隧道绝缘层。
11.根据权利要求1所述的装置，还包括：
源极结构，其在所述衬底与所述堆叠结构之间，
其中，所述竖直半导体图案穿过所述源极结构并且延伸至所述衬底中，
所述栅极绝缘层在所述源极结构下方，并且在所述竖直半导体图案与所述衬底之间，
所述源极结构穿过所述栅极绝缘层，并且与所述竖直半导体图案接触，
所述栅极绝缘层还包括所述源极结构下方的虚设电荷存储图案，并且
随着与所述阻挡绝缘层相距的距离减小，所述虚设电荷存储图案的宽度增大。
12.根据权利要求1所述的装置，其中，所述栅极绝缘层还包括：
封盖层，其覆盖所述电荷存储图案；
钝化层，其覆盖所述封盖层；以及
隧道绝缘层，其覆盖所述钝化层。
13.一种三维半导体存储器装置，包括：
外围电路结构；以及
所述外围电路结构上的单元阵列结构，
所述单元阵列结构包括第一衬底、所述第一衬底上的源极结构、所述第一衬底上的堆叠结构、平面化绝缘层、多个竖直半导体图案、位线焊盘以及在所述多个竖直半导体图案与所述堆叠结构之间的栅极绝缘层，
所述第一衬底包括在第一方向上设置的单元阵列区和连接区，
所述堆叠结构包括交替地堆叠在所述第一衬底上的电极层和电极层间绝缘层，
所述平面化绝缘层在所述连接区上，并且覆盖所述堆叠结构的端部；
所述多个竖直半导体图案在所述单元阵列区上，
所述多个竖直半导体图案穿过所述堆叠结构和所述源极结构，
所述多个竖直半导体图案邻近于所述第一衬底，
所述位线焊盘分别位于所述多个竖直半导体图案上，
其中，所述栅极绝缘层包括阻挡绝缘层和电荷存储图案，
所述阻挡绝缘层邻近于所述堆叠结构，
所述电荷存储图案与所述堆叠结构间隔开，并且沿着所述阻挡绝缘层的表面布置，
所述阻挡绝缘层在所述电荷存储图案与所述堆叠结构之间，并且
所述多个竖直半导体图案中的每一个包括其平均大小大于所述电荷存储图案的平均大小的硅晶粒。
14.根据权利要求13所述的装置，其中，随着与所述阻挡绝缘层相距的距离减小，所述电荷存储图案的宽度增大。
15.根据权利要求13所述的装置，其中，所述电荷存储图案的平均大小在3nm至10nm的范围内。
16.根据权利要求13所述的装置，其中，
所述栅极绝缘层还包括钝化层，
所述钝化层在所述电荷存储图案与所述竖直半导体图案之间，并且
所述钝化层覆盖所述电荷存储图案。
17.根据权利要求16所述的装置，其中，
所述钝化层包括SiN、SiO、SiON和金属氧化物材料中的至少一种，并且
所述钝化层具有单层结构或多层结构。
18.根据权利要求16所述的装置，其中，所述栅极绝缘层还包括所述钝化层与所述多个竖直半导体图案之间的隧道绝缘层。
19.根据权利要求13所述的装置，其中，所述栅极绝缘层还包括：
封盖层，其覆盖所述电荷存储图案；
钝化层，其覆盖所述封盖层；以及
隧道绝缘层，其覆盖所述钝化层。
20.一种电子系统，包括：
半导体装置，其包括外围电路结构、所述外围电路结构上的单元阵列结构以及电连接至所述外围电路结构的输入/输出焊盘，
所述单元阵列结构包括所述衬底上的堆叠结构、穿过所述堆叠结构并且布置为邻近于所述衬底的竖直半导体图案、以及所述竖直半导体图案与所述堆叠结构之间的栅极绝缘层，所述堆叠结构包括交替地堆叠在所述衬底上的电极层和电极层间绝缘层，
所述栅极绝缘层包括阻挡绝缘层和电荷存储图案，
所述阻挡绝缘层邻近于所述堆叠结构,
所述电荷存储图案与所述堆叠结构间隔开并且沿着所述阻挡绝缘层的表面布置，
所述阻挡绝缘层在所述电荷存储图案与所述堆叠结构之间，
其中，随着与所述阻挡绝缘层相距的距离减小，所述电荷存储图案的宽度增大；以及
控制器，其通过所述输入/输出焊盘电连接至所述半导体装置，所述控制器被配置为控制所述半导体装置。
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