CN116401983A - 一种仿真主频驱动的信号自动映射方法 - Google Patents

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Abstract

本发明公开了一种仿真主频驱动的信号自动映射方法，包括读取FPGA分割之后的设计，将分割后的设计用孤岛子图表示，每个孤岛子图中包含多个SLICE；将SLICE按照预设的拓扑结构进行放置，每个SLICE对应单独的FPGA；对SLICE的边界信号按照类型进行分配；其中，类型包括松耦合信号和紧耦合信号；对松耦合信号，按照预设的第一原则进行分组；对紧耦合信号，按照预设的第二原则进行分组；获取分组后的各FPGA间各端口的仿真主频，判断各FPGA间各端口的仿真主频是否达到预设的仿真主频，若达到预设的主频，则获取可行信号引脚映射方案。能够无人工参与实现主频驱动的FPGA信号引脚自动化分配。

Description

一种仿真主频驱动的信号自动映射方法
技术领域
本发明属于集成电路微电子技术领域，特别是涉及一种仿真主频驱动的信号自动映射方法。
背景技术
超大规模VLSI设计的验证一般都选择在FPGA原型系统上进行逻辑功能的验证。但大规模VLSI设计通常在数亿乃至数十亿门，单片FPGA容纳不下。因此需要对设计进行分割到多片FPGA。受限于FPGA的IO引脚，跨FPGA之间的信号传递需要通过时分复用技术（time-division multiplexing, TDM）。传统的方式是通过手工对信号进行分组然后分配到FPGA的IO引脚。这种方式需要耗费过多的时间，容易出错，并且引脚的分配没有目标导向。因此，需要一种能够自动将信号映射到FPGA的IO引脚该种分配方式能够获取一个较高的仿真主频的方法。
发明内容
针对以上技术问题，本发明提供一种仿真主频驱动的信号自动映射方法。
本发明解决其技术问题采用的技术方案是：
一种仿真主频驱动的信号自动映射方法，方法包括以下步骤：
S100：读取FPGA分割之后的设计，将分割后的设计用孤岛子图表示，每个孤岛子图中包含多个SLICE；
S200：将SLICE按照预设的拓扑结构进行放置，每个SLICE对应单独的FPGA；
S300：对SLICE的边界信号按照类型进行分配；其中，类型包括松耦合信号和紧耦合信号；
S400：对松耦合信号，按照预设的第一原则进行分组，得到各松耦合信号的分组编号；
S500：对紧耦合信号，按照预设的第二原则进行分组，得到各紧耦合信号的分组编号；
S600：根据各松耦合信号的分组编号和各紧耦合信号的分组编号分配到端口，获取分配后的各FPGA间各端口的仿真主频，判断各FPGA间各端口的仿真主频是否达到预设的仿真主频，若达到预设的主频，则获取可行信号引脚映射方案；
其中，S400包括：
1、同一原始分组的信号放在同一组并编号：给定信号集
Figure SMS_1
，对于/>
Figure SMS_2
，
Figure SMS_3
，如果/>
Figure SMS_4
，则将/>
Figure SMS_5
与/>
Figure SMS_6
放置于同一组并编号；
2、同一时钟域的信号放在同一组并编号：给定信号集
Figure SMS_7
，对于/>
Figure SMS_8
，
Figure SMS_9
，如果/>
Figure SMS_10
，则将/>
Figure SMS_11
与/>
Figure SMS_12
放置于同一组并编号；
3、传输到同一目的地的信号放在同一组并编号：给定信号集
Figure SMS_13
，对于/>
Figure SMS_14
，
Figure SMS_15
，如果/>
Figure SMS_16
且/>
Figure SMS_17
，当不违背条件1和2时，则将/>
Figure SMS_18
与/>
Figure SMS_19
放置于同一组并编号；
S500包括：
同一端口放置相同时钟域的信号分组：根据系统预设的时钟域数量不超过LVDS端口数量，需要满足约束时钟的个数需要端口的数量
Figure SMS_20
，k为时钟域的端口数量；
相同时钟域可以放在不同的端口。
优选地，S600中获取分配后的各FPGA间各端口间的主频具体为：
Figure SMS_21
；
其中，
Figure SMS_22
表示默认的时钟频率，M和K为一常数，指的是FPGA的器件特性，TDM表示端口的TDM率。
优选地，S500还包括：
若未达到预设的主频，则返回S300，直至各FPGA间各端口的主频达到预设的主频。
上述一种仿真主频驱动的信号自动映射方法，基于信号类型对各信号进行分组和分配，完成分配后进行各FPGA之间各端口的主频计算，若各FPGA之间各端口的主频能达到预设的仿真主频，则获取可行信号引脚映射方案，能够无人工参与实现主频驱动的FPGA信号引脚自动化分配。
附图说明
图1为本发明一实施例中一种仿真主频驱动的信号自动映射方法的流程图；
图2为本发明另一实施例中一种仿真主频驱动的信号自动映射方法的流程图；
图3为本发明一实施例中的SLICE的示意图；
图4为本发明一实施例中的拓扑结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明的技术方案，下面结合附图对本发明作进一步的详细说明。
在一个实施例中，如图1所示，一种仿真主频驱动的信号自动映射方法，方法包括以下步骤：
S100：读取FPGA分割之后的设计，将分割后的设计用孤岛子图表示，每个孤岛子图中包含多个SLICE。
具体地，SLICE在FPGA术语中表示FPGA内部的一些逻辑器件构成的集合，但这里为与实际FPGA区分，用SLICE表示逻辑上的FPGA。
SLICE包含输入信号
Figure SMS_23
和输出信号/>
Figure SMS_24
，SLICE的输入和输出信号被定义为边界信号。如图2所示为一个SLICE，包含五个输入信号和五个输出信号，可知其边界信号为五个输入信号和五个输出信号。
S200：将SLICE按照预设的拓扑结构进行放置，每个SLICE对应单独的FPGA。
具体地，如图3所示。
S300：对SLICE的边界信号按照类型进行分配；其中，类型包括松耦合信号和紧耦合信号。
具体地，SLICE的输入输出信号与FPGA端口之间的映射主要是将逻辑上划分到一块FPGA的资源映射到实际FPGA上，其核心工作在于SLICE边界信号与FPGA输入输出端口之间的映射。SLICE的边界信号有两种类型，一种是松耦合信号，另一种是紧耦合信号。记松耦合边界输入信号为
Figure SMS_25
，紧耦合边界输入信号为/>
Figure SMS_26
，松耦合边界输出信号为
Figure SMS_27
，紧耦合边界输出信号为/>
Figure SMS_28
。
S400：对松耦合信号，按照预设的第一原则进行分组，得到各松耦合信号的分组编号；
S400包括：
1、同一原始分组的信号放在同一组并编号：给定信号集
Figure SMS_29
，对于/>
Figure SMS_30
，
Figure SMS_31
，如果/>
Figure SMS_32
，则将/>
Figure SMS_33
与/>
Figure SMS_34
放置于同一组并编号；
2、同一时钟域的信号放在同一组并编号：给定信号集
Figure SMS_35
，对于/>
Figure SMS_36
，
Figure SMS_37
，如果/>
Figure SMS_38
，则将/>
Figure SMS_39
与/>
Figure SMS_40
放置于同一组并编号；
3、传输到同一目的地的信号放在同一组并编号：给定信号集
Figure SMS_41
，对于/>
Figure SMS_42
，
Figure SMS_43
，如果/>
Figure SMS_44
且/>
Figure SMS_45
，当不违背条件1和2时，则将/>
Figure SMS_46
与/>
Figure SMS_47
放置于同一组并编号。
S500：对紧耦合信号，按照预设的第二原则进行分组，得到各紧耦合信号的分组编号；S500包括：
同一端口放置相同时钟域的信号分组：根据系统预设的时钟域数量不超过LVDS端口数量，需要满足约束时钟的个数需要端口的数量
Figure SMS_48
，k为时钟域的端口数量；
相同时钟域可以放在不同的端口。
S600：根据各松耦合信号的分组编号和各紧耦合信号的分组编号分配到端口，获取分配后的各FPGA间各端口的仿真主频，判断各FPGA间各端口的仿真主频是否达到预设的仿真主频，若达到预设的主频，则获取可行信号引脚映射方案。
具体地，预设的仿真主频由人工进行仿真时确定，通常获取所有FPGA之间各端口的主频的最大值作为预设的仿真主频。
在一个实施例中，S600中获取分配后的各FPGA间各端口间的主频具体为：
Figure SMS_49
；
其中，
Figure SMS_50
表示默认的时钟频率，M和K为一常数，指的是FPGA的器件特性，TDM表示端口的TDM率。
在一个实施例中，S500还包括：
若未达到预设的主频，则返回S300，直至各FPGA间各端口的主频达到预设的主频。
上述一种仿真主频驱动的信号自动映射方法，基于信号类型对各信号进行分组，完成分配后进行各FPGA之间各端口的主频计算，若各FPGA之间各端口的主频能达到预设的仿真主频，则获取可行信号引脚映射方案，能够无人工参与实现主频驱动的FPGA信号引脚自动化分配。
以上对本发明所提供的一种仿真主频驱动的信号自动映射方法进行了详细介绍。本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。

Claims (3)

1.一种仿真主频驱动的信号自动映射方法，其特征在于，所述方法包括以下步骤：
S100：读取FPGA分割之后的设计，将分割后的设计用孤岛子图表示，每个孤岛子图中包含多个SLICE；
S200：将SLICE按照预设的拓扑结构进行放置，每个SLICE对应单独的FPGA；
S300：对所述SLICE的边界信号按照类型进行分配；其中，所述类型包括松耦合信号和紧耦合信号；
S400：对所述松耦合信号，按照预设的第一原则进行分组，得到各松耦合信号的分组编号；
S500：对所述紧耦合信号，按照预设的第二原则进行分组，得到各紧耦合信号的分组编号；
S600：根据所述各松耦合信号的分组编号和所述各紧耦合信号的分组编号分配到端口，获取分配后的各FPGA间各端口的仿真主频，判断所述各FPGA间各端口的仿真主频是否达到预设的仿真主频，若达到预设的主频，则获取可行信号引脚映射方案；
其中，S400包括：
1、同一原始分组的信号放在同一组并编号：给定信号集
Figure QLYQS_1
，对于/>
Figure QLYQS_2
，
Figure QLYQS_3
，如果/>
Figure QLYQS_4
，则将/>
Figure QLYQS_5
与/>
Figure QLYQS_6
放置于同一组并编号；
2、同一时钟域的信号放在同一组并编号：给定信号集
Figure QLYQS_7
，对于/>
Figure QLYQS_8
，
Figure QLYQS_9
，如果/>
Figure QLYQS_10
，则将/>
Figure QLYQS_11
与/>
Figure QLYQS_12
放置于同一组并编号；
3、传输到同一目的地的信号放在同一组并编号：给定信号集
Figure QLYQS_13
，对于/>
Figure QLYQS_14
，
Figure QLYQS_15
，如果/>
Figure QLYQS_16
且/>
Figure QLYQS_17
，当不违背条件1和2时，则将/>
Figure QLYQS_18
与/>
Figure QLYQS_19
放置于同一组并编号；
S500包括：
同一端口放置相同时钟域的信号分组：根据系统预设的时钟域数量不超过LVDS端口数量，需要满足约束时钟的个数需要端口的数量
Figure QLYQS_20
，k为时钟域的端口数量；
相同时钟域可以放在不同的端口。
2.根据权利要求1所述的方法，其特征在于，S600中获取分配后的各FPGA间各端口间的主频具体为：
Figure QLYQS_21
；
其中，
Figure QLYQS_22
表示默认的时钟频率，M和K为一常数，指的是FPGA的器件特性，TDM表示端口的TDM率。
3.根据权利要求2所述的方法，其特征在于，S500还包括：
若未达到预设的主频，则返回S300，直至各FPGA间各端口的主频达到预设的主频。
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Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011070343A (ja) * 2009-09-25 2011-04-07 Hitachi Information & Communication Engineering Ltd 論理エミュレーション方法及び論理エミュレーションプログラム
US7937259B1 (en) * 2007-12-18 2011-05-03 Xilinx, Inc. Variable clocking in hardware co-simulation
US20110145780A1 (en) * 2009-12-15 2011-06-16 Chih-Ang Chen Automated Pin Multiplexing for Programmable Logic Device Implementation of Integrated Circuit Design
US8225262B1 (en) * 2009-03-18 2012-07-17 Xilinx, Inc. Method of and system for placing clock circuits in an integrated circuit
CN104300568A (zh) * 2014-08-20 2015-01-21 华南理工大学 一种交直流混联系统的频率稳定控制方法
CN112183002A (zh) * 2020-12-02 2021-01-05 上海国微思尔芯技术股份有限公司 一种基于fpga逻辑的软件分割方法
CN112558684A (zh) * 2020-12-08 2021-03-26 芯原微电子(上海)股份有限公司 基于多fpga互联的dut时钟信号恢复方法及系统
CN114595652A (zh) * 2022-05-10 2022-06-07 湖南泛联新安信息科技有限公司 一种用于硬件仿真平台的主频评估方法
CN115130407A (zh) * 2021-03-26 2022-09-30 德斯拜思有限公司 用于在处理器与fpga之间划分仿真模型的方法
CN116029242A (zh) * 2022-12-23 2023-04-28 中国科学院计算技术研究所 一种云原生的硬件逻辑仿真fpga加速方法及系统
CN116186495A (zh) * 2022-09-07 2023-05-30 南京航空航天大学 基于完备模态分解和随机森林响应面拟合的结构参数求解方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7937259B1 (en) * 2007-12-18 2011-05-03 Xilinx, Inc. Variable clocking in hardware co-simulation
US8225262B1 (en) * 2009-03-18 2012-07-17 Xilinx, Inc. Method of and system for placing clock circuits in an integrated circuit
JP2011070343A (ja) * 2009-09-25 2011-04-07 Hitachi Information & Communication Engineering Ltd 論理エミュレーション方法及び論理エミュレーションプログラム
US20110145780A1 (en) * 2009-12-15 2011-06-16 Chih-Ang Chen Automated Pin Multiplexing for Programmable Logic Device Implementation of Integrated Circuit Design
CN104300568A (zh) * 2014-08-20 2015-01-21 华南理工大学 一种交直流混联系统的频率稳定控制方法
CN112183002A (zh) * 2020-12-02 2021-01-05 上海国微思尔芯技术股份有限公司 一种基于fpga逻辑的软件分割方法
CN112558684A (zh) * 2020-12-08 2021-03-26 芯原微电子(上海)股份有限公司 基于多fpga互联的dut时钟信号恢复方法及系统
CN115130407A (zh) * 2021-03-26 2022-09-30 德斯拜思有限公司 用于在处理器与fpga之间划分仿真模型的方法
CN114595652A (zh) * 2022-05-10 2022-06-07 湖南泛联新安信息科技有限公司 一种用于硬件仿真平台的主频评估方法
CN116186495A (zh) * 2022-09-07 2023-05-30 南京航空航天大学 基于完备模态分解和随机森林响应面拟合的结构参数求解方法
CN116029242A (zh) * 2022-12-23 2023-04-28 中国科学院计算技术研究所 一种云原生的硬件逻辑仿真fpga加速方法及系统

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
MICHAEL PELLAUER，ETC.: "Quick Performance Models Quickly: Closely-Coupled Partitioned Simulation on FPGAs", 《IEEE INTERNATIONAL SYMPOSIUM ON PERFORMANCE ANALYSIS OR SYSTEM AND SOFTWARE》, pages 1 - 10 *

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