CN116264774A - 存储装置、存储系统和存储装置的操作方法 - Google Patents

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Abstract

公开了存储装置、存储系统和存储装置的操作方法。所述存储装置包括：具有第一单元区域和第一金属垫的第一半导体结构，其中，存储器单元设置在第一半导体基底上，第一金属垫设置在第一单元区域上方。第二半导体结构具有：在第二半导体基底上且外围电路设置在其上的外围电路区域、包括多个第二存储器单元的第二单元区域以及键合到第一金属垫的第二金属垫。第三半导体结构包括：存储器控制器，设置在第三半导体基底上并且通过穿透第三半导体基底的连接过孔而连接到第三金属垫。连接结构穿透第二半导体基底并将存储器控制器连接到第二半导体结构。存储器控制器基于通过第三金属垫从主机施加的信号来控制第一单元区域和第二单元区域。

Description

存储装置、存储系统和存储装置的操作方法
本申请要求于2021年12月14日向韩国知识产权局提交的第10-2021-0178425号韩国专利申请的权益，所述韩国专利申请的全部公开出于所有目的通过引用包含于此。
技术领域
本公开涉及存储装置、存储系统和操作存储装置的方法。
背景技术
存储装置(具体地，包括闪存装置、非易失性存储器的存储装置)包括缓冲存储器和存储器控制器，以通过写入操作和读取操作将数据存储到存储器单元或从存储器单元读取数据。存储器控制器从主机接收数据和/或控制命令，并将用于实现闪存装置的写入操作和/或读取操作的命令施加到被实现为单独芯片的闪存装置。随着存储器单元的集成接近极限，存储装置可具有其组件被堆叠的三维结构。
发明内容
本公开通过以单个堆叠芯片的形式形成包括在存储装置中的非易失性存储器、缓冲存储器和存储器控制器来提供具有减小的尺寸和提高的操作速度的存储装置。
根据本公开的一方面，一种存储装置可包括：第一半导体结构，包括第一单元区域和第一金属垫，第一单元区域包括设置在第一半导体基底上的多个第一存储器单元，第一金属垫设置在第一单元区域上方。第一单元区域包括堆叠在第一半导体基底上的彼此间隔开的栅电极以及穿透栅电极并连接到第一半导体基底的沟道结构。第二半导体结构包括外围电路区域、第二单元区域和第二金属垫，外围电路区域设置在第二半导体基底上并且用于控制所述多个第一存储器单元的外围电路设置在外围电路区域中，第二单元区域包括与外围电路区域相邻设置的多个第二存储器单元，第二金属垫键合到第一金属垫。第三半导体结构包括存储器控制器和连接结构，存储器控制器设置在第三半导体基底上并且通过穿透第三半导体基底的连接过孔而连接到第三金属垫，连接结构穿透第二半导体基底并且将存储器控制器连接到第二半导体结构。存储器控制器基于通过第三金属垫从主机施加的信号来控制第一单元区域和第二单元区域。
根据本公开的另一方面，一种存储装置可包括：非易失性存储器，包括第一单元区域和外围电路区域，第一单元区域包括设置在第一半导体基底上的多个第一存储器单元，外围电路区域设置在第二半导体基底上并且包括用于控制所述多个第一存储器单元的外围电路。缓冲存储器包括设置在第二半导体基底上的第二单元区域，第二单元区域包括临时存储将被存储在所述多个第一存储器单元中的数据和存储在所述多个第一存储器单元中的数据的多个第二存储器单元。存储器控制器设置在第三半导体基底上并且使用设置在第二半导体基底上的选择电路来控制对所述多个第二存储器单元的操作，其中，设置在第一单元区域上方的第一金属垫和设置在外围电路上方的第二金属垫在与第一半导体基底的上表面垂直的方向上彼此键合。连接结构穿透第二半导体基底并且电连接到第三半导体基底。
根据本公开的又一方面，一种存储系统可包括多个存储装置，每个存储装置被配置在单个芯片中，每个存储装置包括：第一半导体结构、第二半导体结构和第三半导体结构，第一半导体结构包括第一单元区域，第二半导体结构通过晶片键合方法键合到第一半导体结构，并且包括外围电路区域和第二单元区域，存储器控制器设置在第三半导体结构上。存储器控制器通过穿透包括在第二半导体结构中的半导体基底的连接结构而连接到第二半导体结构。网络交换机被配置为将数据分发到所述多个存储装置。连接器被配置为从主机接收所述数据并将所述数据发送到网络交换机。
根据本公开的又一方面，一种操作存储装置的方法可包括：(1)由存储器控制器从主机接收数据和写入命令；(2)由存储器控制器将写入命令转换为控制信号；(3)由存储器控制器确定所述数据的特性及是否将所述数据存储在第二单元区域中；以及(4)由存储器控制器将控制信号施加到非易失性存储器，并且使用控制信号将所述数据输入到非易失性存储器。在其上设置包括在非易失性存储器中的第一单元区域的第一半导体基底和在其上设置外围电路区域和第二单元区域的第二半导体基底通过晶片键合方法被电键合。第二半导体基底和在其上设置存储器控制器的第三半导体基底通过穿透第二半导体基底的连接结构被键合。
附图说明
根据以下结合附图的详细描述，将更清楚地理解本公开的上述和其他方面、特征和优点，在附图中：
图1是示意性地示出根据本公开中的示例性实施例的存储装置的剖视图。
图2是示意性地示出主机-存储系统的框图，主机-存储系统示出根据本公开中的示例性实施例的存储装置。
图3是示意性地示出根据本公开中的示例性实施例的包括在存储装置中的非易失性存储器的框图。
图4是根据本公开中的示例性实施例的包括在存储装置中的非易失性存储器中包括的存储器块的等效电路图。
图5是示出根据本公开中的示例性实施例的存储装置中的晶片键合方法的示图；
图6至图8是示出根据本公开中的示例性实施例的存储装置中的连接结构的形状的简单示图；
图9是示意性地示出根据本公开中的另一示例性实施例的存储装置的剖视图；
图10是示意性地示出根据本公开中的另一示例性实施例的存储装置的剖视图；
图11是示出根据本公开中的示例性实施例的存储装置的写入操作的示图；
图12是示出根据本公开中的示例性实施例的存储装置的写入操作的流程图；
图13是示出根据本公开中的示例性实施例的存储装置的读取操作的示图；
图14是示出根据本公开中的示例性实施例的存储装置的读取操作的流程图；
图15是示出根据本公开中的示例性实施例的存储装置的示意性透视图；
图16是示出根据本公开中的另一示例性实施例的存储装置的示意性透视图；
图17是示出将根据本公开中的示例性实施例的存储装置设置在印刷电路板上的形式的示图；
图18是示意性地示出根据本公开中的示例性实施例的存储系统的示图；以及
图19A至图19E是示出根据本公开中的示例性实施例的制造存储装置的处理的示图。
具体实施方式
在下文中，将参照附图描述本公开中的示例性实施例。
图1是示意性地示出根据本公开中的示例性实施例的存储装置的剖视图。
存储装置可包括用于根据来自主机(诸如，移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV和平板PC)的请求来存储数据的存储介质。作为示例，存储装置可包括固态驱动器(SSD)、嵌入式存储器和可移除外部存储器中的至少一个。在下文中，在本说明书中描述的根据本公开中的示例性实施例的存储装置可以是SSD。因此，存储装置可以是符合非易失性存储器快速(NVMe)标准的装置。
在常规存储装置中，当非易失性存储器、缓冲存储器和存储器控制器设置在印刷电路板的同一平面上时，非易失性存储器、缓冲存储器和存储器控制器可在印刷电路板上占据相对大的面积，因此集成效率可被降低，并且存储装置的尺寸可被增大且生产成本可被增大。另外，即使当在其中仅堆叠存储装置的构造的一部分的结构被使用时，对在写入和/或读取操作期间施加到非易失性存储器的命令信号进行解释的步骤也本质上被需要，从而降低操作速度。
根据本公开中的示例性实施例的存储装置100的尺寸可通过将非易失性存储器、缓冲存储器和存储器控制器形成为具有堆叠结构的单个芯片而被减小。另外，根据本公开中的示例性实施例的存储装置可使非易失性存储器与存储器控制器之间的连接长度最小化，并且可省略通过将控制信号直接施加到非易失性存储器来对命令信号进行解释的步骤，从而提高存储装置的操作速度。
参照图1，根据本公开中的示例性实施例的存储装置100可包括具有沿第一方向(例如，Z方向)堆叠的结构的第一半导体结构110、第二半导体结构120和第三半导体结构130。
第一半导体结构110可包括第一半导体基底111和第一半导体基底的上区域112(第一半导体结构110以颠倒的方位被示出)。第一半导体基底的上区域112可包括第一单元区域140和设置在第一单元区域140上方的第一金属垫113。
第一半导体基底111可包括硅(Si)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或其他合适的材料。包括在存储装置100中的半导体结构110、120和130中包括的半导体基底111、121和131可包括相同的材料。然而，这仅是示例，并且可不受限制。
第一单元区域140可包括用于存储数据的多个第一存储器单元。例如，多个第一存储器单元可包括彼此间隔开地堆叠在第一半导体基底111上的栅电极141以及穿透栅电极141并连接到第一半导体基底111的沟道结构142。也就是说，多个第一存储器单元可以是构成垂直NAND闪存(VNAND)的存储器单元。
同时，根据本公开中的示例性实施例的存储装置100可被应用于在其中电荷存储层由绝缘层形成的电荷捕获闪存(CFT)以及在其中电荷存储层由导电浮置栅极形成的闪存装置。
第二半导体结构120可包括第二半导体基底121和第二半导体基底的上区域122。第二半导体基底的上区域122可包括外围电路区域(例如，VNAND外围)150、第二单元区域160和第二金属垫123，外围电路区域150包括非易失性存储器的外围电路，第二金属垫123设置在外围电路区域150和/或第二单元区域160上方。
外围电路区域150可包括用于控制第一单元区域140(具体地，多个第一存储器单元)的外围电路。例如，外围电路可包括页缓冲器、解码器、感测放大器、写入驱动器、电荷泵等，并且外围电路可包括包含设置在第二半导体基底121上的多个晶体管和布线的任意器件(例如，二极管、电阻器或电容器)。
第二单元区域160可包括与外围电路区域150相邻设置的多个第二存储器单元。参照图1，根据本公开中的示例性实施例的第二单元区域160可包括动态随机存取存储器(DRAM)。第二单元区域160可以是缓冲存储器，缓冲存储器通过临时存储存储在非易失性存储器中的数据或从非易失性存储器读取的数据来调整非易失性存储器与主机10之间的数据传输速率。
例如，包括在包括DRAM的第二单元区域160中的多个第二存储器单元可以是DRAM单元，并且DRAM单元中的每个可由选择晶体管和电容器来实现。然而，这仅是示例性实施例且不限于此，并且除了DRAM之外，第二单元区域160还可包括以不同原理操作的缓冲存储器(诸如，静态随机存取存储器(SRAM)、磁阻随机存取存储器(MRAM)和相变随机存取存储器(PRAM))。
因此，包括在第二单元区域160中的元件及其结构可变化。例如，包括在外围电路区域150中的外围电路中的至少一些可设置在第二单元区域160上方或下方。
设置在外围电路区域150和/或第二单元区域160上方的第二金属垫123可沿第一方向键合到第一金属垫113。第一金属垫113和第二金属垫123可通过晶片键合方法连接第一半导体结构110和第二半导体结构120。
晶片键合方法可在第一半导体结构110与第二半导体结构120之间形成具有短连接长度的直接连接路径。因此，晶片键合方法可提高数据和控制信号的输入/输出速度，同时消除由于芯片接口引起的延迟并降低功耗。
同时，第一金属垫113和第二金属垫123可包括钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物等。第一金属垫113和第二金属垫123中的每个可在第二方向(例如，X方向)和/或第三方向(例如，Y方向)上由相邻层电分离。作为一个示例，该层可包括氧化硅、氮化硅、低k电介质等。
参照图1，根据本公开中的示例性实施例的存储装置100还可包括设置在第二半导体基底121的下表面上的垫引出(pad-out，又称为焊盘引出)层190。作为示例，垫引出层190可包括介电材料(诸如，氧化硅、氮化硅和低k电介质)。
垫引出层190可包括用于将第二单元区域160和包括在外围电路区域150中的外围电路电连接到外部电路的一个或多个接触垫195。由于第一半导体结构110和第二半导体结构120通过晶片键合方法彼此电连接，因此施加到接触垫195的外部电路的电信号可被发送到包括在第一半导体结构110中的第一单元区域140。也就是说，接触垫195可在非易失性存储器与外部电路之间传输电信号用于垫引出。
第三半导体结构130可包括第三半导体基底131和第三半导体基底的上区域132。第三半导体基底的上区域132可包括存储器控制器170和连接结构125。
连接结构125可通过穿透第二半导体基底121将第二半导体结构120和第三半导体结构130电连接。图1示出连接结构125完全穿透第二半导体基底121和垫引出层190，并且直接连接在从第二半导体结构120的上互连层延伸的接触件与第三半导体结构130的上互连层之间。然而，这仅是示例性实施例，并且可不受限制。例如，连接结构125可根据工艺方法和示例性实施例以各种结构形成。
存储器控制器170可将信号发送到通过连接结构125电连接的非易失性存储器和从通过连接结构125电连接的非易失性存储器接收信号。存储器控制器170可基于发送到非易失性存储器和从非易失性存储器接收的信号来控制非易失性存储器的整体操作。
在根据本公开中的示例性实施例的存储装置100中，第三金属垫180可设置在第三半导体基底131的下表面上。第三金属垫180可通过穿透第三半导体基底131的连接过孔(connection via)电连接到存储器控制器170。
存储器控制器170可通过第三金属垫180从主机10接收控制命令，并且发送和接收数据。存储器控制器170可基于从主机10施加的控制命令生成用于第一单元区域140和第二单元区域160的控制信号，并且可基于控制信号控制非易失性存储器的操作。
类似于晶片键合方法，连接结构125可在第二半导体结构120与第三半导体结构130之间形成具有短连接长度的直接连接路径。因此，连接结构125可提高数据和控制信号的输入/输出速度，同时消除由于芯片接口引起的延迟并降低功耗。
根据本公开中的示例性实施例的存储装置100可通过垂直堆叠包括第一单元区域140和外围电路区域150的非易失性存储器、第二单元区域160和存储器控制器170来减小芯片尺寸，并且可直接连接每个组件。
图2是示意性地示出主机-存储系统的框图，主机-存储系统示出根据本公开中的示例性实施例的存储装置。
参照图2，主机-存储系统1可包括根据本公开中的示例性实施例的存储装置100和主机10。另外，存储装置100可包括存储器控制器170和非易失性存储器(NVM)。例如，存储器控制器170可对应于图1中示出的存储器控制器170，并且非易失性存储器(NVM)可对应于图1中示出的第一单元区域140和外围电路区域150。
此外，根据本公开中的示例性实施例，主机10可包括主机控制器11和主机存储器12。主机存储器12可用作用于临时存储将被发送到存储装置100的数据或从存储装置100发送的数据的缓冲存储器。
存储装置100可包括作为用于根据来自主机10的请求而存储数据的存储介质的固态驱动器(SSD)。在这种情况下，存储装置100可以是符合NVMe标准的装置。主机10和存储装置100可根据所采用的标准协议生成包，并发送生成的包。
然而，这仅是示例，并且可不受限制。例如，存储装置100可以以各种接口方案(诸如，高级技术附件(ATA)、串行ATA(SATA)、外部SATA(e-SATA)、小型计算机小型接口(SCSI)、串行附接SCSI(SAS)、外围组件互连(PCI)、PCI快速(PCIe)、NVM快速(NVMe)、IEEE 1394、通用串行总线(USB)、安全数字(SD)卡、多媒体卡(MMC)、eMMC、UFS、嵌入式通用闪存(eUFS)和紧凑型闪存(CF))来实现。
当存储装置100的非易失性存储器(NVM)包括闪存时，闪存可包括3D(或垂直)NAND(VNAND)存储器单元阵列。作为另一示例，存储装置100可包括其他各种类型的非易失性存储器。例如，存储装置100可包括NOR(或非)闪存、电阻式随机存取存储器(RRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、铁电随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)以及其他各种类型的存储器装置。
根据示例性实施例，主机控制器11和主机存储器12可被实现为单独的半导体芯片。可选地，在一些示例性实施例中，主机控制器11和主机存储器12可集成在同一半导体芯片上。作为示例，主机控制器11可以是包括在应用处理器中的多个模块中的任何一个，并且应用处理器可被实现为片上系统(SoC)。另外，主机存储器12可以是设置在应用处理器中的嵌入式存储器或者设置在应用处理器外部的非易失性存储器或存储器模块。
主机控制器11可管理将主机存储器12的缓冲区域的数据(例如，写入数据)存储在非易失性存储器(NVM)中或者将非易失性存储器(NVM)的数据(例如，读取数据)存储在缓冲区域中的操作。
根据本公开中的示例性实施例的包括在存储装置100中的存储器控制器170可包括主机接口171和中央处理器(CPU)172。另外，存储器控制器170还可包括闪存转换层(FTL)173、包管理器174、缓冲存储器175、纠错码(ECC)引擎176和高级加密标准(AES)引擎177。存储器控制器170还可包括闪存转换层173被加载到其中的工作存储器，并且CPU 172可执行闪存转换层173以控制对非易失性存储器(NVM)的写入操作和读取操作。
主机接口171可将包发送到主机10和从主机10接收包。从主机10发送到主机接口171的包可包括命令、将被写入非易失性存储器(NVM)的数据等，并且从主机接口171发送到主机10的包可包括对命令的响应、从非易失性存储器(NVM)读取的数据等。
根据本公开中的示例性实施例的存储装置100的存储器控制器170可将将被写入非易失性存储器(NVM)的数据发送到非易失性存储器(NVM)或接收从非易失性存储器(NVM)读取的数据。同时，存储器控制器170可将从主机10接收的命令转换为控制信号。由于存储装置100被实现为单个芯片，因此可在没有单独的芯片接口的情况下以控制信号的形式直接控制非易失性存储器(NVM)。
闪存转换层173可执行各种功能，诸如，地址映射、损耗均衡和垃圾收集。地址映射操作是将从主机10接收的逻辑地址改变为非易失性存储器(NVM)中的用于存储数据的物理地址的操作。损耗均衡是用于通过允许非易失性存储器(NVM)中的块被一致地使用来防止特定块中的过度劣化的技术，并且可通过例如用于平衡物理块的擦除计数的固件技术来实现。垃圾收集是用于通过将块的有效数据复制到新块并且然后擦除现有块来确保非易失性存储器(NVM)中的可使用容量的技术。
包管理器174可根据与主机10协商的接口的协议生成包，或者从自主机10接收的包解析各种类型的信息。另外，缓冲存储器175可临时存储将被写入非易失性存储器(NVM)的数据或将从非易失性存储器(NVM)读取的数据。
缓冲存储器175可设置在存储器控制器170中，但是可设置在存储器控制器170外部。也就是说，缓冲存储器175可与由图1中示出的第二单元区域160实现的缓冲存储器区分开。然而，这仅是示例性实施例并且不限于此，存储装置100包括包含在第二半导体结构120中的缓冲存储器和包含在第三半导体结构130中的缓冲存储器175两者，或者仅包括包含在第二半导体结构120中的缓冲存储器。
ECC引擎176可对从非易失性存储器(NVM)读取的数据执行错误检测和纠正功能。更具体地，ECC引擎176可生成用于将被写入非易失性存储器(NVM)中的写入数据的奇偶校验位，并且生成的奇偶校验位可与写入数据一起存储在非易失性存储器(NVM)中。在非易失性存储器(NVM)中的数据读取操作期间，ECC引擎176可使用与从非易失性存储器(NVM)读取的数据一起读取的奇偶校验位来纠正读取数据中的错误，并输出纠错后的读取数据。
AES引擎177可使用对称密钥算法对输入到存储器控制器170的数据执行加密操作和解密操作中的至少一个。
图3是示意性地示出根据本公开中的示例性实施例的包括在存储装置中的非易失性存储器的框图。
参照图3，根据本公开中的示例性实施例的包括在存储装置100中的非易失性存储器可包括第一单元区域和外围电路区域150，第一单元区域包括存储器单元阵列(或单元阵列)140A，外围电路区域150包括外围电路。
非易失性存储器的外围电路区域150可包括行解码器151、页缓冲器152、输入/输出(I/O)缓冲器153、电压生成器154和控制逻辑电路(或控制逻辑)155。尽管未在图3中示出，但是非易失性存储器还可包括列逻辑、预解码器、温度传感器等。
控制逻辑电路155可总体控制非易失性存储器中的各种操作。例如，控制逻辑电路155可(例如，基于控制信号CTRL_SIG)输出电压控制信号CTRL_VOL、行地址X-ADDR和列地址Y-ADDR。
存储器单元阵列140A可包括多个存储器块，并且多个存储器块中的每个可包括多个第一存储器单元。存储器单元阵列140A可通过位线BL连接到页缓冲器152，并且通过字线WL、串选择线SSL和地选择线GSL连接到行解码器151。
在根据本公开中的示例性实施例的存储装置100中，存储器单元阵列140A可包括3D存储器单元阵列，并且3D存储器单元阵列可包括多个NAND(与非)串。每个NAND串可包括分别连接到垂直堆叠在基底上的字线WL的多个第一存储器单元。第7,679,133、8,553,466、8,654,587和8,559,235号美国专利特许(Laid-Open)公开以及第2011/0233648号美国专利申请公开通过引用全部包含于此。作为示例性实施例，存储器单元阵列140A可包括2维(2D)存储器单元阵列，并且2D存储器单元阵列可包括沿行方向和列方向设置的多个NAND串。
页缓冲器152可包括多个页缓冲器，并且多个页缓冲器可通过多条位线BL分别连接到多个第一存储器单元。页缓冲器152可响应于列地址Y-ADDR而选择位线BL中的至少一条。页缓冲器152可根据操作模式作为写入驱动器或感测放大器进行操作。例如，在写入操作期间，页缓冲器152可将与将被写入的数据对应的位线电压施加到选择的位线。在读取操作期间，页缓冲器152可通过感测选择的位线的电流或电压来感测存储在第一存储器单元中的数据。
电压生成器154可基于电压控制信号CTRL_VOL生成用于执行写入操作、读取操作、写入验证操作和擦除操作的各种类型的电压。例如，电压生成器154可生成写入电压、读取电压、写入验证电压、擦除电压等作为字线电压VWL。
行解码器151可响应于行地址X-ADDR选择多条字线WL中的一条，并选择多条串选择线SSL中的一条。例如，行解码器151可在写入操作期间将写入电压和写入验证电压施加到选择的字线，并且在读取操作期间将读取电压施加到选择的字线。
图4是根据本公开中的示例性实施例的包括在存储装置中的非易失性存储器中包括的存储器块的等效电路图。
图4中示出的存储器块BLKi表示以三维结构形成在半导体基底上的三维存储器块。例如，包括在存储器块BLKi中的多个存储器NAND串可在与半导体基底垂直的方向上形成。
参照图4，存储器块BLKi可包括连接在位线BL1、BL2和BL3与共源极线CSL之间的多个存储器NAND串NS11至NS33。多个存储器NAND串NS11至NS33中的每个可包括串选择晶体管SST、多个存储器单元MC1、MC2、……、MC8和地选择晶体管GST。图4示出多个存储器NAND串NS11至NS33中的每个包括八个存储器单元MC1、MC2、……、MC8，但不必限于此。
串选择晶体管SST可连接到对应的串选择线SSL1、SSL2和SSL3。多个存储器单元MC1、MC2、……、MC8可分别连接到对应的栅极线GTL1、GTL2、……、GTL8。栅极线GTL1、GTL2、……、GTL8可对应于字线，并且栅极线GTL1、GTL2、……、GTL8中的一些可对应于虚设字线。地选择晶体管GST可连接到对应的地选择线GSL1、GSL2和GSL3。串选择晶体管SST可连接到对应的位线BL1、BL2和BL3，并且地选择晶体管GST可连接到共源极线CSL。
具有相同高度的字线(例如，栅极线GTL1)被共同连接，并且地选择线GSL1、GSL2和GSL3以及串选择线SSL1、SSL2和SSL3可各自彼此分离。图4示出存储器块BLKi连接到八条栅极线GTL1、GTL2、……、GTL8和三条位线BL1、BL2、BL3，但不必限于此。
图5是示出根据本公开中的示例性实施例的存储装置中的晶片键合方法的示图。
参照图5，非易失性存储器1000可具有芯片到芯片(C2C)结构。C2C结构可表示：包括单元区域CELL的上芯片被制造在第一晶片上，并且包括外围电路区域PERI的下芯片被制造在与第一晶片不同的第二晶片上，然后上芯片和下芯片通过键合方法彼此连接。例如，键合方法可指将形成在上芯片的最上金属层上的键合金属与形成在下芯片的最上金属层上的键合金属电连接的方法。例如，当键合金属由铜(Cu)形成时，键合方法可以是Cu至Cu(Cu-to-Cu)键合方法，并且键合金属也可由铝(Al)或钨(W)形成。
一起参照图1和图5，包括在非易失性存储器1000的第一晶片上的单元区域CELL可对应于第一单元区域140，并且包括在第二晶片上的外围电路区域PERI可对应于外围电路区域150。另外，键合金属可对应于第一金属垫113和第二金属垫123。
非易失性存储器1000的外围电路区域PERI和单元区域CELL中的每个可包括外部垫键合区域PA、字线键合区域WLBA和位线键合区域BLBA。
外围电路区域PERI可包括第二半导体基底1710、层间绝缘层1715、形成在第二半导体基底1710上的多个电路元件1720a、1720b和1720c、分别连接到多个电路元件1720a、1720b和1720c的第一金属层1730a、1730b和1730c、以及形成在第一金属层1730a、1730b和1730c上的第二金属层1740a、1740b和1740c。在一个示例性实施例中，第一金属层1730a、1730b和1730c可由具有相对高的电阻率的钨形成，并且第二金属层1740a、1740b和1740c可由具有相对低的电阻率的铜形成。
在本说明书中，仅示出和描述了第一金属层1730a、1730b和1730c以及第二金属层1740a、1740b和1740c，但不限于此，并且可在第二金属层1740a、1740b和1740c上进一步形成至少一个金属层。在第二金属层1740a、1740b和1740c上方形成的一个或多个金属层中的至少一些可由具有与形成第二金属层1740a、1740b和1740c的铜的比电阻率(electricalspecific resistance)等不同的电阻率等的铝形成。
层间绝缘层1715可设置在第二半导体基底1710上以覆盖多个电路元件1720a、1720b和1720c、第一金属层1730a、1730b和1730c、以及第二金属层1740a、1740b和1740c，并且可包括绝缘材料(诸如，氧化硅或氮化硅)。
下键合金属1771b和1772b可形成在字线键合区域WLBA的第二金属层1740b上。在字线键合区域WLBA中，外围电路区域PERI的下键合金属1771b和1772b可通过键合方法电连接到单元区域CELL的上键合金属1871b和1872b，并且下键合金属1771b和1772b以及上键合金属1871b和1872b可由铝、铜、钨等形成。
单元区域CELL可提供至少一个存储器块。单元区域CELL可包括第一半导体基底1810和共源极线1820。多条字线1831至1838(1830)可沿与第一半导体基底1810的上表面垂直的方向(Z轴方向)堆叠在第一半导体基底1810上。串选择线和地选择线可分别设置在字线1830上方和下方，并且多条字线1830可设置在串选择线与地选择线之间。
在位线键合区域BLBA中，沟道结构CH可沿与第一半导体基底1810的上表面垂直的方向(Z轴方向)延伸，以穿透字线1830、串选择线和地选择线。沟道结构CH可包括数据存储层、沟道层、掩埋绝缘层等，并且沟道层可电连接到第一金属层1850c和第二金属层1860c。例如，第一金属层1850c可以是位线接触件，并且第二金属层1860c可以是位线。在一个示例性实施例中，位线1860c可沿与第一半导体基底1810的上表面平行的第三方向(例如，Y方向)延伸。
在图5中示出的示例性实施例中，在其中设置沟道结构CH、位线1860c等的区域可被定义为位线键合区域BLBA。位线1860c可电连接到在位线键合区域BLBA中的外围电路区域PERI中设置页缓冲器1893的电路元件1720c。例如，位线1860c可连接到外围电路区域PERI中的上键合金属1871c和1872c，并且上键合金属1871c和1872c可连接到下键合金属1771c和1772c，下键合金属1771c和1772c连接到页缓冲器1893的电路元件1720c。
在字线键合区域WLBA中，字线1830可沿与第一半导体基底1810的上表面平行同时与第三方向垂直的第二方向(X轴方向)延伸，并且可连接到多个单元接触塞1841至1847(1840)。字线1830和单元接触塞1840可通过由沿第二方向以不同长度延伸的字线1830中的至少一些提供的垫彼此连接。第一金属层1850b和第二金属层1860b可顺序地连接到与字线1830连接的单元接触塞1840。单元接触塞1840可通过字线键合区域WLBA中的单元区域CELL的上键合金属1871b和1872b以及外围电路区域PERI的下键合金属1771b和1772b而连接到外围电路区域PERI。
单元接触塞1840可电连接到在外围电路区域PERI中形成行解码器1894的电路元件1720b。提供行解码器1894的电路元件1720b的操作电压可与形成页缓冲器1893的电路元件1720c的操作电压不同。例如，形成页缓冲器1893的电路元件1720c的操作电压可大于形成行解码器1894的电路元件1720b的操作电压。
共源极线接触塞1880可设置在外部垫键合区域PA中。共源极线接触塞1880可由金属、金属化合物或导电材料(诸如，多晶硅)形成，并且可电连接到共源极线1820。第一金属层1850a和第二金属层1860a可顺序地堆叠在共源极线接触塞1880上方(以颠倒的方位看)。例如，在其中设置共源极线接触塞1880、第一金属层1850a和第二金属层1860a的区域可被定义为外部垫键合区域PA。
同时，输入/输出垫1705和1805可设置在外部垫键合区域PA中。参照图5，可在第二半导体基底1710下方形成覆盖第二半导体基底1710的下表面的下绝缘膜1701，并且可在下绝缘膜1701上形成第二输入/输出垫1705。第二输入/输出垫1705可通过第二输入/输出接触塞1703连接到设置在外围电路区域PERI中的多个电路元件1720a、1720b和1720c中的至少一个，并且可通过下绝缘膜1701与第二半导体基底1710分离。另外，由于侧绝缘膜可设置在第二输入/输出接触塞1703与第二半导体基底1710之间，因此第二输入/输出接触塞1703和第二半导体基底1710可彼此电分离。
参照图5，覆盖第一半导体基底1810的上表面的上绝缘膜1801可形成在第一半导体基底1810上方，并且第一输入/输出垫1805可设置在上绝缘膜1801上。第一输入/输出垫1805可通过第一输入/输出接触塞1803连接到设置在外围电路区域PERI中的多个电路元件1720a、1720b和1720c中的至少一个。在一个示例性实施例中，第一输入/输出垫1805可电连接到电路元件1720a。
根据示例性实施例，第一半导体基底1810、共源极线1820等可不设置在设置第一输入/输出接触塞1803的区域中。另外，第一输入/输出垫1805可在第一方向(例如，Z方向)上不与字线1830叠置。参照图5，第一输入/输出接触塞1803可在与第一半导体基底1810的上表面平行的方向上与第一半导体基底1810分离，并且可通过穿透单元区域CELL的层间绝缘层1715而连接到第一输入/输出垫1805。
根据示例性实施例，可选择性地形成第二输入/输出垫1705和第一输入/输出垫1805。例如，非易失性存储器1000可仅包括设置在下绝缘膜1701上方的第二输入/输出垫1705，或者仅包括设置在上绝缘膜1801上方的第一输入/输出垫1805。可选地，非易失性存储器1000可包括第二输入/输出垫1705和第一输入/输出垫1805两者。
最上金属层的金属图案可作为虚设图案存在于包括在单元区域CELL和外围电路区域PERI中的每个中的外部垫键合区域PA和位线键合区域BLBA中的每个中，或者最上金属层可以是空的。
在非易失性存储器1000中，具有与单元区域CELL的上金属图案1872a相同形状的下金属图案1773a可形成在外围电路区域PERI的最上金属层上，以对应于形成在外部垫键合区域PA中的单元区域CELL的最上金属层上的上金属图案1872a。形成在外围电路区域PERI的最上金属层上的下金属图案1773a可不连接到外围电路区域PERI中的单独接触件。类似地，具有与外围电路区域PERI的下金属图案1773a相同形状的上金属图案1872a可形成在单元区域CELL的上金属层上，以对应于形成在外部垫键合区域PA中的外围电路区域PERI的最上金属层上的下金属图案1773a。
下键合金属1771b和1772b可形成在字线键合区域WLBA的第二金属层1740b上。在字线键合区域WLBA中，外围电路区域PERI的下键合金属1771b和1772b可通过键合方法电互连到单元区域CELL的上键合金属1871b和1872b。
另外，在位线键合区域BLBA中，可在单元区域CELL的最上金属层上形成与外围电路区域PERI的下金属图案1752具有相同形状的上金属图案1892，上金属图案1892对应于在外围电路区域PERI的最上金属层上形成的下金属图案1752。接触件可不形成在上金属图案1892上，上金属图案1892形成在单元区域CELL的最上金属层上。此外，下键合金属1771a和1772a可连接到电路元件1720a，并且下金属图案1751和1752可连接到电路元件1720c。
然而，图5中示出的非易失性存储器1000仅是示出晶片键合方法的示例，并且根据晶片键合方法的非易失性存储器1000的结构可不限于图5中示出的结构。
图6至图8是示出根据本公开中的示例性实施例的存储装置中的连接结构的形状的简单示图。
参照图1，在根据本公开中的示例性实施例的存储装置100中，连接第二半导体结构120和第三半导体结构130的连接结构125可根据示例性实施例以各种结构形成。
参照图6，连接结构125A可具有直接连接第二半导体结构120的下互连层MLL和第三半导体结构130的上互连层MLH的结构。
例如，贯穿过孔(through hole via)THV的形式的第一过孔VIA可穿透第二半导体基底121并延伸到第二半导体基底的上区域122，以连接到第二半导体结构120的下互连层MLL。此外，第一过孔VIA可延伸到第三半导体基底的上区域132，以连接到第三半导体结构130的上互连层MLH。
参照图7，连接结构125B可具有其中第二半导体结构120的下互连层MLL和第三半导体结构130的上互连层MLH通过安装在第二半导体基底121的器件隔离层STI之间的电源轨BPR1和BPR2而连接的结构。
例如，第二过孔VIA可连接在安装的第一电源轨BPR1与第三半导体结构130的上互连层MLH之间，并且与安装的第一电源轨BPR1电连接的安装的第二电源轨BPR2和第二半导体结构120的下互连层MLL可通过接触件CNT连接。
参照图8，连接结构125C可分别连接到设置在第二半导体基底121的上表面和下表面上的垫，设置在第二半导体基底121的上表面上的垫可连接到第二半导体结构120的下互连层MLL，并且设置在第二半导体基底121的下表面上的垫可通过凸块BMP连接到第三半导体结构130。
例如，贯穿过孔THV的形式的第三过孔VIA可穿透第二半导体基底121，以分别连接到设置在第二半导体基底121的上表面和下表面上的垫。第二半导体结构120的下互连层MLL可通过接触件CNT连接到设置在第二半导体基底121的上表面上的垫。
然而，图6至图8中示出的连接结构125A、125B和125C的结构仅是示例性实施例，并且可不受限制。在根据本公开中的示例性实施例的存储装置100中，电连接第二半导体结构120和第三半导体结构130的连接结构125可根据工艺以各种结构形成。
图9是示意性地示出根据本公开中的另一示例性实施例的存储装置的剖视图。
参照图9，根据本公开中的另一示例性实施例的存储装置200可对应于图1中示出的存储装置100。例如，存储装置200可包括第一半导体结构210、第二半导体结构220和第三半导体结构230。另外，第一半导体结构210和第二半导体结构220可通过第一金属垫213和第二金属垫223通过晶片键合方法键合，并且第二半导体结构220和第三半导体结构230可通过连接结构225电连接。
第一半导体结构210可包括第一半导体基底211和第一半导体基底的上区域212，并且第一半导体基底的上区域212可包括通过栅电极241和沟道结构242实现为VNAND存储器的第一单元区域240。
第二半导体结构220可包括第二半导体基底221和第二半导体基底的上区域222，并且第二半导体基底的上区域222可包括外围电路区域250和操作为缓冲存储器的第二单元区域260。
第三半导体结构230可包括第三半导体基底231和包括存储器控制器270的第三半导体基底的上区域232。存储器控制器270可通过穿透第三半导体基底231的连接过孔而连接到设置在第三半导体基底231的下表面上的第三金属垫280。
同时，图9中示出的存储装置200还可包括设置在第一半导体基底211的下表面上的垫引出层290(以颠倒的方位看)。垫引出层290可包括用于将第一单元区域240电连接到外部电路的一个或多个接触垫291。由于第一半导体结构210和第二半导体结构220通过晶片键合方法彼此电连接，所以施加到接触垫291的外部电路的电信号可被发送到包括在第二半导体结构220中的外围电路区域250和第二单元区域260。也就是说，接触垫291可在非易失性存储器与外部电路之间传输电信号用于垫引出。
图10是示意性地示出根据本公开中的另一示例性实施例的存储装置的剖视图。
参照图10，根据另一示例性实施例的存储装置300可对应于图1中示出的存储装置100。例如，存储装置300可包括第一半导体结构310、第二半导体结构320和第三半导体结构330。另外，第一半导体结构310和第二半导体结构320可经由第一金属垫313和第二金属垫323通过晶片键合方法键合，并且第二半导体结构320和第三半导体结构330可通过连接结构325电连接。
第一半导体结构310可包括第一半导体基底311和第一半导体基底的上区域312，并且第一半导体基底的上区域312可包括通过栅电极341a和341b以及沟道结构342a和342b实现为VNAND存储器的第一单元区域340。
在根据本公开中的示例性实施例的存储装置300中，包括在第一单元区域340中的沟道结构342a和342b可以以多级结构(multi-stage structure)形成。因此，沟道结构342a和342b所穿透的栅电极341a和341b也可随着沟道结构342a和342b附加地堆叠。通过使用以多级结构形成的沟道结构342a和342b，可在存储装置300的第一单元区域340中增加非易失性存储器的容量。
第二半导体结构320可包括第二半导体基底321和第二半导体基底的上区域322，并且第二半导体基底的上区域322可包括外围电路区域350和操作为缓冲存储器的第二单元区域360。同时，包括接触垫395的垫引出层390可设置在第二半导体基底321的下表面上。
第三半导体结构330可包括第三半导体基底331和包括存储器控制器370的第三半导体基底的上区域332。存储器控制器370可通过穿透第三半导体基底331的连接过孔连接到设置在第三半导体基底331的下表面上的第三金属垫380。
图11是示出根据本公开中的示例性实施例的存储装置的示意性透视图。
参照图11，根据本公开中的示例性实施例的存储装置400可在操作方面将图1中示出的存储装置100示出为结构单元。例如，存储装置400可包括第一半导体结构410、第二半导体结构420和第三半导体结构430。第一半导体结构410可通过晶片键合方法键合到第二半导体结构420，并且第二半导体结构420和第三半导体结构430可通过连接结构电连接。存储装置400的堆叠结构可与存储装置100的堆叠结构相同。
第一半导体结构410可包括设置在第一半导体基底411上的包括多个第一存储器单元的存储器单元阵列440A。第二半导体结构420可包括设置在第二半导体基底421上的外围电路和缓冲存储器460。第三半导体结构430可包括存储器控制器，存储器控制器设置在第三半导体基底431上并且将从主机10发送的数据发送到非易失性存储器。
设置在第三半导体基底431上的主机接口471、CPU 472、闪存转换层473、包管理器474、ECC引擎476和AES引擎477可对应于包括在图2中示出的存储器控制器170中的组件中的每个。
外围电路可控制多个第一存储器单元，并且可包括行解码器451a和451b、页缓冲器452a和452b、电压生成器454和控制逻辑电路455。外围电路可对应于包括在图3中示出的外围电路区域150中的组件中的每个。
同时，包括将被存储在多个第一存储器单元中的数据和临时存储存储在多个第一存储器单元中的数据的多个第二存储器单元的缓冲存储器460可以是DRAM存储器装置。然而，这仅是示例，并且可不受限制。
在第二半导体基底421上，外围电路可设置在缓冲存储器460(例如，第二单元区域)外部。例如，外围电路可设置为比第二单元区域靠近第二半导体基底421的边缘。然而，这仅是示例，并且可不受限制。
用于控制选择性地对多个第一存储器单元或多个第二存储器单元执行操作的选择电路429可设置在第二半导体基底421上。在一个示例中，选择电路429可以是复用器和/或解复用器。选择电路429可确定是否对多个第二存储器单元执行操作。
也就是说，存储器控制器可使用选择电路429来设置数据处理路径。在下文中，存储器控制器的操作在写入操作方面被描述，但是本公开不限于此，并且存储器控制器可在读取操作中以类似的方式控制选择电路429。
例如，当将从主机10发送的数据写入多个第一存储器单元的写入操作被执行时，存储器控制器可确定是经由多个第二存储器单元(例如，在通过多个第二存储器单元进行传递的情况下)将数据写入多个第一存储器单元还是在不通过多个第二存储器单元进行传递的情况下将数据写入多个第一存储器单元。
另一方面，当将存储在第一存储器单元中的数据发送到主机10的读取操作被执行时，存储器控制器可确定是在不通过多个第二存储器单元进行传递的情况下将数据发送到主机10还是经由第二存储器单元(例如，在通过第二存储器单元进行传递的情况下)将数据发送到主机10。
存储器控制器可基于从主机10发送的数据或存储在第一存储器单元中的被执行读取操作的数据的特性来确定是否经由多个第二存储器单元(例如，在通过多个第二存储器单元进行传递的情况下)处理数据。
例如，当从主机10发送的数据是序列数据或需要长期存储的数据(例如，冷数据)时，存储器控制器可控制选择电路429在不通过多个第二存储器单元进行传递的情况下将数据直接写入多个第一存储器单元。
另一方面，当从主机10发送的数据是随机数据或周期性修改的数据(例如，热数据)时，存储器控制器可控制选择电路429经由多个第二存储器单元(例如，在通过多个第二存储器单元进行传递的情况下)将数据写入多个第一存储器单元。例如，数据可被临时存储在多个第二存储器单元中且随后被存储在第一存储器单元中。
例如，周期性修改或不频繁访问的冷数据(诸如，运动图片数据)可在不通过多个第二存储器单元进行传递的情况下直接存储在多个第一存储器单元中。另一方面，频繁访问或频繁修改的热数据(诸如，逻辑到物理映射数据)可存储在多个第二存储器单元中且然后存储在多个第一存储器单元中。然而，当被频繁访问时，即使冷数据也可作为热数据被处理。
基于数据被发送到主机10和从主机10被接收的速度与数据在多个第一存储器单元中被处理的速度之间的差异，存储器控制器可周期性地处理多个第二存储器单元中的数据。在当数据被发送到主机10和从主机10被接收时发生瓶颈的情况下，可通过多个第二存储器单元发送数据。在这种情况下，存储器控制器可周期性地将数据存储在多个第二存储器单元中并读取该数据。例如，当将数据从多个第一存储器单元读取到存储器控制器的速度快于将数据从存储器控制器发送到主机10的速度时，当将数据从主机10发送到存储器控制器的速度慢于存储器控制器将数据写入多个第一存储器单元的速度时等，可发生瓶颈。
当数据被存储在所有多个第二存储器单元中时，存储器控制器可在不通过多个第二存储器单元进行传递的情况下将从主机10发送的数据存储在多个第一存储器单元中。
图12是示出根据本公开中的另一示例性实施例的存储装置的示意性透视图。
参照图12，根据另一示例性实施例的存储装置500可对应于图11中示出的存储装置400。例如，存储装置500可包括第一半导体结构510、第二半导体结构520和第三半导体结构530。第一半导体结构510可通过晶片键合方法键合到第二半导体结构520，并且第二半导体结构520和第三半导体结构530可通过连接结构电连接。存储装置500的堆叠结构可与图1中示出的存储装置100的堆叠结构相同。
另外，第一半导体结构510可包括布置在第一半导体基底511上的包括多个第一存储器单元的存储器单元阵列540A。第二半导体结构520可包括设置在第二半导体基底521上的外围电路和缓冲存储器560。第三半导体结构530可包括存储器控制器，存储器控制器设置在第三半导体基底531上并且将从主机10发送的数据发送到非易失性存储器。类似于图11，第二半导体结构520可包括行解码器551a和551b、页缓冲器552a和552b、电压生成器554、控制逻辑电路555和选择电路529，并且第三半导体结构530可包括主机接口571、CPU572、闪存转换层573、包管理器574、ECC引擎576和AES引擎577，冗余描述将被省略。
同时，设置在第三半导体基底531上的存储器控制器还可包括静态RAM(SRAM)575，静态RAM 575用于指定(例如，存储)将被存储在多个第一存储器单元中的数据和存储在多个第一存储器单元中的数据的位置。用于控制选择性地对静态RAM 575执行操作的选择电路529还可设置在第三半导体基底531上。
图13是示出根据本公开中的示例性实施例的存储装置的写入操作的示图。图14是示出根据本公开中的示例性实施例的存储装置的写入操作的流程图。
参照图13和图14，根据本公开中的示例性实施例的存储装置100可通过从主机10接收数据和写入命令来开始写入操作(S110)。在这种情况下，主机10可将数据和写入命令发送到包括在存储装置100中的存储器控制器170。存储装置100可将接收的写入命令转换为控制信号的形式。
存储器控制器170可确定接收的数据的特性(S120)。存储器控制器170可基于接收的数据的特性来设置数据写入路径。换句话说，存储器控制器170可基于接收的数据的特性来确定是否将数据直接存储在第一单元区域140(例如，VNAND存储器单元或VNAND单元)中(S130)。
例如，当接收的数据是序列数据(或需要长期存储的数据)时，存储器控制器170可绕过(bypass)缓冲存储器160并将数据直接发送到第一单元区域140(S140)。
第一单元区域140可接收用于存储从存储器控制器170接收的数据的命令(S145)。在这种情况下，由于根据本公开中的示例性实施例的存储装置100具有堆叠的单芯片结构，因此存储器控制器170可将控制信号直接施加到第一单元区域140。可基于施加的控制信号将从主机10发送的数据输入到第一单元区域140(S160)。
同时，当接收的数据是随机数据(或周期性修改的数据)时，存储器控制器170可将控制信号施加到缓冲存储器160和外围电路区域150(S150)，以将接收的数据存储在缓冲存储器160中(S152)。
此后，存储器控制器170可读取存储在缓冲存储器160中的数据(S154)，并将读取数据发送到第一单元区域140(S156)。因此，可将从主机10发送的数据输入到第一单元区域140(S160)。
图15是示出根据本公开中的示例性实施例的存储装置的读取操作的示图。图16是示出根据本公开中的示例性实施例的存储装置的读取操作的流程图。
参照图15和图16，根据本公开中的示例性实施例的存储装置100可通过从主机10接收读取命令来开始读取操作(S210)。在这种情况下，主机10可将读取命令发送到包括在存储装置100中的存储器控制器170。存储装置100可将接收的读取命令转换为控制信号的形式。
存储器控制器170可基于控制信号对存储在第一单元区域140(例如，VNAND存储器单元)中的数据执行读取操作(S220)。类似于写入操作，存储器控制器170可确定读取数据的特性(S230)，并且基于读取数据的特性来确定是否将数据存储在缓冲存储器160中(S240)。
例如，当接收的数据是序列数据(或需要长期存储的数据)时，存储器控制器170可将控制信号施加到第一单元区域140(S250)，并且绕过缓冲存储器160，并经由存储器控制器170将读取数据直接发送到主机10(S255)(S270)。
同时，当接收的数据是随机数据(或周期性修改的数据)时，存储器控制器170可将控制信号施加到缓冲存储器160和外围电路区域150(S260)，以将读取数据存储在缓冲存储器160中(S262)。
此后，存储器控制器170可读取存储在缓冲存储器160中的数据(S264)，并经由存储器控制器170将数据发送到主机10(S266)(S270)。
图17是示出将根据本公开中的示例性实施例的存储装置设置在印刷电路板上的形式的示图。
参照图17，根据本公开中的示例性实施例的存储装置600可对应于图1中示出的存储装置100。例如，存储装置600可包括第一半导体结构610、第二半导体结构620和第三半导体结构630。另外，第一半导体结构610和第二半导体结构620可通过第一金属垫613和第二金属垫623通过晶片键合方法键合，并且第二半导体结构620和第三半导体结构630可通过连接结构625电连接。第一半导体结构610可包括第一半导体基底611和第一半导体基底的上区域612，并且第一半导体基底的上区域612可包括通过栅电极641和沟道结构642实现为VNAND存储器的第一单元区域640。第二半导体结构620可包括第二半导体基底621和第二半导体基底的上区域622，并且第二半导体基底的上区域622可包括外围电路区域650和操作为缓冲存储器的第二单元区域660。第三半导体结构630可包括第三半导体基底631和包括存储器控制器670的第三半导体基底的上区域632。存储器控制器670可通过穿透第三半导体基底631的连接过孔而连接到设置在第三半导体基底631的下表面上的第三金属垫680。然而，在图17中示出的存储装置600中，第三金属垫680和印刷电路板20可通过凸块685连接。存储装置600可以以球栅阵列(BGA)的形式封装。
通过将根据本公开中的示例性实施例的存储装置600与印刷电路板20组合，与常规产品相比，存储装置600可减小单个芯片形式的存储装置600的整体尺寸。另外，由于根据芯片间连接的单独接口不被需要，因此存储器控制器670可直接控制第一单元区域640和第二单元区域660。从而，在存储装置600的操作期间，可省略诸如命令解释和数据信号转换的步骤，因此可提高操作速度。
图18是示意性地示出根据本公开中的示例性实施例的存储系统的示图。
参照图18，根据本公开中的示例性实施例的存储系统2可包括多个存储装置100-1、100-2、……、100-n、网络交换机30和连接器40，多个存储装置100-1、100-2、……、100-n中的每个形成在单个芯片中。作为示例，存储系统2可实现在一个印刷电路板上。
多个存储装置100-1、100-2、……、100-n中的每个可对应于图1至图17中示出的存储装置100、200、300、400、500和600。例如，多个存储装置100-1、100-2、……、100-n中的每个可包括包含第一单元区域的第一半导体结构、包含外围电路区域和第二单元区域的第二半导体结构、以及包含存储器控制器的第三半导体结构。第一半导体结构可通过晶片键合方法键合到第二半导体结构，并且第二半导体结构和第三半导体结构可通过连接结构彼此电连接。
在根据本公开中的示例性实施例的存储系统2中，连接器40可从主机接收数据并将数据发送到网络交换机30。同时，网络交换机30可将通过连接器40接收的数据分发到多个存储装置100-1、100-2、……、100-n。
存储系统2的尺寸可通过将多个存储装置100-1、100-2、……、100-n结合到一个印刷电路板而被减小，并且多个存储装置100-1、100-2、……、100-n的操作速度可因此被提高。另外，可在不涉及主机的情况下在多个存储装置100-1、100-2、……、100-n之间交换数据，并且可通过将存储装置进一步结合到印刷电路板来容易地增加服务器的容量。
图19A至图19E是示出根据本公开中的示例性实施例的制造存储装置的处理的示图。
图19A至图19E可以是示意性地示出制造图1中示出的存储装置100的处理的示图。图19A至图19E的制造处理可被类似地应用于根据其他示例性实施例的存储装置200、300、400、500和600。然而，这仅是示例，并且可不受限制。例如，包括在存储装置100中的第一半导体结构110、第二半导体结构120和第三半导体结构130可被独立地制造，而不管次序如何。
参照图19A，在第一半导体结构110中，可在第一半导体基底111上形成包括栅电极141和沟道结构142的第一单元区域140。在这种情况下，可在第一单元区域140上方形成用于将第一半导体结构110键合到其他结构的第一金属垫113。
参照图19B，在第二半导体结构120中，可在第二半导体基底121上形成外围电路区域150和第二单元区域160。在这种情况下，可在外围电路区域150和/或第二单元区域160上方形成用于将第二半导体结构120键合到其他结构的第二金属垫123。例如，第二金属垫123的位置可对应于第一金属垫113的位置。
参照图19C，可在第二半导体结构120中形成穿透第二半导体基底121的连接结构125a。例如，连接结构125a可电连接到第二半导体结构120的第二单元区域160和外围电路区域150。
参照图19D，在第三半导体结构130中，可在第三半导体基底131上形成通过穿透第三半导体基底131的连接过孔连接到第三金属垫180的存储器控制器170。在这种情况下，可在存储器控制器170上方形成用于将第三半导体结构130键合到其他结构的连接结构125b。例如，包括在第三半导体结构130中的连接结构125b的位置可对应于包括在第二半导体结构120中的连接结构125a的位置。
参照图19E，可键合通过图19A至图19D制造的第一半导体结构110、第二半导体结构120和第三半导体结构130以在第一方向(例如，Z方向)上堆叠。例如，第一半导体结构110可通过第一金属垫113和第二金属垫123的键合而键合到第二半导体结构120。此外，第二半导体结构120可通过连接结构125a和125b的键合而键合到第三半导体结构130。
由于根据本公开中的示例性实施例的存储装置被制造为单个芯片，因此可减小存储装置的尺寸并提高存储装置的操作速度。
根据本公开中的示例性实施例的存储系统可在一个印刷电路板上设置多个存储装置，每个存储装置被制造为单个芯片。
如本领域中传统的那样，可根据执行所描述的一个或多个功能的块来描述和示出实施例。这些块(在此可被称为单元或模块等)由模拟电路和/或数字电路(诸如，逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等)物理地实现，并且可以可选地由固件和/或软件驱动。例如，电路可实现在一个或多个半导体芯片中，或者实现在基底支撑件(诸如，印刷电路板等)上。构成块的电路可由专用硬件实现，或者由处理器(例如，一个或多个编程的微处理器和相关联的电路系统)实现，或者由用于执行块的一些功能的专用硬件和用于执行块的其他功能的处理器的组合实现。在不脱离公开的范围的情况下，实施例的每个块可物理地分成两个或更多个相互作用且分立的块。同样地，在不脱离公开的范围的情况下，实施例的块可物理地组合成更复杂的块。实施例的方面可通过存储在非暂时性存储介质中并由处理器执行的指令来实现。
本公开的各种且有益的优点和效果不限于上述内容，并且可在描述本公开的示例性实施例的处理中被更容易地理解。
虽然已经结合示例性实施例示出和描述了本公开，但是对于本领域技术人员清楚的是，在不脱离由所附权利要求限定的公开的精神和范围的情况下，可做出修改和变化。因此，在不脱离权利要求中描述的本公开的情况下，由本领域普通技术人员进行的各种类型的替换、修改和改变将是可行的，并且属于本公开的范围。

Claims (20)

1.一种存储装置，包括：
第一半导体结构，包括第一单元区域和第一金属垫，第一单元区域包括设置在第一半导体基底上的多个第一存储器单元，第一金属垫设置在第一单元区域上方，第一单元区域包括堆叠在第一半导体基底上的彼此间隔开的栅电极以及穿透栅电极并连接到第一半导体基底的沟道结构；
第二半导体结构，包括外围电路区域、第二单元区域和第二金属垫，外围电路区域设置在第二半导体基底上并且用于控制所述多个第一存储器单元的外围电路设置在外围电路区域上，第二单元区域包括与外围电路区域相邻设置的多个第二存储器单元，第二金属垫键合到第一金属垫；以及
第三半导体结构，包括存储器控制器和连接结构，存储器控制器设置在第三半导体基底上并且通过穿透第三半导体基底的连接过孔连接到第三金属垫，连接结构穿透第二半导体基底并且将存储器控制器连接到第二半导体结构，存储器控制器基于通过第三金属垫从主机施加的信号来控制第一单元区域和第二单元区域。
2.根据权利要求1所述的存储装置，其中，在第二半导体结构中，外围电路区域设置为比第二单元区域靠近第二半导体基底的边缘。
3.根据权利要求1所述的存储装置，其中，用于将第二单元区域和外围电路区域电连接到外部电路的接触垫还设置在第一半导体基底的一侧上。
4.根据权利要求1所述的存储装置，其中，用于将第二单元区域和外围电路区域电连接到外部电路的接触垫还设置在第二半导体基底的一侧上。
5.根据权利要求1至4中的任一项所述的存储装置，其中，第三金属垫通过凸块连接到印刷电路板。
6.根据权利要求1至4中的任一项所述的存储装置，其中，第一单元区域和第二单元区域设置在第一半导体基底与第二半导体基底之间。
7.一种存储装置，包括：
非易失性存储器，包括第一单元区域和外围电路区域，第一单元区域包括设置在第一半导体基底上的多个第一存储器单元，外围电路区域设置在第二半导体基底上并且包括用于控制所述多个第一存储器单元的外围电路；
缓冲存储器，包括设置在第二半导体基底上的第二单元区域，第二单元区域包括临时存储将被存储在所述多个第一存储器单元中的数据和存储在所述多个第一存储器单元中的数据的多个第二存储器单元；以及
存储器控制器，设置在第三半导体基底上并且被配置为使用设置在第二半导体基底上的选择电路来控制对所述多个第二存储器单元的操作，其中：
设置在第一单元区域上方的第一金属垫和设置在外围电路上方的第二金属垫在与第一半导体基底的上表面垂直的方向上彼此键合，并且
穿透第二半导体基底的连接结构电连接到存储器控制器。
8.根据权利要求7所述的存储装置，其中，存储器控制器将从主机发送的控制命令转换为控制信号，并将控制信号施加到非易失性存储器或缓冲存储器。
9.根据权利要求7所述的存储装置，其中，所述多个第一存储器单元中的每个是闪存与非NAND存储器单元，并且所述多个第二存储器单元构成动态随机存取存储器DRAM、磁阻随机存取存储器MRAM、相变随机存取存储器PRAM和静态随机存取存储器SRAM中的一个。
10.根据权利要求7所述的存储装置，其中，存储器控制器基于从主机发送的数据的特性来确定是在通过所述多个第二存储器单元进行传递的情况下处理针对所述多个第一存储器单元的数据还是在不通过所述多个第二存储器单元进行传递的情况下处理针对所述多个第一存储器单元的数据。
11.根据权利要求10所述的存储装置，其中，当从主机发送的数据或存储在所述多个第一存储器单元中的数据是序列数据或需要长期存储的数据时，存储器控制器在不通过所述多个第二存储器单元传递针对所述多个第一存储器单元的数据的情况下处理所述数据。
12.根据权利要求10所述的存储装置，其中，当从主机发送的数据或存储在所述多个第一存储器单元中的数据是随机数据或周期性修改的数据时，存储器控制器在通过所述多个第二存储器单元进行传递的情况下处理针对所述多个第一存储器单元的数据。
13.根据权利要求7所述的存储装置，其中，基于数据被发送到主机和数据从主机被接收的速度与数据在所述多个第一存储器单元中被处理的速度之间的差异，存储器控制器在执行读取操作和/或写入操作时将数据周期性地存储到所述多个第二存储器单元中。
14.根据权利要求7所述的存储装置，其中，当数据被存储在所有的所述多个第二存储器单元中时，存储器控制器将从主机发送的数据存储在所述多个第一存储器单元中而不通过所述多个第二存储器单元传递所述数据。
15.根据权利要求7至14中的任一项所述的存储装置，其中，存储器控制器还包括静态随机存取存储器RAM，静态RAM用于存储将被存储在所述多个第一存储器单元中的数据和存储在所述多个第一存储器单元中的数据的位置。
16.根据权利要求15所述的存储装置，其中，用于控制对静态RAM的操作的选择电路还设置在第三半导体基底上。
17.一种存储系统，包括：
多个存储装置，每个存储装置被配置在单个芯片中，每个存储装置包括：第一半导体结构、第二半导体结构和第三半导体结构，第一半导体结构包括第一单元区域，第二半导体结构通过晶片键合方法键合到第一半导体结构，并且包括外围电路区域和第二单元区域，存储器控制器设置在第三半导体结构上，存储器控制器通过穿透包括在第二半导体结构中的半导体基底的连接结构而连接到第二半导体结构；
网络交换机，被配置为将数据分发到所述多个存储装置；以及
连接器，被配置为从主机接收所述数据并将所述数据发送到网络交换机。
18.根据权利要求17所述的存储系统，其中，从主机向其输入数据的金属垫设置在第三半导体结构的一侧上。
19.根据权利要求18所述的存储系统，其中，当从主机输入的数据被写入第一单元区域时，存储器控制器根据所述数据的特性确定是否允许所述数据通过第二单元区域进行传递。
20.根据权利要求17至19中的任一项所述的存储系统，其中，所述多个存储装置、网络交换机和连接器设置在一个印刷电路板上。
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