CN116230765A - Mos管、存储器及其制备方法 - Google Patents

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Abstract

本申请实施例提供了一种MOS管、存储器及其制备方法。在本申请实施例提供的MOS管中，通过将源极结构、金属氧化物半导体结构和漏极结构设置为沿垂直于衬底基板方向的叠置结构，且源极结构、金属氧化物半导体结构和漏极结构在衬底基板的正投影至少部分重叠，从而能够简化MOS管的结构，能够降低MOS管的制备难度，进而能够降低应用有该MOS管的存储器的制备难度，能够降低应用有该MOS管的存储器的制造成本。同时，能够降低MOS管的体积，能够提高存储器中容纳的MOS管的数量，有利于应用有该MOS管的存储器的集成化，能够进一步降低存储器的制造成本。

Description

MOS管、存储器及其制备方法
技术领域
本申请涉及半导体技术领域，具体而言，本申请涉及一种MOS管、存储器及其制备方法。
背景技术
随着半导体器件集成化技术的发展，半导体器件的尺寸越来越小，例如，对于以存储器为代表的半导体器件而言，现有存储器件中MOSFET(Metal-Oxide-SemiconductorField-Effect Transistor，金属氧化物半导体场效应晶体管，简称MOS)的数量越来越多，尺寸越来越小。
但是，目前应用于存储器的MOSFET存在结构复杂、制备难度大的问题，导致存储器的制备成本高。
发明内容
本申请针对现有方式的缺点，提出一种MOS管、存储器及其制备方法，用以解决现有技术半导体器件中MOSFET结构复杂，导致制备难度大的技术问题。
第一个方面，本申请实施例提供了一种MOS管，包括
叠置结构，设置于衬底基板的一侧，叠置结构包括沿第一方向叠置的源极结构、金属氧化物半导体结构和漏极结构，源极结构、金属氧化物半导体结构和漏极结构在衬底基板的正投影至少部分重叠；第一方向垂直于衬底基板；
栅极结构，设置于叠置结构沿第二方向的一侧，沿第二方向，栅极结构在叠置结构的正投影至少覆盖金属氧化物半导体结构；第二方向平行于衬底基板；
绝缘结构，设置于栅极结构和叠置结构之间。
可选地，沿第二方向，栅极结构在叠置结构的正投影覆盖部分源极结构和部分漏极结构。
可选地，金属氧化物半导体结构的材料包括铟镓锌氧化物和掺钨氧化铟中的至少一种。
第二个方面，本申请实施例提供了一种存储器，包括：衬底基板、至少两条字线和至少两条位线；存储器包括选通器件层，选通器件层包括多个上述第一个方面中任一项所提供的MOS管，多个MOS管阵列排布；
位线的延伸方向平行于第二方向，沿第二方向位于同一行的MOS管与同一条位线连接；字线的延伸方向平行于第三方向，沿第三方向位于同一列的MOS管与同一条字线连接；第三方向平行于衬底基板，且与第二方向之间具有设定夹角。
可选地，每条位线包括位于同一行的各MOS管中叠置结构的源极结构或漏极结构；
每条字线包括位于同一列的各MOS管的栅极结构。
可选地，沿第三方向，任意相邻两个MOS管之间设置有第一介质结构；
沿第二方向，任意相邻两个MOS管之间设置有第二介质结构。
第三个方面，本申请实施例提供了一种存储器的制备方法，包括：
在衬底基板的一侧依次制备第一金属层、半导体层和第二金属层，得到第一中间基板；
图案化第一中间基板，形成至少两个间隔且平行于第二方向的第一沟槽；第二方向平行于衬底基板，第一沟槽的底部探入于部分衬底基板；
在第一沟槽内制备第一介质层，得到第二中间基板；
图案化第二中间基板，形成至少两个间隔且平行于第三方向的第二沟槽和第一中间结构列；第二沟槽的底部探入于部分第一金属层；
在第二沟槽内制备绝缘层和字线；绝缘层包括绝缘结构，字线包括栅极结构；
图案化所有第一中间结构列，得到至少两个第一结构列和至少两条位线；第一结构包括间隔排列的叠置结构和第一介质结构，叠置结构包括沿第一方向叠置的源极结构、金属氧化物半导体结构和漏极结构，使得每个栅极结构沿第二方向在对应的叠置结构的正投影覆盖金属氧化物半导体结构，得到阵列排布的多个MOS管。
可选地，图案化第二中间基板，形成至少两个间隔且平行于第三方向的第二沟槽和第一中间结构列，包括：
刻蚀第二中间基板中填充有第一介质层的第二金属层、半导体层和部分第一金属层，形成第二沟槽、第一中间结构列和初始位线；
第二沟槽和第一中间结构列沿第二方向间隔排列，第一中间结构列包括沿第三方向间隔排列的初始叠置结构和初始第一介质结构；初始位线的延伸方向平行于第二方向，包括位于同一行的各初始叠置结构的初始源极结构。
可选地，在第二沟槽内制备绝缘层和字线，包括：
在第二沟槽内，制备与第二沟槽的内表面随形的初始绝缘层；
在初始绝缘层的内表面一侧制备初始字线；
刻蚀初始绝缘层和初始字线，形成至少两个间隔且平行于第三方向的第三沟槽，得到绝缘层和字线；第三沟槽的底部探入于部分第二金属层。
可选地，图案化所有第一中间结构列，得到至少两个第一结构列，包括：
对每个第一中间结构列中沿第二方向的一侧至最接近的绝缘层的区域和初始位线进行图案化，形成至少两个间隔且平行于第三方向的第四沟槽，得到第一结构列和位线；
第四沟槽的底部探入于部分第一金属层；第一结构列包括沿第三方向间隔排列的叠置结构和第一介质结构；位线包括位于同一行的各叠置结构的源极结构，使得每个栅极结构沿第二方向在对应的叠置结构的正投影覆盖金属氧化物半导体结构、至少部分源极结构和至少部分漏极结构。
本申请实施例提供的技术方案带来的有益技术效果包括：
在本申请实施例提供的MOS管中，通过将源极结构、金属氧化物半导体结构和漏极结构设置为沿垂直于衬底基板方向的叠置结构，且源极结构、金属氧化物半导体结构和漏极结构在衬底基板的正投影至少部分重叠，从而能够简化MOS管的结构，能够降低MOS管的制备难度，进而能够降低应用有该MOS管的存储器的制备难度，能够降低应用有该MOS管的存储器的制造成本。
同时，能够降低MOS管的体积，能够提高存储器中容纳的MOS管的数量，有利于应用有该MOS管的存储器的集成化，能够进一步降低存储器的制造成本。
本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为本申请实施例提供的一种MOS管的结构示意图；
图2a为本申请实施例提供的另一种MOS管的结构示意图；
图2b为本申请实施例提供的又一种MOS管的结构示意图；
图3为本申请实施例提供的一种存储器的正视剖面结构示意图；
图4为本申请实施例提供的图3所示存储器的侧视剖面结构示意图；
图5为本申请实施例提供的一种存储器的制备方法的流程示意图；
图6a为本申请实施例提供的存储器的制备方法中制备得到的第一中间基板的结构示意图；
图6b为本申请实施例提供的6a所示第一中间基板的立体结构示意图；
图7a为本申请实施例提供的存储器的制备方法中制备得到第一介质层后的侧视剖面结构示意图；
图7b为本申请实施例提供的图7a所示结构的俯视结构示意图；
图8a为本申请实施例提供的存储器的制备方法中形成第二沟槽并得到第一中间结构列后的正视剖面结构示意图；
图8b为本申请实施例提供的图8a所示结构的俯视结构示意图；
图9为本申请实施例提供的存储器的制备方法中制备得到初始绝缘层和初始字线后的正视剖面结构示意图；
图10a为本申请实施例提供的存储器的制备方法中制备得到字线和绝缘层后的正视剖面结构示意图；
图10b为本申请实施例提供的图10a所示结构的俯视结构示意图；
图11为本申请实施例提供的存储器的制备方法中制备得到一光刻胶掩膜结构后的正视剖面结构示意图；
图12a为本申请实施例提供的存储器的制备方法中形成第四沟槽后的正视剖面结构示意图；
图12b为本申请实施例提供的图12a所示结构的俯视结构示意图。
附图标记说明：
10-衬底基板；
20-叠置结构；21-源极结构；22-金属氧化物半导体结构；23-漏极结构；
30-栅极结构；
40-绝缘结构；
50-位线；
60-字线；
70-第一介质结构；
80-第二介质结构；
101-第一金属层；1011-第一金属结构；
102-半导体层；1021-第一金属氧化物半导体结构；
103-第二金属层；1031-第二金属结构；
104-第一介质层；
105-第二沟槽；106-第一中间结构列；107-初始位线；108-初始叠置结构；1081-初始源极结构；1082-初始金属氧化物半导体结构；1083-初始漏极结构；
109-初始第一介质结构；110-初始绝缘层；111-初始字线；112-第三沟槽；113-绝缘层；
114-抗反射涂层；115-光刻胶结构；116-第四沟槽；117-第一结构列。
具体实施方式
下面详细描述本申请，本申请的实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。此外，如果已知技术的详细描述对于示出的本申请的特征是不必要的，则将其省略。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。
本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”到另一元件时，它可以直接连接到其他元件，或者也可以存在中间元件。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。
本申请的发明人进行研究发现，目前应用于存储器的MOSFET存在结构复杂、制备难度大的问题，导致存储器的制备成本高。而且，存储器中字线的电阻也较大，从而影响存储器的性能。
本申请提供的MOS管、存储器及其制备方法，旨在解决现有技术的如上技术问题。
下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。
本申请实施例提供了一种MOS管，该MOS管的结构示意图如图1所示，包括：叠置结构20、栅极结构30和绝缘结构40。
本申请实施例中，叠置结构20设置于衬底基板10的一侧，叠置结构20包括沿第一方向叠置的源极结构21、金属氧化物半导体结构22和漏极结构23，源极结构21、金属氧化物半导体结构22和漏极结构23在衬底基板10的正投影至少部分重叠；第一方向垂直于衬底基板10。
栅极结构30，设置于叠置结构20沿第二方向的一侧，沿第二方向，栅极结构30在叠置结构20的正投影至少覆盖金属氧化物半导体结构22；第二方向平行于衬底基板10。
绝缘结构40设置于栅极结构30和叠置结构20之间。
在本申请实施例提供的MOS管中，通过将源极结构21、金属氧化物半导体结构22和漏极结构23设置为沿垂直于衬底基板10方向的叠置结构20，且源极结构21、金属氧化物半导体结构22和漏极结构23在衬底基板10的正投影至少部分重叠，从而能够简化MOS管的结构，能够降低MOS管的制备难度，进而能够降低应用有该MOS管的存储器的制备难度，能够降低应用有该MOS管的存储器的制造成本。
同时，能够降低MOS管的体积，能够提高存储器中容纳的MOS管的数量，有利于应用有该MOS管的存储器的集成化，能够进一步降低存储器的制造成本。
本申请实施例中，为了便于描述MOS管的结构，引入了衬底基板10作为参照，并定义第一方向为垂直于衬底基板10所在平面，且从衬底基板10指向远离衬底基板10的方向，可选地，如图1所示，第一方向为垂直向上的方向；定义第二方向为平行于衬底基板10所在平面的方向，可选地，如图1所示，第二方向为自左向右的方向。
本申请实施例中，如图1所示，在衬底基板10的一侧设置有叠置结构20，沿垂直于衬底基板10的第一方向，叠置结构20包括依次叠置的源极结构21、金属氧化物半导体结构22和漏极结构23。
如图1所示，在该视角下，源极结构21、金属氧化物半导体结构22和漏极结构23在衬底基板10的正投影相互重叠，从而能够简化MOS管的结构，能够降低MOS管的制备难度，进而能够降低应用有该MOS管的存储器的制备难度，能够降低应用有该MOS管的存储器的制造成本。
同时，能够降低MOS管沿第二方向的尺寸，能够降低MOS管的体积，能够提高存储器中容纳的MOS管的数量。
本申请实施例中，金属氧化物半导体结构22即为MOS管的沟道区。如图1所示，叠置结构20沿第二方向的一侧设置有栅极结构30，且沿平行于第二方向，栅极结构30在叠置结构20的正投影至少覆盖金属氧化物半导体结构22，使得栅极结构30能够对金属氧化物半导体结构22施加电场效应。
本申请实施例中，如图1所示，栅极结构30和叠置结构20之间设置有绝缘结构40，以隔绝栅极结构30与叠置结构20，避免栅极结构30与叠置结构20直接接触电连接。
在本申请的一个实施例中，如图2a和图2b所示，在该视角下，源极结构21、金属氧化物半导体结构22和漏极结构23在衬底基板10的正投影至少部分重叠，具体的，源极结构21在衬底基板10的正投影，覆盖金属氧化物半导体结构22在衬底基板10的正投影，也覆盖漏极结构23在衬底基板10的正投影，金属氧化物半导体结构22在衬底基板10的正投影覆盖漏极结构23在衬底基板10的正投影。同样能够简化MOS管的结构，能够降低MOS管的制备难度，进而能够降低应用有该MOS管的存储器的制备难度，能够降低应用有该MOS管的存储器的制造成本，能够降低MOS管的体积，能够提高存储器中容纳的MOS管的数量。
在本申请的一个实施例中，沿第二方向，栅极结构30在叠置结构20的正投影覆盖部分源极结构21和部分漏极结构23。
本申请实施例中，如图1、图2a和图2b所示，沿平行于第二方向，栅极结构30在叠置结构20的正投影还覆盖部分源极结构21和部分漏极结构23，从而能够增大栅极结构30沿第一方向的尺寸，能够降低栅极结构30的电阻，从而能够提高MOS管的性能。同时，由于栅极结构30在叠置结构20的正投影还覆盖部分源极结构21和部分漏极结构23，能够保障金属氧化物半导体结构22靠近源极结构21的一端以及金属氧化物半导体结构22靠近漏极结构23的一端，都能够受到栅极结构30施加的电场效应，从而能够保障MOS管的稳定系，能够进一步提高MOS管的性能。
在本申请的一个实施例中，绝缘结构40包裹栅极结构30的至少部分。本申请实施例中，图2b栅极结构30沿第二方向的两侧以及栅极结构30底部均被绝缘结构40所包裹，即栅极结构30只有沿第一方向的顶部出露。这样设置，能够降低绝缘结构40的制备难度，同时通过绝缘结构40能够限定栅极结构30底部的位置，从而能够保障栅极结构30的制备精度。
在本申请的一个实施例中，金属氧化物半导体结构22的材料包括铟镓锌氧化物和掺钨氧化铟中的至少一种。
本申请实施例中，金属氧化物半导体结构22的材料包括IGZO(Indium GalliumZinc Oxide，氧化铟镓锌)和IWO(Indium WolframOxide，掺钨氧化铟)中的至少一种。
可选地，金属氧化物半导体结构22的材料还可以包括ITO(氧化铟锡)、ZnOx(氧化锌)、InOx(氧化铟)、In2O3(三氧化二铟)、InWO(氧化铟钨)、SnO2(二氧化锡)、TiOx(氧化钛)、InSnOx(氧化铟锡)、ZnxOyNz(掺氮氧化锌)、MgxZnyOz(氧化镁锌)、InxZnyOz(氧化铟锌)、InxGayZnzOa(氧化铟镓锌)、ZrxInyZnzOa(氧化锆铟锌)、HfxInyZnzOa(氧化铪铟锌)、SnxInyZnzOa(氧化锡铟锌)、AlxZnO(氧化铝锌)、AlxSnyInzZnaOd(氧化铝锡铟锌)、SixInyZnzOa(氧化硅铟锌)、ZnxSnyOz(氧化锌锡)、AlxZnySnzOa(氧化铝锌锡)、GaxZnySnzOa(氧化镓锌锡)、ZrxZnySnzOa(氧化锆锌锡)以及InGaSiO(氧化铟镓硅)等材料。
应该说明的是，上述各个材料的化学式中，下标字母x、y、z、a以及d表示对应原子的数目。上述材料的粒径均为纳米级。
基于同一发明构思，本申请实施例提供了一种存储器，包括：衬底基板10、至少两条位线50和至少两条字线60。
存储器包括选通器件层，选通器件层包括多个上述各个实施例中任意一个所提供的MOS管，多个MOS管阵列排布。位线50的延伸方向平行于第二方向，沿第二方向位于同一行的MOS管与同一条位线50连接；字线60的延伸方向平行于第三方向，沿第三方向位于同一列的MOS管与同一条字线60连接；第三方向平行于衬底基板10，且与第二方向之间具有设定夹角。
本申请实施例中，由于存储器包括了前述各实施例提供的任一种MOS管，其原理和技术效果请参阅前述各实施例，在此不再赘述。
本申请实施例中，如图3所示，为本申请实施例提供的存储器的正视剖面结构示意图，如图4所示，为本申请实施例提供的存储器的侧视剖面结构示意图。具体的，图3为存储器沿垂直于第三方向的横截剖面示图，图4为存储器沿垂直于第二方向的横截剖面示图。本申请实施例中，第三方向平行于衬底基板10，且与第二方向之间具有设定夹角，可选地，第三方向垂直于第二方向。
本申请实施例中，为了便于描述存储器的结构，将阵列排布的MOS管管划分为：沿平行于第二方向的MOS管行和沿平行于第三方向的MOS管列，每个MOS管列的各个MOS管与同一条字线60连接；每个MOS管行的各个MOS管与同一条位线50连接。
本申请实施例中，如图3和图4所示，任意相邻两条位线50相互平行，每条位线50的延伸方向平行于第二方向，沿第二方向位于同一行的MOS管与同一条位线50连接。
任意相邻两条字线60相互平行，每条字线60的延伸方向平行于第三方向，沿第三方向位于同一列的MOS管与同一条字线60连接；第三方向平行于衬底基板10，且与第二方向之间具有设定夹角。
在本申请的一个实施例中，每条位线50包括位于同一行的各MOS管中叠置结构20的源极结构21或漏极结构23。
本申请实施例中，每条位线50包括每个MOS管行中各个MOS管的源极结构21或漏极结构23。可选地，如图3和图4所示，存储器包括四条位线50，所有位线50的延伸方向相互平行。如图3所示，每条位线50的延伸方向平行于第二方向。
本申请实施例中，存储器的位线50可以与MOS管的源极结构21或漏极结构23同时制备得到，从而能够简化存储器的制备工艺，能够进一步降低存储器的制造成本。
本申请实施例中，如图3和图4所示，每条位线50包括位于同一行的各MOS管中叠置结构20的源极结构21。
应该说明的是，本申请实施例中，图3和图4所示的存储器只是示例性的给出每条位线50包括位于同一行的各MOS管中叠置结构20的源极结构21。本领域技术人员理解的是，本领域技术人员可以根据实际需求，设置每条位线50包括位于同一行的各MOS管中叠置结构20的漏极结构23。
在本申请的一个实施例中，每条字线60包括位于同一列的各MOS管的栅极结构30。
本申请实施例中，每条字线60包括每个MOS管列中各个MOS管的栅极结构30。可选地，如图3所示，存储器包括三条字线60，所有字线60的延伸方向相互平行，结合图3和图4可知，每条字线60的延伸方向平行于第三方向。
本申请实施例中，存储器的字线60可以与各个MOS管的栅极结构30同时制备得到，从而能够简化存储器的制备工艺，能够进一步降低存储器的制造成本。
在本申请的一个实施例中，沿第三方向，任意相邻两个MOS管之间设置有第一介质结构70；沿第二方向，任意相邻两个MOS管之间设置有第二介质结构80。
本申请实施例中，如图3所示，沿第二方向，任意相邻两个MOS管中，一个MOS管的叠置结构20和另一个MOS管的栅极结构30之间设置有第二介质结构80。可选地，第二介质结构80采用绝缘材料制成，通过第二介质结构80能够将沿第二方向任意相邻的叠置结构20和栅极结构30隔离开，能够避免一个MOS管的栅极结构30影响相邻的另一个MOS管，从而能够避免沿第二方向任意相邻的MOS管之间出现互相影响的情况出现，从而能够进一步保障存储器的性能，能够保障存储器工作的稳定性。
本申请实施例中，如图3所示，沿第一方向，由于字线60的上表面低于叠置结构20的上表面，为了保障存储器上表面的平坦度，第二介质结构80填充相邻两个叠置结构20中除栅极结构30和绝缘结构40的所有区域，使得第二介质结构80的上表面平齐于叠置结构20的上表面。
应该说明的是，为了简化存储器的结构，简化存储器的制备流程，本申请实施例中，沿第三方向，相邻两个第二介质结构80之间设置有介质结构段(图中未示出)，介质结构段的材料与第二介质结构80的材料相同，介质结构段和第二介质结构80形成第二介质层。
本申请实施例中，如图4所示，沿第三方向，任意相邻两个MOS管的叠置结构20之间设置有第一介质结构70。可选地，第一介质结构70采用绝缘材料制成，通过第一介质结构70将沿第三方向任意相邻的叠置结构20隔离开，从而能够避免沿第三方向任意相邻的MOS管之间出现互相影响的情况出现，从而能够进一步保障存储器的性能，能够保障存储器工作的稳定性。
本申请实施例中，如图4所示，第一介质结构70沿平行于第一方向延伸至衬底基板10内，从而使得第一介质结构70能够将任意相邻两条位线50隔离开，从而能够避免沿第三方向任意相邻两条位线50之间出现互相影响的情况出现，从而能够进一步保障存储器的性能，能够保障存储器工作的稳定性。
可选地，本申请实施中，存储器为3D(3-Dimension，三维)存储器，通过控制选通器件层中各个MOS管的开启与关闭，可以控制存储数据的传输。
基于同一发明构思，本申请实施例提供了一种存储器的制备方法，该方法的流程示意图如图5所示，包括如下步骤S501-S506：
S501，在衬底基板的一侧依次制备第一金属层、半导体层和第二金属层，得到第一中间基板。
S502，图案化第一中间基板，形成至少两个间隔且平行于第二方向的第一沟槽；第二方向平行于衬底基板，第一沟槽的底部探入于部分衬底基板。
S503，在第一沟槽内制备第一介质层，得到第二中间基板。
S504，图案化第二中间基板，形成至少两个间隔且平行于第三方向的第二沟槽和第一中间结构列；第二沟槽的底部探入于部分第一金属层。
S505，在第二沟槽内制备绝缘层和字线；绝缘层包括绝缘结构，字线包括栅极结构。
S506，图案化所有第一中间结构列，得到至少两个第一结构列和至少两条位线；第一结构包括间隔排列的叠置结构和第一介质结构，叠置结构包括沿第一方向叠置的源极结构、金属氧化物半导体结构和漏极结构，使得每个栅极结构沿第二方向在对应的叠置结构的正投影覆盖金属氧化物半导体结构，得到阵列排布的多个MOS管。
在本申请实施例提供的存储器的制备方法中，只需要采取三道图案化工艺，从而能够大大降低存储器的制备难度和制造成本。
在本申请的一个实施例中，上述步骤S501具体包括：在衬底基板10的一侧沉积金属材料，得到第一金属层101；在第一金属层101远离衬底基板10的一侧沉积半导体材料，例如，IGZO材料，得到半导体层102；在半导体层102远离衬底基板10的一侧沉积金属材料，得到第二金属层103，进而得到如图6a和图6b所示的第一中间基板。可选地，第一金属层101和第二金属层103采用相同的金属材料制成。
在本申请的一个实施例中，上述步骤S502中图案化第一中间基板，形成至少两个间隔且平行于第二方向的第一沟槽，具体包括：采用光刻工艺在第一中间基板的第二金属层103远离衬底基板10的一侧得到光刻胶结构，以光刻胶结构为掩膜，刻蚀第一金属层101、半导体层102、第二金属层103和部分衬底基板10，形成第一沟槽，使得第一沟槽的底部探入于部分衬底基板10，第一沟槽的延伸方向平行于第二方向。
本申请实施例中，第一沟槽沿平行于第一方向的尺寸，即第一沟槽的深度大于第一金属层101、半导体层102与第二金属层103的厚度之和，且，第一沟槽的深度小于第一金属层101、半导体层102、第二金属层103与衬底基板10的厚度之和，从而能够使得图案化后的第一金属层101形成沿第三方向上间隔排列的第一金属结构1011，使得图案化后的半导体层102形成沿第三方向上间隔排列的第一金属氧化物半导体结构1021，使得图案化后的第二金属层103形成沿第三方向上间隔排列的第二金属结构1031。该步骤中，用到第一道高精度光罩的图案化工艺。
在本申请的一个实施例中，上述步骤S503中在第一沟槽内制备第一介质层，得到第二中间基板，具体包括：在第一沟槽内沉积介质材料，最终使得介质材料填充满第一沟槽，然后，通过CMP(ChemicalMechanicalPolishing，化学机械抛光)工艺去除第二金属结构1031表面的介质材料，使得第二金属结构1031暴露，从而得到第一介质层104，如图7a和图7b所示的第二中间基板。
本申请实施例中，第一介质层104填充于第一沟槽内，第一介质层104采用绝缘材料制成，通过第一介质层104将沿第三方向任意相邻的第一金属结构1011隔离开，将沿第三方向任意相邻的第一金属氧化物半导体结构1021隔离开，将沿第三方向任意相邻的第二金属结构1031隔离开，从而能够避免后续制备得到的沿第三方向任意相邻的MOS管之间出现互相影响的情况出现，能够保障存储器的性能，能够保障存储器工作的稳定性。
在本申请的一个实施例中，上述步骤S504中，图案化第二中间基板，形成至少两个间隔且平行于第三方向的第二沟槽105和第一中间结构列106，包括：刻蚀第二中间基板中填充有第一介质层104的第二金属层103、半导体层102和部分第一金属层101，形成第二沟槽105、第一中间结构列106和初始位线107。该步骤中，用到第二道高精度光罩的图案化工艺。
第二沟槽105和第一中间结构列106沿第二方向间隔排列，第一中间结构列106包括沿第三方向间隔排列的初始叠置结构108和初始第一介质结构109；初始位线107的延伸方向平行于第二方向，包括位于同一行的各初始叠置结构108的初始源极结构1081。
本申请实施例中，上述步骤S504具体包括：采用光刻工艺在第二金属结构1031和第一介质层104远离衬底基板10的一侧得到光刻胶结构，以光刻胶结构为掩膜，刻蚀第一金属结构1011、第一金属氧化物半导体结构1021和第二金属结构1031的部分，形成第二沟槽105，使得第二沟槽105的底部探入于部分第二金属结构1031，第二沟槽105的延伸方向平行于第三方向，得到第一中间结构列106和初始位线107。
如图8a和图8b所示，第二沟槽105和第一中间结构列106沿第二方向间隔排列。如图8b所示，第一中间结构列106包括沿第三方向间隔排列的初始叠置结构108和初始第一介质结构109，初始第一介质结构109由第一介质层104刻蚀得来。
本申请实施例中，第二沟槽105沿平行于第一方向的尺寸，即第二沟槽105的深度大于第一金属层101和半导体层102的厚度之和，且，第二沟槽105的深度小于第一金属层101、半导体层102与第二金属层103的厚度之和，从而得到沿第二方向间隔排列的第一中间结构阵列106。
本申请实施例中，如图8a和图8b所示，第一中间结构阵列106包括初始叠置结构108，初始叠置结构108包括初始源极结构1081、初始金属氧化物半导体结构1082和初始漏极结构1083，具体的，第一金属结构1011经过刻蚀后得到初始源极结构1081和初始位线107，第一金属氧化物半导体结构1021经过刻蚀后得到初始金属氧化物半导体结构1082，第二金属结构1031经过刻蚀后得到初始漏极结构1083。
应该说明的是，结合图8a和图8b可知，由于第二沟槽105为弧形凹槽，因此，在图8b所示的俯视结构示意图中，第二沟槽105会看到初始源极结构1081、初始金属氧化物半导体结构1082和初始漏极结构1083之间的分界线。
本申请实施例中，初始位线107的延伸方向平行于第二方向，任意相邻两条初始位线107相互平行。
本申请实施例中，如图8a和图8b所示，初始位线107包括各个第一中间结构阵列106中位于同一行的初始叠置结构108的部分初始源极结构1081。本领域技术人员理解的是，本领域技术人员可以根据实际需求，设置初始位线107包括各个第一中间结构阵列106中位于同一行的初始叠置结构108的部分初始漏极结构1083。
本申请实施例中，包括初始叠置结构108的第一中间结构阵列106和初始位线107同时制备得到，从而能够简化存储器的制造流程，能够降低存储器的制备难度和制造成本。
在本申请的一个实施例中，上述步骤S505中在第二沟槽内制备绝缘层和字线，包括：在第二沟槽105内，制备与第二沟槽105的内表面随形的初始绝缘层110；在初始绝缘层110的内表面一侧制备初始字线111；刻蚀初始绝缘层110和初始字线111，形成至少两个间隔且平行于第三方向的第三沟槽112，得到绝缘层113和字线60；第三沟槽112的底部探入于部分第二金属层102。
本申请实施例中，在第二沟槽105内沉积绝缘材料，得到与第二沟槽105内表面随形的初始绝缘层110。可选地，绝缘材料为与后续制备得到初始字线111的金属材料的氧化物，例如，绝缘材料为选择氧化铪、氧化硅以及氧化铝等。
然后，在初始绝缘层110的内表面一侧沉积金属材料，使得金属材料覆盖初始绝缘层110和第一中间结构阵列106。接着，通过CMP工艺去除第一中间结构阵列106表面的金属材料，使得第一中间结构阵列106暴露，从而得到初始字线111，如图9所示。可选地，金属材料包括多晶硅、铝以及钨等。
接着，刻蚀初始绝缘层110和初始字线111，形成至少两个间隔且平行于第三方向的第三沟槽112，得到绝缘层113和字线60，如图10a和图10b所示。第三沟槽112的底部探入于部分第二金属层102，即如图10a所示，第三沟槽112的底部探入于部分初始漏极结构1083。如图10b所示，在俯视视角下，由于绝缘层113和字线60的遮挡，看不见初始位线107和初始叠置结构108的初始源极结构1081。
本申请实施例中，字线60包括后续制备得到的MOS管的栅极结构30，栅极结构30沿第二方向在初始叠置结构108的正投影，覆盖初始叠置结构108的初始金属氧化物半导体结构1082，并覆盖初始叠置结构108的部分初始源极结构1081和部分初始漏极结构1083。
本申请实施例中，通过控制刻蚀初始字线111的刻蚀深度，能够控制栅极结构30的高度(即沿第一方向上的尺寸)，从而使得沿平行于第二方向，使得栅极结构30在后续制备得到的叠置结构20的正投影覆盖金属氧化物半导体结构22，并覆盖至少部分源极结构21和至少部分漏极结构23，从而能够增大栅极结构30沿第一方向的尺寸，能够降低栅极结构30的电阻，从而能够提高MOS管的性能。
同理，本申请实施例中，相较于现有技术的存储器，字线60沿第一方向的尺寸得以增加，从而能够降低字线60的电阻，能够提高存储器的性能。
本申请实施例中，绝缘层113包括后续制备得到的MOS管的绝缘结构40，绝缘层113位于任意相邻两个初始叠置结构108之间的部分构成MOS管的绝缘结构40。
本申请实施例中，字线60、栅极结构30和绝缘结构40同时制备得到，从而能够简化存储器的制造流程，能够降低存储器的制备难度和制造成本。
在本申请的一个实施例中，上述步骤S506中图案化所有第一中间结构列，得到至少两个第一结构列和至少两条位线，包括：对每个第一中间结构列106中沿第二方向的一侧至最接近的绝缘层113的区域和初始位线107进行图案化，形成至少两个间隔且平行于第三方向的第四沟槽116，得到第一结构列117和位线50。
第四沟槽116的底部探入于部分第一金属层101；第一结构列117包括沿第三方向间隔排列的叠置结构20和第一介质结构70；位线50包括位于同一行的各叠置结构20的源极结构21，使得每个栅极结构30沿第二方向在对应的叠置结构20的正投影覆盖金属氧化物半导体结构22、至少部分源极结构21和至少部分漏极结构23。
具体的，首先，在第一中间结构列106、字线60和绝缘层113远离衬底基板10的一侧涂布抗反射涂层114，然后，在抗反射涂层114远离衬底基板10的一侧制备得到光刻胶结构115，如图11所示。该步骤中，用到第三道高精度光罩的图案化工艺。
接着，以该光刻胶结构115为掩膜，刻蚀每个第一中间结构列106沿第二方向的一侧，得到一个第一结构列117。第一结构列117包括间隔排列的叠置结构20和第一介质结构70，叠置结构20包括沿第一方向叠置的源极结构21、金属氧化物半导体结构22和漏极结构23，使得每个叠置结构20配置有一个栅极结构30，从而得到阵列排布的多个MOS管，
然后，去除光刻胶结构115和抗反射涂层114，第一结构列117和绝缘层113之间形成第四沟槽116，如图12a和图12b所示，第四沟槽116位于绝缘层113的一侧。应该说明的是，第四沟槽116深度小于第一结构列117的厚度。
接着，在第四沟槽116内制备第二介质层，第二介质层包括位于任意相邻两个叠置结构20之间的第二介质结构80。
具体的，在第四沟槽116内沉积介质材料，介质材料填充满第四沟槽116，并覆盖字线60和绝缘层113，接着，通过CMP工艺去除第一结构列117表面的介质材料，使得第一结构列117的表面暴露，从而得到第二介质层。第二介质层用于将相邻字线60之间的源极结构21、漏极结构23隔离开。第二介质结构80包括第二介质层位于任意相邻两个叠置结构20之间的部分。
应该说明的是，图6a-图12中只是示例性的示出了衬底基板10的局部区域，如图8a-图12所示，并未示出左侧的第一中间结构列106的左侧部分，如图12所示，由于是刻蚀的各个第一中间结构列106位于的左侧部分，因此，省略了图8a-图11中位于左侧的第一中间结构列106的刻蚀过程。实际制备过程中，图8a-图11中位于左侧的第一中间结构列106经过刻蚀后得到图12中位于左侧的第一结构列117。
应用本申请实施例，至少能够实现如下有益效果：
1、在本申请实施例提供的MOS管中，通过将源极结构21、金属氧化物半导体结构22和漏极结构23设置为沿垂直于衬底基板10方向的叠置结构20，且源极结构21、金属氧化物半导体结构22和漏极结构23在衬底基板10的正投影至少部分重叠，从而能够简化MOS管的结构，能够降低MOS管的制备难度，进而能够降低应用有该MOS管的存储器的制备难度，能够降低应用有该MOS管的存储器的制造成本。同时，能够降低MOS管的体积，能够提高存储器中容纳的MOS管的数量，有利于应用有该MOS管的存储器的集成化，能够进一步降低存储器的制造成本。
2、本申请实施例中，沿平行于第二方向，栅极结构30在叠置结构20的正投影覆盖金属氧化物半导体结构22，并覆盖至少部分源极结构21和至少部分漏极结构23，从而能够增大栅极结构30沿第一方向的尺寸，能够降低栅极结构30的电阻，从而能够提高MOS管的性能。同时，能够保障金属氧化物半导体结构22靠近源极结构21的一端以及金属氧化物半导体结构22靠近漏极结构23的一端，都能够受到栅极结构30的激发，从而能够进一步提高MOS管的性能。
3、本申请实施例中，存储器的位线50可以与MOS管的源极结构21或漏极结构23同时制备得到，字线60可以与MOS管的栅极结构30同时制备得到，从而能够简化存储器的制备工艺，能够进一步降低存储器的制造成本。同时，相较于现有技术的存储器，字线60沿第一方向的尺寸得以增加，从而能够降低字线60的电阻，能够提高存储器的性能。
本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。
在本申请的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，其可以以其他的顺序执行。而且，附图的流程图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，其执行顺序也不必然是依次进行，而是可以与其他步骤或者其他步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (10)

1.一种MOS管，其特征在于，包括：
叠置结构，设置于衬底基板的一侧，所述叠置结构包括沿第一方向叠置的源极结构、金属氧化物半导体结构和漏极结构，所述源极结构、所述金属氧化物半导体结构和所述漏极结构在所述衬底基板的正投影至少部分重叠；所述第一方向垂直于所述衬底基板；
栅极结构，设置于所述叠置结构沿第二方向的一侧，沿所述第二方向，所述栅极结构在所述叠置结构的正投影至少覆盖所述金属氧化物半导体结构；所述第二方向平行于所述衬底基板；
绝缘结构，设置于所述栅极结构和所述叠置结构之间。
2.根据权利要求1所述的MOS管，其特征在于，沿所述第二方向，所述栅极结构在所述叠置结构的正投影覆盖部分所述源极结构和部分所述漏极结构。
3.根据权利要求1所述的MOS管，其特征在于，所述金属氧化物半导体结构的材料包括铟镓锌氧化物和掺钨氧化铟中的至少一种。
4.一种存储器，其特征在于，包括：衬底基板、至少两条字线和至少两条位线；所述存储器包括选通器件层，所述选通器件层包括多个如权利要求1-3中任一项所述的MOS管，多个所述MOS管阵列排布；
所述位线的延伸方向平行于第二方向，沿所述第二方向位于同一行的所述MOS管与同一条所述位线连接；所述字线的延伸方向平行于第三方向，沿所述第三方向位于同一列的所述MOS管与同一条所述字线连接；所述第三方向平行于所述衬底基板，且与所述第二方向之间具有设定夹角。
5.根据权利要求4所述的存储器，其特征在于，每条所述位线包括位于同一行的各所述MOS管中叠置结构的源极结构或漏极结构；
每条所述字线包括位于同一列的各所述MOS管的栅极结构。
6.根据权利要求4所述的存储器，其特征在于，沿第三方向，任意相邻两个所述MOS管之间设置有第一介质结构；
沿第二方向，任意相邻两个所述MOS管之间设置有第二介质结构。
7.一种如权利要求4-6中任一项所述的存储器的制备方法，其特征在于，包括：
在衬底基板的一侧依次制备第一金属层、半导体层和第二金属层，得到第一中间基板；
图案化所述第一中间基板，形成至少两个间隔且平行于第二方向的第一沟槽；所述第二方向平行于所述衬底基板，所述第一沟槽的底部探入于部分所述衬底基板；
在所述第一沟槽内制备第一介质层，得到第二中间基板；
图案化所述第二中间基板，形成至少两个间隔且平行于第三方向的第二沟槽和第一中间结构列；所述第二沟槽的底部探入于部分所述第一金属层；
在所述第二沟槽内制备绝缘层和字线；所述绝缘层包括绝缘结构，所述字线包括栅极结构；
图案化所有所述第一中间结构列，得到至少两个第一结构列和至少两条位线；所述第一结构包括间隔排列的叠置结构和第一介质结构，所述叠置结构包括沿第一方向叠置的源极结构、金属氧化物半导体结构和漏极结构，使得每个所述栅极结构沿所述第二方向在对应的叠置结构的正投影覆盖金属氧化物半导体结构，得到阵列排布的多个MOS管。
8.根据权利要求7所述的存储器的制备方法，其特征在于，所述图案化所述第二中间基板，形成至少两个间隔且平行于第三方向的第二沟槽和第一中间结构列，包括：
刻蚀所述第二中间基板中填充有所述第一介质层的所述第二金属层、所述半导体层和部分所述第一金属层，形成所述第二沟槽、所述第一中间结构列和初始位线；
所述第二沟槽和所述第一中间结构列沿所述第二方向间隔排列，所述第一中间结构列包括沿所述第三方向间隔排列的初始叠置结构和初始第一介质结构；所述初始位线的延伸方向平行于所述第二方向，包括位于同一行的各所述初始叠置结构的初始源极结构。
9.根据权利要求7所述的存储器的制备方法，其特征在于，所述在所述第二沟槽内制备绝缘层和字线，包括：
在所述第二沟槽内，制备与所述第二沟槽的内表面随形的初始绝缘层；
在所述初始绝缘层的内表面一侧制备初始字线；
刻蚀所述初始绝缘层和所述初始字线，形成至少两个间隔且平行于所述第三方向的第三沟槽，得到所述绝缘层和所述字线；所述第三沟槽的底部探入于部分所述第二金属层。
10.根据权利要求8所述的存储器的制备方法，其特征在于，所述图案化所有所述第一中间结构列，得到至少两个第一结构列，包括：
对每个所述第一中间结构列中沿第二方向的一侧至最接近的所述绝缘层的区域和所述初始位线进行图案化，形成至少两个间隔且平行于第三方向的第四沟槽，得到所述第一结构列和位线；
所述第四沟槽的底部探入于部分所述第一金属层；所述第一结构列包括沿所述第三方向间隔排列的叠置结构和第一介质结构；所述位线包括位于同一行的各所述叠置结构的源极结构，使得每个所述栅极结构沿所述第二方向在对应的所述叠置结构的正投影覆盖所述金属氧化物半导体结构、至少部分所述源极结构和至少部分所述漏极结构。
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