CN116094501A - 基于运放的迟滞比较器和芯片 - Google Patents

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Abstract

本申请提供一种基于运放的迟滞比较器和芯片。迟滞比较器用于比较第一电压和第二电压。迟滞比较器包括：输入级和放大级。输入级包括：基于所述第一电压产生第一电流的第一输入支路和基于所述第二电压产生第二电流的第二输入支路。第一输入支路包括N个连接的子输入支路，或者，第二输入支路包括M个连接的子输入支路，N由第一选择信号确定，M由第二选择信号确定。第一电流和第二电流分别连接放大级的第一输入端和第二输入端。当第一电流大于第二电流时，放大级的输出端输出第一电平，当第一电流小于第二电流时，输出端输出第二电平。本申请通过改变迟滞电压的产生方式，减小了正反馈导致的不稳定性，减小了迟滞比较器的版图面积和功耗。

Description

基于运放的迟滞比较器和芯片
本申请是2022年09月09日提交的题为“基于运放的迟滞比较器和芯片”的中国专利申请202211099992.9的分案申请。
技术领域
本发明涉及电子电路技术领域，尤其涉及一种基于运放的迟滞比较器和芯片。
背景技术
通常的比较器以模拟信号形式的输入电压和参考电压作为输入，输出高低电平的二值数字信号，可用作模拟电路和数字电路的接口电路。但是这类比较器在阈值点附近的噪声影响很大。而由于迟滞比较器引入了正反馈，其在阈值点会产生“迟滞”特性。迟滞比较器通常在阈值点附近发生迟滞，迟滞的电压范围称之为迟滞窗口。相比于通常的比较器，迟滞比较器具有很强的抗干扰能力。但是迟滞比较器也存在电路不稳定，以及版图面积过大的问题。
发明内容
本申请实施例涉及一种基于运放的迟滞比较器和芯片，通过改变迟滞比较器的迟滞电压产生方式，以部分或者全部解决上述技术问题。
根据本申请的第一方面，提供一种基于运放的迟滞比较器，所述迟滞比较器用于比较第一电压和第二电压，所述迟滞比较器包括：输入级、以及和所述输入级连接的放大级，所述输入级包括：第一输入支路和第二输入支路，所述第一输入支路基于所述第一电压产生第一电流，所述第二输入支路基于所述第二电压产生第二电流，所述第一输入支路包括N个连接的子输入支路，所述N由第一选择信号确定，若N为大于等于2个，所述N个子输入支路为并联连接，所述第二输入支路包括M个连接的子输入支路，所述M由第二选择信号确定，若M为大于等于2个，所述M个子输入支路为并联连接，所述M和N为正整数，所述M和N中至少一个大于等于2，所述放大级包括：第一输入端、第二输入端、输出端，所述第一电流和所述第二电流分别连接所述第一输入端和第二输入端，当所述第一电流大于所述第二电流时，所述输出端输出第一电平，当所述第一电流小于所述第二电流时，所述输出端输出第二电平，所述第一电平和所述第二电平分别为高低电平若所述N为大于等于2的正整数，则所述迟滞比较器提供负迟滞窗口，所述N个子输入支路的各子输入支路的输入晶体管的宽长比不同；若所述M为大于等于2的正整数，则所述迟滞比较器提供正迟滞窗口，所述M个子输入支路的各子输入支路的输入晶体管的宽长比不同。
根据本申请的第二方面，提供一种芯片，包括上述的迟滞比较器。
本申请实施例的迟滞比较器的输入级包括：第一输入支路和第二输入支路，第一输入支路包括N个连接的子输入支路，N由第一选择信号确定，第二输入支路包括M个连接的子输入支路，M由第二选择信号确定，M和N中至少一个大于等于2，从而能够通过改变运算放大器的输入级的第一输入支路和/或第二输入支路的子输入支路的数量，从而改变了第一输入支路和/或第二输入支路的有效宽长比以提供负迟滞窗口和/或正迟滞窗口来产生迟滞电压。本申请实施例减小了正反馈导致的不稳定性，使用的晶体管的数量少，减小了迟滞比较器的版图面积和功耗。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是相关技术的一种迟滞比较器的示意性电路图。
图2是相关技术的另一种迟滞比较器的示意性电路图。
图3是运算放大器的典型电路图。
图4是本申请实施例的迟滞比较器的示意性框图。
图5示出了本申请实施例的迟滞比较器的一种输出特性。
图6示出了本申请实施例的迟滞比较器的另一种输出特性。
图7示出了本申请实施例的迟滞比较器的又一种输出特性。
图8示出了本申请实施例的一种迟滞比较器的电路图。
图9示出了第一选择信号和第二选择信号的产生电路。
图10示出了开关的一种实现方式。
图11示出了图8所示的迟滞比较器的波形图。
图12示出了本申请实施例的另一种迟滞比较器的电路图。
图13示出了本申请实施例的另一种迟滞比较器的电路图。
图14示出了本申请实施例的另一种迟滞比较器的电路图。
图15示出了本申请实施例的另一种迟滞比较器的电路图。
图16示出了本申请实施例的芯片的示意性框图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1示出相关技术的一种迟滞比较器。该迟滞比较器包括晶体管M0～M9和电流源IBIAS。当输入电压VIN大于参考电压Vref时，电流源IBIAS提供的偏置电流大部分从晶体管M0流过，流过晶体管M1的电流只是极少的一部分，甚至没有，此时输出信号VOUT为低电平。当VIN从大到小变化时，流过晶体管M1和M3的电流逐渐增加，当流过晶体管M1、M3的电流与流过晶体管M0、M2的电流相等时，输出信号VOUT电平发生翻转。图1所示的迟滞比较器利用晶体管M2和M3产生正反馈实现迟滞。为了保证电路的稳定性，通常电路中存在负反馈，如果电路中也同时存在正反馈，则负反馈的强度必然大于正反馈的强度，此为电路设计的基本原理。因此，图1中的晶体管M2和M3所产生的正反馈在电路中引入了不稳定性因素。
图2示出相关技术的另一种迟滞比较器，通过外接电阻构成正反馈形式来实现迟滞功能的比较器。图2所示的迟滞比较器包括：比较器COMP、电阻Ra和电阻Rb。图2所示的迟滞比较器采用了运算放大器外部添加的正反馈路径。除了正反馈导致电路潜在的不稳定风险，图2的迟滞比较器占用的面积较大。
由此可见，如何更改迟滞电压产生的方式以得到良好的输出特性是本领域技术人员亟待解决的问题。本申请提出一种基于运算放大器的迟滞比较器，通过改变输入级的第一输入支路和/或第二输入支路的子输入支路的数量，从而改变了第一输入支路和/或第二输入支路的有效宽长比以提供负迟滞窗口和/或正迟滞窗口来产生迟滞电压。本申请实施例减小了正反馈导致的不稳定性。并且，本申请实施例使用的晶体管的数量少，减小了迟滞比较器的版图面积和功耗。
图3是运算放大器(简称运放)的典型电路图。如图3所述，运算放大器包括：PMOS晶体管M10和M11、NMOS晶体管M12、M13和M14。PMOS晶体管M10和NMOS晶体管M12串联。PMOS晶体管M11和NMOS晶体管M13串联。PMOS晶体管M10和M11构成电流镜。NMOS晶体管M12和M13的源极连接NMOS晶体管M14的漏极。NMOS晶体管M14的栅极接收偏置电压VBIAS，提供偏置电流。NMOS晶体管M12的栅极接收输入电压VIN，NMOS晶体管M13的栅极接收参考电压Vref。NMOS晶体管M12和M13的宽长比相同，PMOS晶体管M10和M11的宽长比相同。NMOS晶体管M12的电流通过电流镜被复制到PMOS晶体管M11。当输入电压VIN大于参考电压Vref时，NMOS晶体管M12的电流大于NMOS晶体管M13的电流，输出电压Vout为高电平。当输入电压VIN小于参考电压Vref时，NMOS晶体管M12的电流小于NMOS晶体管M13的电流，输出电压Vout为低电平。
如果NMOS晶体管M12的宽长比不等于NMOS晶体管M13的宽长比，则输出电压Vout的翻转点不再是输入电压VIN等于参考电压Vref。如果NMOS晶体管M12的宽长比大于NMOS晶体管M13的宽长比，输入电压VIN大于第一翻转电压时，输出电压Vout就变为了高电平，第一翻转电压小于参考电压Vref。如果NMOS晶体管M12的宽长比小于NMOS晶体管M13的宽长比，输入电压VIN大于第二翻转电压时，输出电压Vout才变为高电平，第一翻转电压大于参考电压Vref。然而，NMOS晶体管M12和M13制作完成后，宽长比无法改变，第一翻转电压和第二翻转电压无法改变。
本申请提供一种基于运放的迟滞比较器。迟滞比较器可以基于任何类型的运算放大器，例如图3所示的运算放大器，多个放大级的运算放大器，共源共栅(cascode)运算放大器，折叠式共源共栅运算放大器。迟滞比较器用于比较第一电压和第二电压，具体地，迟滞比较器用于对第一电压和第二电压进行迟滞比较。该迟滞比较器包括：输入级、以及和所述输入级连接的放大级。所述输入级包括：第一输入支路和第二输入支路，所述第一输入支路基于所述第一电压产生第一电流，所述第二输入支路基于所述第二电压产生第二电流，所述第一输入支路包括N个连接的子输入支路，若N为大于等于2个，N个子输入支路为并联连接，所述第二输入支路包括M个连接的子输入支路，若M为大于等于2个，M个子输入支路为并联连接，所述N由第一选择信号确定，所述M由第二选择信号确定，所述M和N为正整数，所述M和N中至少一个大于等于2，所述放大级包括：第一输入端、第二输入端，所述第一电流和所述第二电流分别连接所述第一输入端和第二输入端，当所述第一电流大于所述第二电流时，所述输出端输出第一电平，当所述第一电流小于所述第二电流时，所述输出端输出第二电平，所述第一电平和所述第二电平分别为高、低电平。即，第一电平为高电平时，第二电平为低电平；第一电平为低电平时，第二电平为高电平。
第一输入支路包括N个连接的子输入支路，第二输入支路包括M个连接的子输入支路，通过第一选择信号和/或第二选择信号改变M和/或N的数量来改变输入级的第一输入支路和/或第二输入支路的子输入支路的数量，从而改变了第一输入支路和/或第二输入支路的有效宽长比以提供负迟滞窗口和/或正迟滞窗口来产生迟滞电压。相比于图1和图2的迟滞比较器中采用正反馈来实现迟滞，本申请实施例减小了正反馈导致的不稳定性。并且，相比于图1和图2的迟滞比较器，本申请实施例使用的晶体管的数量少，减小了的版图面积和功耗。
若所述N为大于等于2的正整数，则所述迟滞比较器提供负迟滞窗口；若所述M为大于等于2的正整数，则所述迟滞比较器提供正迟滞窗口。
图4是本申请实施例的迟滞比较器的示意性框图。迟滞比较器10接收第一电压VIN和第二电压Vref，以及第一使能信号n_hys_en和第二使能信号p_hys_en。第一电压VIN和第二电压Vref为模拟信号。第一使能信号n_hys_en和第二使能信号p_hys_en为数字信号。迟滞比较器10设置为比较第一电压VIN和第二电压Vref的大小。迟滞比较器10输出高低电平的二值数字信号。例如，迟滞比较器10输出表示“1”的高电平或表示“0”的低电平。第一使能信号n_hys_en和第二使能信号p_hys_en用于设置迟滞比较器10的迟滞模式。迟滞比较器10可以有三种迟滞模式，分别为第一迟滞模式、第二迟滞模式和第三迟滞模式。在第一迟滞模式，迟滞比较器10具有正迟滞窗口和负迟滞窗口。在第二迟滞模式，迟滞比较器10具有负迟滞窗口。在第三迟滞模式，迟滞比较器10具有正迟滞窗口。在一些实施例中，迟滞比较器10也可以具有第一迟滞模式、第二迟滞模式和第三迟滞模式中的一个或两个。图4以迟滞比较器10具有三种迟滞模式为例。第一使能信号n_hys_en和第二使能信号p_hys_en用于选择迟滞比较器10的迟滞模式。例如，第一使能信号n_hys_en为高电平时，使能负迟滞窗口，选择第二迟滞模式；第二使能信号p_hys_en为高电平时，使能正迟滞窗口，选择第三迟滞模式；第一使能信号n_hys_en和第二使能信号p_hys_en均为高电平时，同时使能正迟滞窗口和负迟滞窗口，选择第一迟滞模式。
图5示出了迟滞比较器在第一迟滞模式的输出特性，迟滞比较器10具有正迟滞窗口和负迟滞窗口。以第二电压Vref为固定大小的电压为例。第一电压VIN从一个小于第二电压Vref的电压开始增大。当第一电压VIN小于第二电压Vref时，迟滞比较器10输出表示0的低电平。当第一电压VIN增大至第二电压Vref时，迟滞比较器10的输出信号不翻转(即，输出信号发生高低电平变化)。当第一电压VIN增大至第二电压Vref加上迟滞电压Vhsy1，迟滞比较器10的输出信号翻转。当第一电压VIN大于第二电压Vref加上迟滞电压Vhsy1时，迟滞比较器10输出表示1的高电平。如图5所示，正迟滞窗口为(Vref，Vref+Vhsy1)，即第一电压VIN增大过程中的迟滞窗口。
第一电压VIN从一个大于第二电压Vref的电压开始减小。当第一电压VIN大于第二电压Vref时，迟滞比较器10输出表示1的高电平。当第一电压VIN等于第二电压Vref时，迟滞比较器10的输出信号不翻转。当第一电压VIN等于第二电压Vref减去迟滞电压Vhsy2时，迟滞比较器10的输出信号翻转。当第一电压VIN小于第二电压Vref减去迟滞电压Vhsy2时，迟滞比较器10输出表示0的低电平。如图5所示，负迟滞窗口为(Vref-Vhsy2，Vref)，即第一电压VIN减小过程中的迟滞窗口。迟滞电压Vhsy1和迟滞电压Vhsy2可以相同，也可以不同。
图6示出了迟滞比较器在第二迟滞模式的输出特性，迟滞比较器10具负迟滞窗口。以第二电压Vref为固定大小的电压为例。第一电压VIN从一个小于第二电压Vref的电压值开始增大。当第一电压VIN等于第二电压Vref时，迟滞比较器10的输出信号翻转。第一电压VIN从一个大于第二电压Vref的电压值开始减小。当第一电压VIN大于第二电压Vref时，迟滞比较器10输出表示1的高电平。当第一电压VIN等于第二电压Vref时，迟滞比较器10的输出信号不翻转。当第一电压VIN等于第二电压Vref减去迟滞电压Vhsy4时，迟滞比较器10的输出信号翻转。当第一电压VIN小于第二电压Vref减去迟滞电压Vhsy4时，迟滞比较器10输出表示0的低电平。
图7示出了本申请实施例的迟滞比较器在第三迟滞模式的输出特性，迟滞比较器10具正迟滞窗口。以第二电压Vref为固定大小的电压为例。第一电压VIN从一个小于第二电压Vref的电压值开始增大。当第一电压VIN小于第二电压Vref时，迟滞比较器10输出表示0的低电平。当第一电压VIN等于第二电压Vref时，迟滞比较器10的输出信号不翻转。当第一电压VIN等于第二电压Vref加上迟滞电压Vhsy3，迟滞比较器10的输出信号翻转。当第一电压VIN大于第二电压Vref加上迟滞电压Vhsy3时，迟滞比较器10输出表示1的高电平。第一电压VIN从一个大于第二电压Vref的电压值开始减小。当第一电压VIN大于第二电压Vref时，迟滞比较器10输出表示1的高电平。当第一电压VIN等于第二电压Vref时，迟滞比较器10的输出信号翻转。当第一电压VIN小于第二电压Vref时，迟滞比较器10输出表示0的低电平。
下面结合实施例描述迟滞比较器10的实现方式。
图8示出了本申请实施例的一种迟滞比较器的电路图。如图8所示，迟滞比较器110包括输入级和放大级。输入级包括：电流源Iref、NMOS晶体管N1-N4、以及第一开关S1-S4。电流源Iref设置在节点node1和地之间，用于提供偏置电流(也称为尾电流)。第一输入支路设置在节点node1和节点node2之间。第二输入支路设置在节点node1和节点node3之间。
第一输入支路包括第一子输入支路和第二子输入支路。第一子输入支路包括第一输入晶体管NMOS晶体管N3，所述第一输入晶体管NMOS晶体管N3的栅极根据所述第一选择信号选择接收所述第一电压VIN和关断电压之一，当所述第一输入晶体管NMOS晶体管N3的栅极接收所述第一电压VIN时，所述第一子输入支路与第二子输入支路并联，当所述第一输入晶体管NMOS晶体管N3的栅极接收所述关断电压，所述第一子输入支路断开与所述第一输入支路中其他子输入支路的连接。所述第一输入支路中的第二子输入支路包括第二输入晶体管NMOS晶体管N1，所述第二输入晶体管NMOS晶体管N1的栅极接收所述第一电压。第二输入晶体管NMOS晶体管N1的漏极连接节点node2，第二输入晶体管NMOS晶体管N1的源极连接节点node1，第二输入晶体管NMOS晶体管N1的栅极接收第一电压VIN。第二输入晶体管NMOS晶体管N1基于第一电压VIN产生电流。
具体地，第一子输入支路包括第一输入晶体管NMOS晶体管N3、以及第一开关S1和S2。
第一输入晶体管NMOS晶体管N3的漏极连接节点node2，第一输入晶体管NMOS晶体管N3的源极连接节点node1，第一输入晶体管NMOS晶体管N3的栅极连接第一开关S1的第一端和第二开关S2的第一端。第一开关S1的第二端连接提供关断电压的端子。第一输入晶体管NMOS晶体管的关断电压为地电平GND。第二开关S2的第二端连接提供第一电压VIN的端子。第一开关S1和S2的导通和断开受第一选择信号n_hys的控制。
例如，第一选择信号n_hys为高电平时，第一开关S1断开，第二开关S2导通；第一选择信号n_hys为低电平时，第一开关S1导通，第二开关S2断开。当第一开关S1断开，第二开关S2导通时，第一输入晶体管NMOS晶体管N3的栅极接收第一电压VIN，第一输入晶体管NMOS晶体管N3基于第一电压VIN产生电流，第一子输入支路和第二子输入支路并联，第一输入支路包括2个并联连接的子输入支路。当第一开关S1导通，第二开关S2断开时，NMOS晶体管N3的栅极接收关断电压，NMOS晶体管N3断开，第一子输入支路断开和第二子输入支路的连接，第一输入支路包括1个子输入支路，即第二子输入支路。
第二输入晶体管NMOS晶体管N1和第一输入晶体管NMOS晶体管N3可以有相同的宽长比，也可以有不同的宽长比。
第二输入支路包括第三子输入支路和第四子输入支路。所述第二输入支路中的第四子输入支路包括第四输入晶体管NMOS晶体管N4，所述第四输入晶体管NMOS晶体管N4的栅极根据所述第二选择信号选择接收所述第二电压Vref和所述关断电压之一，当所述第四输入晶体管NMOS晶体管N4的栅极接收所述第二电压Vref时，所述第四子输入支路和所述第三子输入支路并联，当所述第四输入晶体管NMOS晶体管N4的栅极接收所述关断电压，所述第四子输入支路断开与所述第三子输入支路的连接，所述第三子输入支路包括第三输入晶体管NMOS晶体管N2，所述第三输入晶体管NMOS晶体管N2的栅极接收所述第二电压。第三输入晶体管NMOS晶体管N2的漏极连接节点node3，第三输入晶体管NMOS晶体管N2的源极连接节点node1，第三输入晶体管NMOS晶体管N2的栅极接收第二电压Vref。
具体地，第四子输入支路包括第四输入晶体管NMOS晶体管N4、第三开关S3和S4。第四输入晶体管NMOS晶体管N4的漏极连接节点node3，第四输入晶体管NMOS晶体管N4的源极连接节点node1，第四输入晶体管NMOS晶体管N4的栅极连接第三开关S3的第一端和第四开关S4的第一端。第三开关S3的第二端连接提供关断电压的端子。第四开关S4的第二端连接提供第二电压Vref的端子。第三开关S3和S4的导通和断开受第二选择信号p_hys的控制。
例如，第二选择信号p_hys为高电平时，第三开关S3断开，第四开关S4导通；第二选择信号p_hys为低电平时，第三开关S3导通，第四开关S4断开。当第三开关S3断开，第四开关S4导通时，第四输入晶体管NMOS晶体管N4的栅极接收第二电压Vref，第三子输入支路和第四子输入支路并联，第二输入支路包括2个并联连接的子输入支路。当第三开关S3导通，第四开关S4断开时，第四输入晶体管NMOS晶体管N4的栅极接收关断电压，第四输入晶体管NMOS晶体管N4断开和第三子输入支路的连接，第二输入支路包括1个子输入支路，即第三子输入支路。
第三输入晶体管NMOS晶体管N2和第四输入晶体管NMOS晶体管N4可以有相同的宽长比，也可以有不同的宽长比。
第一输入支路的电流In取决于第一电压VIN的大小，以及第一输入支路中的子输入支路的数量。第二输入支路的电流Ip取决于第二电压Vref的大小，以及第二输入支路中的子输入支路的数量。
具体地，第二开关S2和第四开关S4优选使用传输门。图10示出了通过传输门实现的第二开关S2的电路图，第四开关S4与第二开关S2相同，故不再赘述。第二开关S2包括并联的PMOS晶体管PS2和NMOS晶体管NS2。所述PMOS晶体管PS2和所述NMOS晶体管NS2的漏极并联接收所述第一电压或者所述第二电压，所述PMOS晶体管PS2和所述NMOS晶体管NS2的源极并联连接所述第一输入晶体管或者所述第四输入晶体管的栅极。NMOS晶体管NS2的栅极接收第一选择信号n_hys，PMOS晶体管PS2的栅极接收第一选择信号n_hys的反相信号。例如，第一选择信号n_hys经过反相器104提供到PMOS晶体管PS2的栅极。使用传输门实现第二开关S2，能够保证第一电压VIN传输到NMOS晶体管N3的栅极，避免在第二开关S2上出现电压损失，保证NMOS晶体管N1和N3的栅极接收到相同的第一电压。第一开关S1和第三开关S3用于传输地电平GND，可以选择传输门，也可以选择NMOS晶体管。
放大级包括：PMOS晶体管P21-P24和NMOS晶体管N21-N24。PMOS晶体管P21、P23和NMOS晶体管N21、N23依次串联在电源端和地之间，PMOS晶体管P22、P24和NMOS晶体管N22、N24依次串联在电源端和地之间。PMOS晶体管P21和P22的栅极接收偏置电压Vbp1。PMOS晶体管P21和P22分别产生电流I1和I2。PMOS晶体管P23和P24的栅极接收偏置电压Vbp2。NMOS晶体管N21和N22的栅极接收偏置电压Vbn1。NMOS晶体管N23和N24的栅极都连接NMOS晶体管21的漏极。PMOS晶体管P21的漏极，PMOS晶体管P23的源极连接节点node2。PMOS晶体管P22的漏极，PMOS晶体管P24的源极连接节点node3。PMOS晶体管P24的漏极连接NMOS晶体管N22的漏极，作为迟滞比较器100的输出端。
在放大级，流过NMOS晶体管N21和N23的电流等于I1-In。电流I1-In被NMOS晶体管N23和N24组成的电流镜复制到NMOS晶体管N22和N24。流过PMOS晶体管P24的电流为I2-Ip。电流I1-In和电流I2-Ip决定了迟滞比较器100的输出电压是高电平还是低电平。PMOS晶体管P21和P22的宽长比相同，则I1等于I2，即迟滞比较器100的输出电压是高电平还是低电平却决于第一输入支路的电流In和第二输入支路的电流Ip。当电流I1-In大于电流I2-Ip时，迟滞比较器100输出电压Vout为低电平。当电流I1-In小于电流I2-Ip时，迟滞比较器100输出电压Vout为高电平。
图9示出了第一选择信号n_hys和第二选择信号p_hys的产生电路。第一选择信号n_hys通过根据第一使能信号n_hys_en和迟滞比较器100的输出端通过与门101产生。与门101的两个输入端分别连接第一使能信号n_hys_en和迟滞比较器100的输出端。第二选择信号p_hys通过第二使能信号p_hys_en和迟滞比较器100的输出端通过与门102和反相器103产生。反相器103的输入端连接第二使能信号p_hys_en，与门102的两个输入端分别连接反相器103的输出端和迟滞比较器100的输出端。当迟滞比较器100的迟滞模式选定后，第一使能信号n_hys_en和第二使能信号p_hys_en不变，第一选择信号n_hys和第二选择信号p_hys随着迟滞比较器100的输出电压Vout改变，因此第一选择信号n_hys和第二选择信号p_hys的产生电路是迟滞比较器100的反馈路径。
迟滞比较器100的输出电压Vout作为反馈信号提供到第一选择信号n_hys和第二选择信号p_hys的产生电路，在放大级的输出端设置施密特触发器，施密特触发器的输入端连接放大级的输出端，施密特触发器的输出端作为迟滞比较器100的输出端Vout，可以稳定迟滞比较器100的输出，避免0和1反复跳变(glitch)。施密特触发器的输出端输出的Vout作为反馈信号提供到第一选择信号n_hys和第二选择信号p_hys的产生电路即可获得更加稳定的Vout。
图11示出了图8所示的迟滞比较器的波形图。下面结合图8、图9和图11描述迟滞比较器的工作过程。以第二输入晶体管NMOS晶体管N1和第三输入晶体管NMOS晶体管N2具有相同的宽长比为例。第一使能信号n_hys_en和第二使能信号p_hys_en都为高电平，迟滞比较器100可提供正迟滞窗口和负迟滞窗口。第二电压Vref的电压大小固定。第一电压VIN从小于第二电压Vref的电压VL增大到大于第二电压Vref的电压VH，再从电压VH降低到VL。
若所述第一使能信号n_hys_en使能所述负迟滞窗口，所述迟滞比较器的输出电平为低电平，则所述第一选择信号为低电平，所述迟滞比较器的输出电平为高电平，则所述第一选择信号为高电平；若所述第二使能信号p_hys_en使能所述正迟滞窗口，所述迟滞比较器的输出电平为低电平，则所述第二选择信号为高电平，所述迟滞比较器的输出电平为高电平，则所述第二选择信号为低电平。
在初始阶段，第一电压VIN小于第二电压Vref，结合图9所示，第一选择信号n_hys为0，第二选择信号p_hys为1，第二开关S2和S3断开，第一开关S1和S4导通。第一输入晶体管NMOS晶体管N3的栅极连接关断电压，第一输入晶体管NMOS晶体管N3断开。第四输入晶体管NMOS晶体管N4的栅极连接第二电压Vref。第一输入支路的电流In等于第二输入晶体管NMOS晶体管N1的电流。第二输入支路的电流Ip等于第三输入晶体管NMOS晶体管N2的电流和第四输入晶体管NMOS晶体管N4的电流。第二输入晶体管NMOS晶体管N1的电流取决于第一电压VIN的大小，第三输入晶体管NMOS晶体管N2的电流取决于第二电压Vref的大小，第四输入晶体管NMOS晶体管N4的电流取决于第二电压Vref的大小。第一输入支路的电流In小于第二输入支路的电流Ip，迟滞比较器100输出低电平。
当第一电压VIN等于第二电压Vref时，第一输入支路的电流In依然小于第二输入支路的电流Ip，迟滞比较器100的输出电压Vout保持低电平。
当第一电压VIN等于第二电压Vref加上迟滞电压Vhsy1时，第一输入支路的电流In等于第二输入支路的电流Ip，迟滞比较器100的输出电压Vout翻转。
当第一电压VIN大于第二电压Vref加上迟滞电压Vhsy1时，迟滞比较器100的输出电压Vout为高电平，第一选择信号n_hys为1，第二选择信号p_hys为0，第二开关S2和S3导通，第一开关S1和S4断开。第一输入晶体管NMOS晶体管N3的栅极连接第一电压VIN，第一输入支路的电流In等于第二输入晶体管NMOS晶体管N1的电流和第一输入晶体管NMOS晶体管N3的电流。第四输入晶体管NMOS晶体管N4连接关断电压，第四输入晶体管NMOS晶体管N4断开，第二输入支路的电流Ip等于第三输入晶体管NMOS晶体管N2的电流。第一输入支路的电流In大于第二输入支路的电流Ip。第一电压VIN增大过程中的(Vref，Vref+Vhsy1)，实现了正迟滞窗口。
第一电压VIN从Vref+Vhsy1增大到VH，再降低到第二电压Vref的过程中，第一输入支路的电流In等于第二输入晶体管NMOS晶体管N1的电流和第一输入晶体管NMOS晶体管N3的电流，第二输入支路的电流Ip等于第三输入晶体管NMOS晶体管N2的电流。迟滞比较器100的输出电压Vout保持高电平。
第一电压VIN降低到第二电压Vref时，迟滞比较器100的输出电压Vout不翻转。第一电压VIN从第二电压Vref降低到第二电压Vref减去迟滞电压Vhsy2的过程中，第二输入支路的电流In逐渐降低，但仍大于第二输入支路的电流Ip，迟滞比较器100的输出电压Vout保持高电平。第一电压VIN降低过程中的(Vref-Vhsy2，Vref)，实现了负迟滞窗口。
当第一电压VIN降低到第二电压Vref减去迟滞电压Vhsy2时，第一输入支路的电流In等于第二输入支路的电流Ip，迟滞比较器100的输出电压Vout翻转。
在第一电压VIN从第二电压Vref减去迟滞电压Vhsy2继续降低的过程中，迟滞比较器100的输出电压Vout为低电平，第一选择信号n_hys为0，第二选择信号p_hys为1，第二开关S2和S3断开，第一开关S1和S4导通。第一输入晶体管NMOS晶体管N3的栅极连接关断电压，第一输入晶体管NMOS晶体管N3断开。第四输入晶体管NMOS晶体管N4的栅极连接第二电压Vref。第一输入支路的电流In等于第二输入晶体管NMOS晶体管N1的电流。第二输入支路的电流Ip等于第三输入晶体管NMOS晶体管N2的电流和第四输入晶体管NMOS晶体管N4的电流。
通过改变第二输入NMOS晶体管N1和第一输入晶体管N3的宽长比的比值，可以调整负迟滞窗口的大小。通过改变第三输入晶体管NMOS晶体管N2和第四输入晶体管NMOS晶体管N4的宽长比的比值，可以调整这个正迟滞窗口的大小。在一些实施例中，第一输入支路包括2个以上的子输入支路，即设置多个第一输入晶体管NMOS晶体管N3，每个第一输入晶体管NMOS晶体管N3的栅极选择连接第一电压VIN和关断电源，这样可以提供更多档的负迟滞窗口，多个第一输入晶体管NMOS晶体管N3可以具有不同的宽长比，例如多个第一输入晶体管NMOS晶体管N3的宽长比递增或递减，方便通过软件动态调节。在一些实施例中，第二输入支路包括2个以上的子输入支路，即设置多个第四输入晶体管NMOS晶体管N4，每个第四输入晶体管NMOS晶体管N4的栅极选择连接第二电压Vref和关断电源，这样可以提供更多档的正迟滞窗口。类似地，多个第四输入晶体管NMOS晶体管N4可以具有不同的宽长比，例如多个第四输入晶体管NMOS晶体管N4的宽长比递增或递减。
当第一使能信号n_hys_en为1，第二使能信号p_hys_en为0时，使能负迟滞窗口。迟滞比较器100的输出特性如图7所示，具体过程不再赘述。当第一使能信号n_hys_en为0，第二使能信号p_hys_en为1时，使能正迟滞窗口。迟滞比较器100的输出特性如图6所示，具体过程不再赘述。
在图8所示的迟滞比较器100中，第一输入晶体管NMOS晶体管N3的栅极通过第一开关S1和S2选择连接到第一电压VIN和关断电压中的一个，第四输入晶体管NMOS晶体管N4的栅极通过第三开关S3和S4选择连接到第二电压Vref和关断电压中的一个。
图12示出了本申请实施例的另一种迟滞比较器200的电路图。在图12所示的迟滞比较器200中，第一输入晶体管NMOS晶体管N3的栅极接收第一电压VIN，第四输入晶体管NMOS晶体管N4的栅极接收第二电压Vref，第一输入晶体管NMOS晶体管N3通过第五开关S5选择和第二输入晶体管NMOS晶体管N1并联在第一输入支路或者断开和第二输入晶体管NMOS晶体管N1的连接，第四输入晶体管NMOS晶体管N4通过第六开关S6选择和第三输入晶体管NMOS晶体管N2并联在第二输入支路，或者断开和第三输入晶体管NMOS晶体管N2的连接。如图12所示，迟滞比较器200包括：输入级和放大级。图12所示的迟滞比较器的放大级和图8所示的迟滞比较器的放大级相同。图12所示的迟滞比较器的输入级包括：电流源Iref、第一输入支路和第二输入支路。电流源Iref的一端连接节点node1，另一端接地。第一输入支路设置在节点node1和节点node2之间。第二输入支路设置在节点node1和节点node3之间。
第一输入支路包括第一子输入支路和第二子输入支路。第一子输入支路包括第二输入晶体管NMOS晶体管N1，第二输入晶体管NMOS晶体管N1的漏极连接节点node2，第二输入晶体管NMOS晶体管N1的源极连接节点node1，第二输入晶体管NMOS晶体管N1的栅极接收第一电压VIN。第二子输入支路包括串联在节点node1和节点node2之间的第一输入晶体管NMOS晶体管N3和第五开关S5，第一输入晶体管NMOS晶体管N3的栅极接收第一电压VIN。第五开关S5的一端连接节点node2，另一端连接第一输入晶体管NMOS晶体管N3。在另一些实施例中，第五开关S5的一端连接节点node1，另一端连接第一输入晶体管NMOS晶体管N3。第一选择信号n_hys控制第五开关S5的导通和断开。第一选择信号n_hys为高电平，第五开关S5导通时，第一子输入支路和第二子输入支路并联，第一输入支路的电流In等于第二输入晶体管NMOS晶体管N1的电流加上第三输入晶体管NMOS晶体管N2的电流。第一选择信号n_hys为低电平，第五开关S5断开时，第一子输入支路和第二子输入支路断开连接，第一输入支路的电流In等于第二输入晶体管NMOS晶体管N1的电流。通过第一选择信号n_hys调整了第一输入支路中连接的子输入支路的数量，调整了第一输入支路的电流In。
第二输入支路包括第三子输入支路和第四子输入支路。第三子输入支路包括第三输入晶体管NMOS晶体管N2，第三输入晶体管NMOS晶体管N2的漏极连接节点node3，第三输入晶体管NMOS晶体管N2的源极连接节点node1，第三输入晶体管NMOS晶体管N2的栅极接收第二电压Vref。第四子输入支路包括串联在节点node1和节点node3之间的第四输入晶体管NMOS晶体管N4和第六开关S6，第四输入晶体管NMOS晶体管N4的栅极接收第二电压Vref。第六开关S6的一端连接节点node3，另一端连接第四输入晶体管NMOS晶体管N4。在另一些实施例中，第六开关S6的一端连接节点node1，另一端连接第四输入晶体管NMOS晶体管N4。第二选择信号p_hys控制第六开关S6的导通和断开。第二选择信号p_hys为高电平，第六开关S6导通时，第三子输入支路和第四子输入支路并联，第二输入支路的电流Ip等于第三输入晶体管NMOS晶体管N2的电流加上第四输入晶体管NMOS晶体管N4的电流。第二选择信号p_hys为低电平，第六开关S6断开时，第三子输入支路和第四子输入支路断开连接，第二输入支路的电流Ip等于第三输入晶体管NMOS晶体管N2的电流。通过第二选择信号p_hys调整了第二输入支路中连接的子输入支路的数量，调整了第二输入支路的电流Ip。
第一选择信号n_hys为1时，第五开关S5导通，第二选择信号p_hys为1时，第六开关S6导通。第一选择信号n_hys和第二选择信号p_hys由图9所示电路产生。图12所示的迟滞比较器的工作过程和图8所示的迟滞比较器的工作过程相同，在此不再赘述。
在一些实施例中，第二输入支路具有固定的有效长宽比，通过改变第一输入支路的有效宽长比，可以实现只提供负迟滞窗口的迟滞比较器。在一些实施例中，第一输入支路具有固定的有效长宽比，通过改变第二输入支路的有效宽长比，可以实现只提供正迟滞窗口的迟滞比较器。
图13示出了本申请实施例的另一种迟滞比较器的电路图。图13所示的迟滞比较器基于图3所示的运算放大器。图13所示的迟滞比较器300包括：输入级和放大级。
输入级包括：电流源Iref、第一输入支路和第二输入支路。电流源Iref的一端连接节点node1，另一端接地。第一输入支路设置在节点node1和节点node2之间。第二输入支路设置在节点node1和节点node3之间。第二输入支路包括：第三输入晶体管NMOS晶体管N2，第三输入晶体管NMOS晶体管N2的栅极接收第二电压Vref，第三输入晶体管NMOS晶体管N2产生的电流大小取决于第二电压Vref。第二输入支路的电流等于第三输入晶体管NMOS晶体管N2产生的电流。第一输入支路包括：第一子输入支路和第二子输入支路。第一子输入支路包括第二输入晶体管NMOS晶体管N1，第二输入晶体管NMOS晶体管N1的栅极接收第一电压VIN，漏极连接节点node2，源极连接节点node1。第二子输入支路包括第一输入晶体管NMOS晶体管N3，第一输入晶体管NMOS晶体管N3的漏极连接节点node2，源极连接节点node1，第一输入晶体管NMOS晶体管N3的栅极通过开关S9连接关断电压，通过第一开关S10连接第一电压VIN。第一选择信号n_hys控制开关S9和S10的导通或断开。
放大级包括PMOS晶体管P25和P26。PMOS晶体管P25和P26构成电流镜。PMOS晶体管P25的栅极和漏极，PMOS晶体管P26的栅极连接节点node2。PMOS晶体管P26的漏极连接节点node3，节点node3作为迟滞比较器300的输出端。图13所述的迟滞比较器300能够提供负迟滞窗口，可以使用在只需要负迟滞窗口的应用场景，即，M为1。相比与图8和图12所示的迟滞比较器300，节省了晶体管数量，因此节省了版图面积。
图14示出了本申请实施例的另一种迟滞比较器的电路图。图14所示的迟滞比较器基于图3所示的运算放大器。图14所示的迟滞比较器400包括：输入级和放大级。
输入级包括：电流源Iref、第一输入支路和第二输入支路。电流源Iref的一端连接节点node1，另一端接地。第一输入支路设置在节点node1和节点node2之间。第二输入支路设置在节点node1和节点node3之间。第二输入支路包括第三输入晶体管NMOS晶体管N2，第三输入晶体管NMOS晶体管N2的栅极接收第二电压Vref，第三输入晶体管NMOS晶体管N2产生的电流大小取决于第二电压Vref。第二输入支路的电流等于第三输入晶体管NMOS晶体管N2产生的电流。第一输入支路包括：第一子输入支路和第二子输入支路。第一子输入支路包括第二输入晶体管NMOS晶体管N1，第二输入晶体管NMOS晶体管N1的栅极接收第一电压VIN，漏极连接节点node2，源极连接节点node1。第二子输入支路包括串联的第一输入晶体管NMOS晶体管N3和第一开关S13。第一输入晶体管NMOS晶体管N3的漏极通过第一开关S13连接节点node2，源极连接节点node1，第一输入晶体管NMOS晶体管N3的栅极接收第一电压VIN。第一选择信号n_hys控制第一开关S13的导通或断开。
放大级包括PMOS晶体管P25和P26。PMOS晶体管P25和P26构成电流镜。PMOS晶体管P25的栅极和漏极，PMOS晶体管P26的栅极连接节点node2。PMOS晶体管P26的漏极连接节点node3，节点node3作为迟滞比较器400的输出端。图14所述的迟滞比较器400能够提供负迟滞窗口，可以使用在只需要负迟滞窗口的应用场景。即，N为1。相比与图8和图12所示的迟滞比较器，节省了晶体管数量，因此节省了版图面积。
图15示出了本申请实施例的另一种迟滞比较器的电路图。图14所示的迟滞比较器基于cascode运算放大器。迟滞比较器500包括输入级和输出级。输入级包括：电流源Iref、第一输入支路和第二输入支路。电流源Iref的一端连接节点node1，另一端接地。第一输入支路设置在节点node1和节点node2之间。第二输入支路设置在节点node1和节点node3之间。第一输入支路包括第二输入晶体管NMOS晶体管N1，第二输入晶体管NMOS晶体管N1的源极连接节点node1，漏极连接节点node2，第二输入晶体管NMOS晶体管N1的栅极连接第一电压VIN，第二输入晶体管NMOS晶体管N1基于第一电压VIN产生电流。第一输入支路的电流等于第二输入晶体管NMOS晶体管N1的电流。第二输入支路包括：第三子输入支路和第四子输入支路。第三子输入支路包括第三输入晶体管NMOS晶体管N2，第四子输入支路包括第四输入晶体管NMOS晶体管N4。第三输入晶体管NMOS晶体管N2的源极连接节点node1，漏极连接节点node3，栅极接收第二电压Vref。第四输入晶体管NMOS晶体管N4的源极连接节点node1，漏极连接节点node3。第四输入晶体管NMOS晶体管N4的栅极通过第一开关S16连接关断电压，通过第一开关S17连接第二电压Vref。第二选择信号n_hys控制第一开关S16和S17的导通或断开。
输入级还包括：NMOS晶体管N11和NMOS晶体管N12。NMOS晶体管N11连接节点node2，NMOS晶体管N12连接节点node3。NMOS晶体管N11和NMOS晶体管N12的栅极接收偏置电压Vbias3。
放大级包括PMOS晶体管P27-P30。PMOS晶体管P27，PMOS晶体管P29，NMOS晶体管N11串联在电源端和节点node2之间。PMOS晶体管P28，PMOS晶体管P30，NMOS晶体管N12串联在电源端和节点node3之间。PMOS晶体管P27和PMOS晶体管P28的栅极接收偏置电压Vbias1，PMOS晶体管P28和PMOS晶体管P30的栅极接收偏置电压Vbias2。PMOS晶体管P30的漏极连接NMOS晶体管N12的漏极，作为迟滞比较器500的输出端。
图15所述的迟滞比较器500能够提供正迟滞窗口，可以使用在只需要正迟滞窗口的应用场景。相比与图8和图12所示的迟滞比较器，节省了晶体管数量，因此节省了版图面积。
参见图16，本申请还提供一种芯片，包括上述实施例的迟滞比较器以及与该迟滞比较器连接的其他电路元件，以实现其他电路元件对应的电路功能。
需要说明的是，在本发明的描述中，术语“第一”、“第二”仅用于方便描述不同的部件或名称，而不能理解为指示或暗示顺序关系、相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。
需要说明的是，虽然结合附图对本发明的具体实施例进行了详细地描述，但不应理解为对本发明的保护范围的限定。在权利要求书所描述的范围内，本领域技术人员不经创造性劳动即可做出的各种修改和变形仍属于本发明的保护范围。
本发明实施例的示例旨在简明地说明本发明实施例的技术特点，使得本领域技术人员能够直观了解本发明实施例的技术特点，并不作为本发明实施例的不当限定。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (12)

1.一种基于运放的迟滞比较器，所述迟滞比较器用于比较第一电压和第二电压，所述迟滞比较器包括：输入级、以及和所述输入级连接的放大级，
所述输入级包括：第一输入支路和第二输入支路，所述第一输入支路基于所述第一电压产生第一电流，所述第二输入支路基于所述第二电压产生第二电流，
所述第一输入支路包括N个连接的子输入支路，所述N由第一选择信号确定，若N为大于等于2个，所述N个子输入支路为并联连接，
所述第二输入支路包括M个连接的子输入支路，所述M由第二选择信号确定，若M为大于等于2个，所述M个子输入支路为并联连接，
所述M和N为正整数，所述M和N中至少一个大于等于2，
所述放大级包括：第一输入端、第二输入端、输出端，所述第一电流和所述第二电流分别连接所述第一输入端和第二输入端，当所述第一电流大于所述第二电流时，所述输出端输出第一电平，当所述第一电流小于所述第二电流时，所述输出端输出第二电平，所述第一电平和所述第二电平分别为高、低电平；
若所述N为大于等于2的正整数，则所述迟滞比较器提供负迟滞窗口，所述N个子输入支路的各子输入支路的输入晶体管的宽长比不同；若所述M为大于等于2的正整数，则所述迟滞比较器提供正迟滞窗口，所述M个子输入支路的各子输入支路的输入晶体管的宽长比不同。
2.根据权利要求1所述的迟滞比较器，其特征在于，若所述N为大于2的正整数，所述第一输入支路包括N-1个第一子输入支路和一个第二子输入支路，所述N-1个第一子输入支路中各第一输入晶体管的宽长比不同；若所述M为大于2的正整数，所述第二输入支路包括M-1个第四子输入支路和一个第三子输入支路，所述M-1个第四子输入支路中各第四输入晶体管的宽长比不同。
3.根据权利要求2所述的迟滞比较器，其特征在于，所述N-1个第一子输入支路中各第一输入晶体管的宽长比为递增或者递减；和/或，所述M-1个第四子输入支路中各第四输入晶体管的宽长为递增或者递减。
4.根据权利要求1所述的迟滞比较器，其特征在于，若所述N为大于等于2的正整数，所述第一输入支路包括：第一子输入支路和第二子输入支路，所述第一子输入支路包括第一输入晶体管，所述第一输入晶体管的栅极根据所述第一选择信号选择接收所述第一电压和关断电压之一，当所述第一输入晶体管的栅极接收所述第一电压时，所述第一子输入支路与所述第二子输入支路并联，当所述第一输入晶体管的栅极接收所述关断电压，所述第一子输入支路断开与所述第二子输入支路的连接，所述第二子输入支路包括第二输入晶体管，所述第二输入晶体管的栅极接收所述第一电压；
若所述N为1，所述第一输入支路包括：第二子输入支路，所述第二子输入支路包括第二输入晶体管，所述第二输入晶体管的栅极接收所述第一电压；
若所述M为大于等于2的正整数，所述第二输入支路包括：第三子输入支路和第四子输入支路，所述第四子输入支路包括第四输入晶体管，所述第四输入晶体管的栅极根据所述第二选择信号选择接收所述第二电压和所述关断电压之一，当所述第四输入晶体管的栅极接收所述第二电压时，所述第四子输入支路与所述第三子输入支路并联，当所述第四输入晶体管的栅极接收所述关断电压，所述第四子输入支路断开与所述第三子输入支路的连接，所述第三子输入支路包括第三输入晶体管，所述第三输入晶体管的栅极接收所述第二电压；
若所述M为1，所述第二输入支路包括：第三子输入支路，所述第三子输入支路包括第三输入晶体管，所述第三输入晶体管的栅极接收所述第二电压；
所述迟滞比较器还包括施密特触发器，所述施密特触发器的输入端连接所述放大级的所述输出端。
5.根据权利要求4所述的迟滞比较器，其特征在于，所述第一输入晶体管的栅极通过第一开关连接所述关断电压，通过第二开关连接所述第一电压，若所述第一选择信号为高电平，所述第一开关断开，所述第二开关导通，所述第一输入晶体管的栅极接收所述第一电压，若所述第一选择信号为低电平，令所述第一开关导通，所述第二开关断开，所述第一输入晶体管的栅极接收所述关断电压；
所述第四输入晶体管的栅极通过第三开关连接所述关断电压，通过第四开关连接所述第二电压，若所述第二选择信号为高电平，所述第三开关断开，所述第四开关导通，所述第四输入晶体管的栅极接收所述第二电压，若所述第二选择信号为低电平，令所述第三开关导通，所述第四开关断开，所述第四输入晶体管的栅极接收所述关断电压。
6.根据权利要求5所述的迟滞比较器，其特征在于，所述第二开关与所述第四开关采用传输门。
7.根据权利要求6所述的迟滞比较器，其特征在于，所述传输门包括并联的PMOS晶体管和NMOS晶体管，所述PMOS晶体管和所述NMOS晶体管的漏极并联接收所述第一电压或者所述第二电压，所述PMOS晶体管和所述NMOS晶体管的源极并联连接所述第一输入晶体管或者所述第四输入晶体管的栅极，所述NMOS晶体管的栅极接收第一选择信号，所述PMOS晶体管的栅极接收所述第一选择信号的反相信号。
8.根据权利要求1所述的迟滞比较器，其特征在于，若所述N为大于等于2的正整数，所述第一输入支路包括：第一子输入支路和第二子输入支路，所述第一子输入支路包括第一输入晶体管，所述第一输入晶体管的栅极接收所述第一电压，所述第一输入晶体管的漏极接收所述第一选择信号，所述第一选择信号控制所述第一子输入支路与所述第二子输入支路并联或者断开连接，所述第二子输入支路包括第二输入晶体管，所述第二输入晶体管的栅极接收所述第一电压；
若所述N为1，所述第一输入支路包括：第二子输入支路，所述第二子输入支路包括第二输入晶体管，所述第二输入晶体管的栅极接收所述第一电压；
若所述M为大于等于2的正整数，所述第二输入支路包括：第三子输入支路和第四子输入支路，所述第四子输入支路包括第四输入晶体管，所述第四输入晶体管的栅极接收所述第二电压，所述第四输入晶体管的漏极接收所述第二选择信号，所述第二选择信号控制所述第四子输入支路与所述第三子输入支路并联或者断开连接，所述第三子输入支路包括第三输入晶体管，所述第三输入晶体管的栅极接收所述第二电压；
若所述M为1，所述第二输入支路包括：第三子输入支路，所述第三子输入支路包括第三输入晶体管，所述第三输入晶体管的栅极接收所述第二电压。
9.根据权利要求8所述的迟滞比较器，其特征在于，所述第一输入晶体管的漏极通过第五开关接收所述第一选择信号，当所述第一选择信号为高电平，所述第五开关导通，令所述第一子输入支路与所述第二子输入支路并联，当所述第一选择信号为低电平，所述第五开关断开，令所述第一子输入支路与所述第二子输入支路断开连接；
所述第四输入晶体管的漏极通过第六开关接收所述第二选择信号，当所述第二选择信号为高电平，所述第六开关导通，令所述第四子输入支路与所述第三子输入支路并联，当所述第二选择信号为低电平，所述第六开关断开，令所述第四子输入支路断开与所述第三子输入支路的连接。
10.根据权利要求1-9中任一项所述的迟滞比较器，其特征在于，所述迟滞比较器接收第一使能信号和第二使能信号，所述第一使能信号用于使能所述负迟滞窗口，所述第二使能信号用于使能所述正迟滞窗口，所述第一选择信号根据所述第一使能信号和所述迟滞比较器的输出电平确定，所述第二选择信号根据所述第二使能信号和所述迟滞比较器的输出电平确定。
11.根据权利要10所述的迟滞比较器，其特征在于，若所述第一使能信号使能所述负迟滞窗口，所述迟滞比较器的输出电平为低电平，则所述第一选择信号为低电平，所述迟滞比较器的输出电平为高电平，则所述第一选择信号为高电平；
若所述第二使能信号使能所述正迟滞窗口，所述迟滞比较器的输出电平为低电平，则所述第二选择信号为高电平，所述迟滞比较器的输出电平为高电平，则所述第二选择信号为低电平。
12.一种芯片，其特征在于，包括权利要求1-11中任一项所述的迟滞比较器。
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