CN116072657A - 一种含沟槽电极的抗单粒子效应FinFET器件及其制备方法 - Google Patents
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Abstract
本发明公开了一种含沟槽电极的抗单粒子效应FinFET器件及其制备方法，所述器件包括衬底层、鳍部、浅沟槽隔离区、栅氧化层、沟槽金属电极和栅极，其中，浅沟槽隔离区设置在衬底层上表面，鳍部设置在浅沟槽隔离区上方中心区域且向下延伸至衬底层上表面，鳍部沿纵向方向包括位于两端的源极和漏极以及位于源极与漏极之间的导电沟道；鳍部的纵向方向两侧分别设置有一个沟槽金属电极，沟槽金属电极的侧面与鳍部相间隔且沟槽金属电极的下表面延伸至衬底层内部；栅氧化层覆盖在导电沟道的上表面和侧面；栅极覆盖在栅氧化层上表面和侧面。本发明通过在FinFET器件的衬底上制造两个沟槽电极，调控Fin下方的电场，解决了FinFET器件抗单粒子效应能力较弱的缺点。
Description
技术领域
本发明属于半导体器件技术领域，具体涉及一种含沟槽电极的抗单粒子效应FinFET器件及其制备方法。
背景技术
随着航天科技的飞速发展，需要应用在各种空间辐照环境下的电子设备越来越多。目前，空间辐照环境作用于电子系统后引发的辐照效应已经成为航天器失效的重要原因。根据欧空局2011年发布的相关统计数据，其在轨运行的4颗同步卫星，50年间发生的故障总数中约有75％是由辐照效应引起的，而对于近地轨道运行的卫星，该比例更是高达90％。可见，辐照效应是航天器发生故障的主要诱因，深入开展空天应用集成电路抗辐照加固技术研究已经成为决定航天工程成败的重要因素。
单粒子效应(Single Event Effects，SEE)作为数字信号电路中比较关注的一种辐射效应，也成为了航天以及国防领域中的研究中的热点。单个高能粒子在进入半导体器件的敏感区域时，在其入射径迹上与器件相互作用而电离产生大量电荷，这些电荷被器件漏端收集从而诱发电流脉冲产生，从而导致器件逻辑状态改变或器件永久性损伤，直接威胁航天器及军事探测设备的安全运行，因此抗单粒子器件受到了广泛关注。
FinFET(Fin Field-Effect Transistor，鳍式场效应晶体管)作为一种新型的多栅立体结构晶体管，其沟道是被栅环绕的，连接源区与漏区的窄高形沟道的形状与鱼鳍类似，称之为鳍(Fin)。FinFET晶体管结构的面积相对平面晶体管的面积小，且增强了栅极对沟道电势的控制作用，较好地抑制了短沟道效应等问题，因此FinFET技术逐渐成为芯片造商的主流工艺。
FinFET器件对单粒子效应十分敏感。FinFET器件抗单粒子效应能力较弱的主要原因在于FinFET工艺下，器件特征尺寸更加缩小，电路工作电压下降，较少的收集电荷就可以使FinFET器件发生单粒子翻转，从而使大规模集成电路的错误率升高，影响电子设备的可靠性。重离子入射现有的常规FinFET器件时，会与硅材料相互作用，在Fin的下方产生大量的电子-空穴对，这些感生的电子-空穴会在源漏电压的作用下分离而发生定向移动，最终被器件电极收集形成瞬态电流，从而对器件或电路敏感节点的电压造成干扰，严重的就会发生单粒子翻转或者多位翻转的现象。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种含沟槽电极的抗单粒子效应FinFET器件及其制备方法。本发明要解决的技术问题通过以下技术方案实现：
本发明的一个方面提供了一种含沟槽电极的抗单粒子效应FinFET器件，包括衬底层、鳍部、浅沟槽隔离区、栅氧化层、沟槽金属电极和栅极，其中，
所述浅沟槽隔离区设置在所述衬底层的上表面，所述鳍部设置在所述浅沟槽隔离区上方中心区域且向下延伸至与所述衬底层的上表面接触，所述鳍部沿纵向方向包括位于两端的源极和漏极以及位于所述源极与所述漏极之间的导电沟道；
所述鳍部的纵向方向两侧分别设置有一个沟槽金属电极，所述沟槽金属电极的侧面与所述鳍部相间隔且所述沟槽金属电极的下表面延伸至所述衬底层内部；所述栅氧化层覆盖在所述导电沟道的上表面和侧面；所述栅极覆盖在所述栅氧化层的上表面和侧面。
在本发明的一个实施例中，所述抗单粒子效应FinFET器件包括多个鳍部，所述多个鳍部平行设置在所述浅沟槽隔离区的上表面中心区域且均向下延伸至与所述衬底层的上表面接触。
在本发明的一个实施例中，所述衬底层采用Si材料，所述衬底层掺杂磷离子或砷离子，掺杂浓度为1×1016cm-3～5×1016cm-3。
在本发明的一个实施例中，所述浅沟槽隔离区采用Si3N4材料，所述栅氧化层采用HfO2材料。
在本发明的一个实施例中，所述鳍部采用Si材料，其中，所述源极和所述漏极均为N型掺杂，掺杂浓度为1×1019cm-3～1×1021cm-3；所述导电沟道为P型掺杂，掺杂浓度为1×1017cm-3～5×1017cm-3。
在本发明的一个实施例中，所述沟槽金属电极与所述鳍部的距离为10nm～50nm。
在本发明的一个实施例中，所述沟槽金属电极采用Al、Ni、Ti、铬镍合金中的一种；所述栅极采用Al、Ni、Ti、铬镍合金中的一种。
本发明的另一方面提供了一种含沟槽电极的抗单粒子效应FinFET器件的制备方法，用于制备上述实施例中任一项所述的含沟槽电极的抗单粒子效应FinFET器件，所述制备方法包括：
S1：在Si材料中掺杂磷离子或砷离子，形成P型衬底层；
S2：在所述P型衬底层的上表面制备至少一个鳍部，所述鳍部包括位于两端的源极和漏极以及位于所述源极和所述漏极之间的导电沟道；
S3：在所述鳍部两侧的P型衬底层上表面制备浅沟槽隔离区；
S4：在所述鳍部两侧的所述浅沟槽隔离区上制备沟槽，且所述沟槽向下延伸至所述P型衬底层内部；
S5：在所述鳍部上形成位于两端的源极和漏极以及位于中间的导电沟道，并在所述导电沟道上制备栅氧化层；
S6：在所述沟槽内部形成沟槽金属电极，并在所述栅氧化层上形成栅极。
在本发明的一个实施例中，所述S2包括：
S2.1：在所述衬底层1上依次制备Si3N4层与多晶硅辅助层；
S2.2：刻蚀掉所述多晶硅辅助层两侧以形成位于所述Si3N4层上表面中间的硬掩膜版辅助层，并在所述Si3N4层和所述硬掩膜版辅助层上生长SiO2以形成覆盖所述Si3N4层和所述硬掩膜版辅助层的SiO2层；
S2.3：刻蚀所述SiO2层形成位于所述硬掩膜版辅助层两侧的侧墙；随后去除所述侧墙之间的硬掩膜版辅助层；
S2.4：以所述侧墙为掩模版，对所述Si3N4层和所述衬底层进行光刻，刻蚀掉侧墙未覆盖区域的Si3N4层和部分厚度的衬底层，以形成鳍部；随后去除所述侧墙，并保留鳍部上方的Si3N4层。
在本发明的一个实施例中，所述S5包括：
采用磷离子注入法在所述鳍部纵向方向的两端进行N型掺杂，形成源极与漏极；采用硼离子注入法对所述鳍部的源极和漏极之间的导电沟道进行P型掺杂；退火，随后在所述鳍部的导电沟道上表面和侧面沉积HfO2材料以形成栅氧化物层。
与现有技术相比，本发明的有益效果有：
1、本发明通过刻蚀Si衬底产生沟槽并向沟槽中淀积金属，在FinFET器件的衬底制造了两个沟槽电极，调控Fin下方的电场，解决了FinFET器件抗单粒子效应能力较弱的缺点。在器件工作时，控制这两个沟槽电极之间的电压来引入外加电场，使得粒子入射产生的电子-空穴对迅速地漂移出敏感区域，从而减少了漏极的电荷收集量和瞬态电流，达到了抗单粒子效应的目的。
2、本发明与现有FinFET工艺兼容，提升了FinFET器件在空间环境中抗单粒子辐照的性能，具有强大的应用潜力，是一种应用于高稳定性、高性能的、抗单粒子效应的体硅FinFET的理想结构。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种含沟槽电极的抗单粒子效应FinFET晶体管的结构示意图；
图2是本发明实施例提供的一种鳍部的具体示意图；
图3是本发明实施例提供的一种含沟槽电极的抗单粒子效应FinFET晶体管的工艺流程图；
图4是常规FinFET器件在单粒子仿真下的电子分布图(纵向截面图)；
图5是本发明实施例提供的一种含沟槽电极的抗单粒子效应FinFET晶体管器件在单粒子仿真下的电子分布图(纵向截面图)；
图6是常规FinFET器件与本发明实施例五的FinFET晶体管在单粒子入射情况下的电流瞬态曲线图。
附图标记说明：
1-衬底层；2-鳍部；21-源极；22-导电沟道；23-漏极；3-浅沟槽隔离区；4-栅氧化层；5-沟槽金属电极；6-栅极。
具体实施方式
为了进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施方式，对依据本发明提出的一种含沟槽电极的抗单粒子效应FinFET器件及其制备方法进行详细说明。
有关本发明的前述及其他技术内容、特点及功效，在以下配合附图的具体实施方式详细说明中即可清楚地呈现。通过具体实施方式的说明，可对本发明为达成预定目的所采取的技术手段及功效进行更加深入且具体地了解，然而所附附图仅是提供参考与说明之用，并非用来对本发明的技术方案加以限制。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的物品或者设备中还存在另外的相同要素。
实施例一
请参见图1和图2，图1是本发明实施例提供的一种含沟槽电极的抗单粒子效应FinFET器件的结构示意图，图2是本发明实施例提供的一种鳍部的具体示意图。该抗单粒子效应FinFET器件包括衬底层1、鳍部2、浅沟槽隔离区3、栅氧化层4、沟槽金属电极5和栅极6，其中，浅沟槽隔离区3设置在衬底层1的上表面，鳍部2设置在浅沟槽隔离区3上方中心区域且向下延伸至与衬底层1的上表面接触，鳍部2沿纵向方向包括位于两端的源极21和漏极23以及位于源极21与漏极23之间的导电沟道22。换句话说，每个鳍部2的纵向上包括依次连接的源极21、导电沟道22和漏极23，如图2所示。
鳍部2的纵向方向两侧分别设置有一个沟槽金属电极5，沟槽金属电极5的侧面与鳍部2相间隔且沟槽金属电极5的下表面延伸至衬底层1内部。在本实施例中，沟槽金属电极5的下端嵌入在浅沟槽隔离区3与衬底层1之中，嵌入深度为100nm～500nm。鳍部2两侧的两个沟槽金属电极可以在鳍部2的下方形成可控的电场，以减小漏极的收集电荷，降低单粒子效应对器件的影响。
沟槽金属电极5与鳍部2的距离为10nm～50nm。
栅氧化层4覆盖在导电沟道22的上表面和侧面；栅极6覆盖在栅氧化层4的上表面和侧面。
在本实施例中，该抗单粒子效应FinFET器件可以包括多个鳍部2，多个鳍部2平行设置在浅沟槽隔离区3的上表面中心区域且均向下延伸至与衬底层1的上表面接触。
进一步地，衬底层1采用Si材料，衬底层1掺杂磷离子或砷离子，掺杂浓度为1×1016cm-3～5×1016cm-3。浅沟槽隔离区3采用Si3N4材料，栅氧化层4采用HfO2材料。鳍部2采用Si材料，其中，源极21和漏极23均为N型掺杂，掺杂浓度为1×1019cm-3～1×1021cm-3；导电沟道22为P型掺杂，掺杂浓度为1×1017cm-3～5×1017cm-3。
进一步地，沟槽金属电极5与鳍部2的距离为10nm～50nm。沟槽金属电极5采用Al、Ni、Ti、铬镍合金中的一种；栅极6采用Al、Ni、Ti、铬镍合金中的一种。
本实施例的抗单粒子效应FinFET器件通过刻蚀Si衬底产生沟槽并向沟槽中淀积金属，在FinFET器件的衬底制造了两个沟槽电极，调控Fin下方的电场，解决了FinFET器件抗单粒子效应能力较弱的缺点。在器件工作时，控制这两个沟槽电极之间的电压来引入外加电场，使得粒子入射产生的电子-空穴对迅速地漂移出敏感区域，从而减少了漏极的电荷收集量和瞬态电流，达到了抗单粒子效应的目的。
实施例二
在实施例一的基础上，本实施例提供了一种含沟槽电极的抗单粒子效应FinFET器件的制备方法，请参见图3，图3是本发明实施例提供的一种含沟槽电极的抗单粒子效应FinFET晶体管的工艺流程图。所述制备方法包括：
S1：在Si材料中掺杂磷离子或砷离子，形成P型衬底层，如图3(a)所示。
具体地，使用热扩散法在Si材料中掺杂离子，形成P型衬底层，掺杂离子为磷或砷，掺杂浓度为1×1016cm-3～5×1016cm-3。
S2：在所述P型衬底层的上表面制备至少一个鳍部，所述鳍部包括位于两端的源极和漏极以及位于所述源极和所述漏极之间的导电沟道；
在本实施例中，步骤S2包括：
S2.1：在所述衬底层1上依次制备Si3N4层与多晶硅辅助层。
具体地，采用PECVD(等离子体增强化学气相沉积)在衬底层1上淀积Si3N4以形成Si3N4层a，采用LPCVD(低压化学气相沉积)在Si3N4层a上淀积多晶硅以形成多晶硅辅助层b，如图3(b)所示。
S2.2：刻蚀掉多晶硅辅助层b左右两侧以形成位于Si3N4层a上表面中间的硬掩膜版辅助层c，并在Si3N4层a和硬掩膜版辅助层c上生长SiO2以形成覆盖Si3N4层a和硬掩膜版辅助层c的SiO2层d，如图3(c)所示。
S2.3：刻蚀SiO2层d形成位于硬掩膜版辅助层c两侧的侧墙e；随后去除侧墙e之间的硬掩膜版辅助层c。
S2.4：以侧墙e为硬掩模版，对Si3N4层a和衬底层1进行光刻，刻蚀掉侧墙e未覆盖区域的Si3N4层a和部分厚度的衬底层1，以形成鳍部2，如图3(f)所示。随后去除侧墙e，并保留鳍部上方的Si3N4层a，如图3(g)所示。
S3：在所述鳍部两侧的P型衬底层上表面制备浅沟槽隔离区。
采用HDPCVD(高密度等离子体化学气相淀积)在鳍部2两侧的衬底层1上沉积SiO2，以形成覆盖衬底层1的氧化物层f；通过CMP(化学机械抛光)对氧化物层f进行平坦化处理，以暴露Si3N4层a的上表面，如图3(h)所示；以Si3N4层a为硬掩模版，采用湿法刻蚀法，在刻蚀部分高度的氧化物层f，以保留位于衬底层1上的氧化物层f，所保留的氧化物层f的高度为40nm，并将所保留的氧化物层f作为浅沟槽隔离区3，如图3(i)所示。
S4：在所述鳍部两侧的所述浅沟槽隔离区上制备沟槽，且所述沟槽向下延伸至所述P型衬底层内部。
具体地，将淀积有SiO2层的衬底放入反应离子刻蚀机中，设置反应离子刻蚀的工艺条件为：刻蚀气体为CHF3，气体压强为2～20Pa，射频功率为400～500W，气体流量为30～40sccm，反应腔室温度为30～50℃，采用反应离子刻蚀法刻蚀鳍部2两侧的浅沟槽隔离区3和衬底层1以形成两个沟槽g，两个沟槽g分别位于鳍部的前后两侧，如图3(j)所示，沟槽的深度为100nm～500nm，距鳍部10nm～50nm。
S5：在所述鳍部上形成位于两端的源极和漏极以及位于中间的导电沟道，并在所述导电沟道上制备栅氧化层。
具体地，采用磷离子注入法在所述鳍部纵向方向的两端进行N型掺杂，形成源极与漏极；采用硼离子注入法对所述鳍部的源极和漏极之间的导电沟道进行P型掺杂；退火，以修复离子注入造成的Si表面晶体损伤，随后在所述鳍部的导电沟道上表面和侧面沉积HfO2材料以形成栅氧化物层4，如图3(k)所示。
其中，N型掺杂浓度为1×1019cm-3～1×1021cm-3，P型掺杂浓度为1×1017cm-3～5×1017cm-3。
S6：在所述沟槽内部形成沟槽金属电极，并在所述栅氧化层上形成栅极。
在真空环境中采用溅射工艺在沟槽g中沉积金属Al以形成沟槽金属电极5；在真空环境中采用溅射工艺在多个栅氧化物层4的上表面和侧面沉积栅极金属Al，形成整体栅极6，完成整个场效应晶体管的制作，如图3(l)所示。
本实施例含沟槽电极的抗单粒子效应FinFET器件的制备方法与现有FinFET工艺兼容，提升了FinFET器件在空间环境中抗单粒子辐照的性能，具有强大的应用潜力，所制备的FinFET器件是一种应用于高稳定性、高性能的、抗单粒子效应的体硅FinFET的理想结构。
实施例三
在上述实施例的基础上，本实施例提供了一种含沟槽电极的抗单粒子效应FinFET晶体管的制备方法，包括：
步骤1：制备掺杂衬底层1。
具体地，选取Si作为衬底材料；使用热扩散法在Si材料中掺杂磷离子，形成掺杂浓度为1×1016cm-3的P型衬底层。
步骤2：在衬底层1上制备Si3N4层a与多晶硅辅助层b。
具体地，采用PECVD(等离子体增强化学气相沉积)在衬底层1上淀积Si3N4以形成Si3N4层a；随后，采用LPCVD(低压化学气相沉积)在Si3N4层a上淀积多晶硅以形成多晶硅辅助层b。
步骤3：在Si3N4层a上制备硬掩膜版辅助层c和SiO2层d。
具体地，刻蚀多晶硅辅助层b的左右两侧以形成位于Si3N4层a上表面中间的硬掩膜版辅助层c；随后，使用PECVD在Si3N4层a和硬掩膜版辅助层c上生长SiO2以形成覆盖Si3N4层a和硬掩膜版辅助层c的SiO2层d。
步骤4：在Si3N4层a上制备侧墙e。
具体地，采用等离子体刻蚀法刻蚀SiO2层d形成位于硬掩膜版辅助层c两侧的侧墙e；随后采用RIE(反应离子刻蚀法)去除硬掩膜版辅助层c。
步骤5：在衬底层1上制备鳍部2。
具体地，以侧墙e为硬掩模版，对Si3N4层a和衬底层1进行光刻，刻蚀掉侧墙e未覆盖区域的Si3N4层a和部分厚度的衬底层1，以形成鳍部2；随后采用反应离子刻蚀方法刻蚀去除侧墙e，保留鳍部2上方的Si3N4层a。在本实施例中，对衬底层1的刻蚀深度为50nm～100nm。
步骤6：在鳍部2的两侧制备浅沟槽隔离区3。
具体地，采用HDPCVD(高密度等离子体化学气相淀积)在鳍部2两侧的衬底层1上沉积SiO2，以形成覆盖衬底层1的氧化物层f；通过CMP(化学机械抛光)对氧化物层f进行平坦化处理，以暴露Si3N4层a的上表面；以Si3N4层a为硬掩模版，采用湿法刻蚀法刻蚀部分高度的氧化物层f，以保留位于衬底层上的氧化物层f，所保留的氧化物层f的高度为40nm，并将所保留的氧化物层f作为浅沟槽隔离区3。
步骤7：制备沟槽g。
具体地，将淀积有SiO2层的衬底放入反应离子刻蚀机中，设置刻蚀气体为CHF3，气体压强为10Pa，射频功率为450W，气体流量为37sccm，反应腔室温度为40℃，采用反应离子刻蚀法刻蚀浅沟槽隔离区3和衬底层1以形成两个沟槽g，两个沟槽g分别位于鳍部的前后两侧，沟槽的深度为100nm，距鳍部10nm。
步骤8：在鳍部2上制备栅氧化层4。
具体地，采用磷离子注入法在鳍部2纵向的两端进行的N型掺杂，掺杂浓度为1×1019cm-3，形成源极与漏极；采用硼离子注入法对每个鳍部2的源极和漏极之间的导电沟道进行P型掺杂，掺杂浓度为1×1017cm-3；退火，以修复离子注入造成的Si表面晶体损伤；采用PECVD在每个鳍部2的导电沟道上表面和侧面沉积HfO2以形成栅氧化物层4。
步骤9：制备沟槽金属电极与栅极。
具体地，在真空环境中采用溅射工艺在沟槽g中沉积金属Al以形成沟槽金属电极5；在真空环境中采用溅射工艺在多个栅氧化物层4的上表面和侧面沉积栅极金属Al，形成整体栅极6，完成整个场效应晶体管的制作。
实施例四
在上述实施例的基础上，本实施例提供了另一种含沟槽电极的抗单粒子效应FinFET晶体管的制备方法，包括：
步骤一，制备掺杂衬底层1。
1a)选取Si作为衬底材料；
1b)使用热扩散法在Si材料中掺杂砷离子，形成掺杂浓度为3×1016cm-3的P型衬底层。
步骤二，在衬底层1上制备Si3N4层a与多晶硅辅助层b。
2a)采用PECVD方法在衬底层1上淀积Si3N4以形成Si3N4层a；
2b)采用LPCVD在Si3N4层a上淀积多晶硅以形成多晶硅辅助层b。
步骤三，在Si3N4层a上制备硬掩膜版辅助层c与SiO2层d。
3a)刻蚀多晶硅辅助层b的左右两侧以形成位于Si3N4层a中部的硬掩膜版辅助层c；
3b)使用PECVD在Si3N4层a与硬掩膜版辅助层c上生长SiO2以形成SiO2层d。
步骤四，在Si3N4层a上制备侧墙e。
4a)采用等离子体刻蚀法刻蚀掉部分SiO2以在硬掩膜版辅助层c两侧形成侧墙e；
4b)采用RIE去除硬掩膜版辅助层c。
步骤五，在衬底层1上制备鳍部2。
5a)以侧墙e为硬掩模版，对Si3N4层a和衬底层1进行光刻，刻蚀掉未被侧墙e覆盖的Si3N4层a和部分厚度的衬底层1，以形成鳍部2；
5c)采用反应离子刻蚀方法刻蚀去除侧墙e，保留鳍部2上方的Si3N4层a。
步骤六，制备浅沟槽隔离区3。
6a)采用HDPCVD在衬底层1上沉积SiO2，以制备覆盖衬底层的氧化物层f；
6b)通过CMP对氧化物层f进行平坦化处理，以暴露Si3N4层a的上表面；
6c)以Si3N4层a为硬掩模版，采用湿法刻蚀法刻蚀部分高度的氧化物层f，以保留位于衬底层1上的氧化物层f，所保留的氧化物层高度为50nm，并将所保留的氧化物层f作为浅沟槽隔离区3。
步骤七，制备沟槽g。
7a)将淀积有SiO2层的衬底放入反应离子刻蚀机中，设置刻蚀气体为CHF3，气体压强为2Pa，射频功率为400W，气体流量为30sccm，反应腔室温度为30℃，采用反应离子刻蚀法刻蚀浅沟槽隔离区3；
7b)采用反应离子刻蚀法继续刻蚀衬底层1以形成两个沟槽g，沟槽的深度为300nm，距鳍部30nm。
步骤八，在鳍部2上制备栅氧化层4。
8a)采用磷离子注入法在鳍部纵向的两端进行N型掺杂，掺杂浓度为1×1021cm-3，形成源极与漏极；
8b)采用硼离子注入法对源极与漏极之间的导电沟道进行P型掺杂，掺杂浓度为3×1017cm-3；
8c)退火，以修复离子注入造成的Si表面晶体损伤；
8d)采用PECVD在每个鳍部的导电沟道上沉积HfO2以形成栅氧化物层4。
步骤九，制备沟槽金属电极与栅极。
9a)在真空环境中采用溅射工艺在沟槽中沉积金属Ni以形成沟槽金属电极5；
9b)在真空环境中采用溅射工艺在多个栅氧化物层4上沉积栅极金属Ni，形成整体栅极6，完成整个场效应晶体管的制作。
实施例五
在上述实施例的基础上，本实施例提供了另一种含沟槽电极的抗单粒子效应FinFET晶体管的制备方法，包括：
步骤a，制备掺杂衬底层1。
a1)选取Si作为衬底材料；
a2)使用热扩散法在Si材料中掺杂磷离子，形成掺杂浓度为5×1016cm-3的P型衬底层。
步骤b，在衬底层1上制备Si3N4层a与多晶硅辅助层b。
b1)采用PECVD在所述衬底层上淀积Si3N4以形成Si3N4层a；
b2)采用LPCVD在Si3N4层a上淀积多晶硅以形成多晶硅辅助层b。
步骤c，在Si3N4层a上制备硬掩膜版辅助层c与SiO2层d。
c1)刻蚀多晶硅辅助层b的左右两侧以形成位于Si3N4层a中部的硬掩膜版辅助层c；
c2)使用PECVD在Si3N4层a与硬掩膜版辅助层c上生长SiO2以形成SiO2层d。
步骤d，在Si3N4层a上制备侧墙e。
d1)采用等离子体刻蚀法刻蚀掉部分SiO2以在硬掩膜版辅助层c两侧形成侧墙e；
d2)采用RIE去除硬掩膜版辅助层c；
步骤e，在衬底层1上制备鳍2。
e1)以侧墙e为硬掩模版，对Si3N4层a和衬底层1进行光刻，刻蚀掉未被侧墙e覆盖的Si3N4层a和部分厚度的衬底层1，以形成鳍部2；
e2)采用反应离子刻蚀方法刻蚀去除侧墙e，保留鳍部2上方的Si3N4层a。
步骤f，制备浅沟槽隔离区3。
f1)采用HDPCVD在衬底层1上沉积SiO2，以制备覆盖衬底层的氧化物层f；
f2)通过CMP对氧化物层f进行平坦化处理，以暴露Si3N4层a的上表面；
f3)以Si3N4层a为硬掩模版，采用湿法刻蚀法刻蚀部分高度的氧化物层，以保留位于衬底层上的氧化物层f，所保留的氧化物层高度为60nm，并将所保留的氧化物层f作为浅沟槽隔离区3。
步骤g，制备沟槽g。
g1)将淀积有SiO2层的衬底放入反应离子刻蚀机中，设置刻蚀气体为CHF3，气体压强为2Pa，射频功率为400W，气体流量为30sccm，反应腔室温度为30℃，采用反应离子刻蚀法刻蚀浅沟槽隔离区3；
g2)采用反应离子刻蚀法继续刻蚀衬底层1以形成两个沟槽g，沟槽的深度为500nm，距鳍部50nm。
步骤h，在鳍部2上制备栅氧化层4。
h1)采用磷离子注入法在鳍部纵向的两端进行N型掺杂，掺杂浓度为1×1020cm-3，形成源极与漏极；
h2)采用硼离子注入法对源极与漏极之间的导电沟道进行P型掺杂，掺杂浓度为5×1017cm-3；
h3)退火，以修复离子注入造成的Si表面晶体损伤；
h4)采用PECVD在每个鳍部的导电沟道上沉积HfO2以形成栅氧化物层4；
步骤i，制备沟槽金属电极5与栅极6。
i1)在真空环境中采用溅射工艺在沟槽中沉积金属Ti以形成沟槽金属电极5；
i2)在真空环境中采用溅射工艺在多个栅氧化物层4上沉积栅极金属Ti，形成整体栅极6，完成整个场效应晶体管的制作。
进一步地，为了体现本发明实施例含沟槽电极的抗单粒子效应FinFET晶体管相较于常规FinFET器件的抗单粒子效果，将通过以下仿真效果进行说明：
(一)仿真参数
设漏极电压0.8V，栅极电压0V，源极和衬底接地，沟槽金属电极偏置电压为0.2V；入射粒子能量LET值为20MeV·cm2/mg，特征半径为0.05um，从漏极垂直入射。
(二)仿真内容
在上述参数条件下，使用Silvaco TCAD软件的器件仿真功能对常规FinFET晶体管和本发明实施例五的晶体管进行单粒子效应的仿真，请参见图4至图6，其中，图4是常规FinFET器件在单粒子仿真下的电子分布图(纵向截面图)；图5是本发明实施例提供的一种含沟槽电极的抗单粒子效应FinFET晶体管器件在单粒子仿真下的电子分布图(纵向截面图)；图6是常规FinFET器件与本发明实施例五的FinFET晶体管在单粒子入射情况下的电流瞬态曲线图。
从图4和图5可以看出，常规FinFET器件在离子轨道周围具有径向对称的电势分布；在相同的粒子入射条件下，本发明实施例五制备的器件由于沟槽电极的存在，Fin下方区域的电子密度分配显著减少，它捕获了单粒子入射产生的大量电子，避免了扩散到漏区。空穴密度的结果与电子密度的结果类似。
从图6可以看出，本发明抗单粒子效应的FinFET漏极电流峰值为0.5mA，通过求电流对时间的积分可得收集电荷为3.22fF，常规的FinFET漏极电流峰值为1.75mA，通过求电流对时间的积分可得收集电荷为13.34fF，本发明抗单粒子结构的漏极电流峰值更小，收集电荷也更少，在单粒子辐照条件下具有更好的性能。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (10)
1.一种含沟槽电极的抗单粒子效应FinFET器件，其特征在于，包括衬底层(1)、鳍部(2)、浅沟槽隔离区(3)、栅氧化层(4)、沟槽金属电极(5)和栅极(6)，其中，
所述浅沟槽隔离区(3)设置在所述衬底层(1)的上表面，所述鳍部(2)设置在所述浅沟槽隔离区(3)上方中心区域且向下延伸至与所述衬底层(1)的上表面接触，所述鳍部(2)沿纵向方向包括位于两端的源极(21)和漏极(23)以及位于所述源极(21)与所述漏极(23)之间的导电沟道(22)；
所述鳍部(2)的纵向方向两侧分别设置有一个沟槽金属电极(5)，所述沟槽金属电极(5)的侧面与所述鳍部(2)相间隔且所述沟槽金属电极(5)的下表面延伸至所述衬底层(1)内部；所述栅氧化层(4)覆盖在所述导电沟道(22)的上表面和侧面；所述栅极(6)覆盖在所述栅氧化层(4)的上表面和侧面。
2.根据权利要求1所述的含沟槽电极的抗单粒子效应FinFET器件，其特征在于，包括多个鳍部(2)，所述多个鳍部(2)平行设置在所述浅沟槽隔离区(3)的上表面中心区域且均向下延伸至与所述衬底层(1)的上表面接触。
3.根据权利要求1所述的含沟槽电极的抗单粒子效应FinFET器件，其特征在于，所述衬底层(1)采用Si材料，所述衬底层(1)掺杂磷离子或砷离子，掺杂浓度为1×1016cm-3～5×1016cm-3。
4.根据权利要求1所述的含沟槽电极的抗单粒子效应FinFET器件，其特征在于，所述浅沟槽隔离区(3)采用Si3N4材料，所述栅氧化层(4)采用HfO2材料。
5.根据权利要求1所述的含沟槽电极的抗单粒子效应FinFET器件，其特征在于，所述鳍部(2)采用Si材料，其中，所述源极(21)和所述漏极(23)均为N型掺杂，掺杂浓度为1×1019cm-3～1×1021cm-3；所述导电沟道(22)为P型掺杂，掺杂浓度为1×1017cm-3～5×1017cm-3。
6.根据权利要求1所述的含沟槽电极的抗单粒子效应FinFET器件，其特征在于，所述沟槽金属电极(5)与所述鳍部(2)的距离为10nm～50nm。
7.根据权利要求1所述的含沟槽电极的抗单粒子效应FinFET器件，其特征在于，所述沟槽金属电极(5)采用Al、Ni、Ti、铬镍合金中的一种；所述栅极(6)采用Al、Ni、Ti、铬镍合金中的一种。
8.一种含沟槽电极的抗单粒子效应FinFET器件的制备方法，其特征在于，用于制备权利要求1至7中任一项所述的含沟槽电极的抗单粒子效应FinFET器件，所述制备方法包括：
S1：在Si材料中掺杂磷离子或砷离子，形成P型衬底层；
S2：在所述P型衬底层的上表面制备至少一个鳍部，所述鳍部包括位于两端的源极和漏极以及位于所述源极和所述漏极之间的导电沟道；
S3：在所述鳍部两侧的P型衬底层上表面制备浅沟槽隔离区；
S4：在所述鳍部两侧的所述浅沟槽隔离区上制备沟槽，且所述沟槽向下延伸至所述P型衬底层内部；
S5：在所述鳍部上形成位于两端的源极和漏极以及位于中间的导电沟道，并在所述导电沟道上制备栅氧化层；
S6：在所述沟槽内部形成沟槽金属电极，并在所述栅氧化层上形成栅极。
9.根据权利要求8所述的含沟槽电极的抗单粒子效应FinFET器件的制备方法，其特征在于，所述S2包括：
S2.1：在所述衬底层1上依次制备Si3N4层与多晶硅辅助层；
S2.2：刻蚀掉所述多晶硅辅助层两侧以形成位于所述Si3N4层上表面中间的硬掩膜版辅助层，并在所述Si3N4层和所述硬掩膜版辅助层上生长SiO2以形成覆盖所述Si3N4层和所述硬掩膜版辅助层的SiO2层；
S2.3：刻蚀所述SiO2层形成位于所述硬掩膜版辅助层两侧的侧墙；随后去除所述侧墙之间的硬掩膜版辅助层；
S2.4：以所述侧墙为掩模版，对所述Si3N4层和所述衬底层进行光刻，刻蚀掉侧墙未覆盖区域的Si3N4层和部分厚度的衬底层，以形成鳍部；随后去除所述侧墙，并保留鳍部上方的Si3N4层。
10.根据权利要求8或9所述的含沟槽电极的抗单粒子效应FinFET器件的制备方法，其特征在于，所述S5包括：
采用磷离子注入法在所述鳍部纵向方向的两端进行N型掺杂，形成源极与漏极；采用硼离子注入法对所述鳍部的源极和漏极之间的导电沟道进行P型掺杂；退火，随后在所述鳍部的导电沟道上表面和侧面沉积HfO2材料以形成栅氧化物层。
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