CN116017974A - 半导体器件 - Google Patents

Abstract

一种半导体器件可以包括：位线结构，在衬底上；接触插塞结构，在衬底上位于位线结构之间；以及电容器，电连接到接触插塞结构。接触插塞结构可以包括依次堆叠的第一接触插塞、第二接触插塞和第三接触插塞。第二接触插塞的上表面包括上凹部。第三接触插塞可以填充上凹部，并且可以在上凹部上方突出。第三接触插塞的上表面可以高于位线结构的顶表面。

Description

半导体器件

相关申请的交叉引用

本申请要求2021年10月19日在韩国知识产权局(KIPO)递交的韩国专利申请No.10-2021-0139079的优先权，其全部内容通过引用合并于此。

技术领域

实施例涉及一种半导体器件。更具体地，实施例涉及DRAM器件。

背景技术

由于动态随机存取存储(DRAM)器件高度集成，用于电连接下部杂质区和上部电容器的接触插塞结构可能具有较高的高度。因此，这可能破坏接触插塞结构的上部，或者可能发生相邻接触插塞结构之间的桥接故障。因此，可能会发生DRAM器件的操作失败。

发明内容

示例实施例提供了一种具有良好特性的半导体器件。

示例实施例提供了一种用于制造具有良好特性的半导体器件的方法。

根据示例实施例，提供了一种半导体器件。半导体器件可以包括：位线结构，在衬底上；接触插塞结构，在衬底上位于位线结构之间；以及电容器，电连接到接触插塞结构。接触插塞结构可以包括依次堆叠的第一接触插塞、第二接触插塞和第三接触插塞。第二接触插塞的上表面包括上凹部。第三接触插塞可以填充上凹部，并且可以在上凹部上方突出。第三接触插塞的上表面可以高于位线结构的顶表面。

根据示例实施例，提供了一种半导体器件。半导体器件可以包括：位线结构，在衬底上；接触插塞结构，在衬底上位于位线结构之间；以及电容器，电连接到接触插塞结构。接触插塞结构可以包括：依次堆叠的包括多晶硅的第一接触插塞、在第一接触插塞上的包括金属的第二接触插塞、以及在第二接触插塞上的包括金属的第三接触插塞。第二接触插塞的顶表面可以低于位线结构的顶表面。第三接触插塞的上表面可以高于位线结构的顶表面。第三接触插塞中的最下第三接触插塞可以低于第二接触插塞的顶表面。第三接触插塞的第一侧壁可以接触位线结构的第一位线结构的侧壁。

根据示例实施例，提供了一种半导体器件。半导体器件可以包括：衬底，包括由隔离图案限定的有源图案；栅结构，掩埋在衬底的有源图案和隔离图案中；位线结构，在衬底上；接触插塞结构，在有源图案上位于位线结构之间；以及电容器，电连接到接触插塞结构。接触插塞结构可以包括：依次堆叠的包括多晶硅的第一接触插塞、在第一接触插塞上的包括金属的第二接触插塞、以及在第二接触插塞上的包括金属的第三接触插塞。第三接触插塞可以接触位线结构的第一位线结构的侧壁、以及第二接触插塞的上表面的一部分。在截面图中，第三接触插塞的两个侧壁可以具有彼此不同的斜率。

根据示例实施例，提供了一种用于制造半导体器件的方法。在该方法中，可以在衬底上形成位线结构。可以在衬底上在位线结构之间形成第一接触插塞。可以在第一接触插塞上形成第二接触插塞。牺牲绝缘层可以覆盖位线结构以及第一接触插塞和第二接触插塞。可以蚀刻牺牲绝缘层的一部分、位线结构的第一位线结构的上部和第二接触插塞的上部以形成开口。可以在开口中形成第三接触插塞。第三接触插塞可以接触第二接触插塞。可以在第三接触插塞上形成电容器。第二接触插塞的顶表面可以低于位线结构的顶表面。第三接触插塞的上表面可以高于位线结构的顶表面。

根据示例实施例的半导体器件可以包括接触插塞结构，该接触插塞结构包括依次堆叠的第一接触插塞、金属硅化物图案、第二接触插塞和第三接触插塞。接触插塞结构可以与杂质区和电容器电连接。第三接触插塞可以接触第二接触插塞的上部、位线结构的上部中的封盖图案和间隔物结构。第三接触插塞中与封盖图案和间隔物结构接触的部分可以具有斜率，使得宽度可以从第三接触插塞向下逐渐减小。因此，第三接触插塞的上部宽度可以大于第三接触插塞的下部宽度。如上所述，可以增加第三接触插塞的上部宽度，从而可以减少第三接触插塞的上部被破坏的缺陷。此外，第三接触插塞的底部可以仅接触第二接触插塞的上表面的一部分，从而可以增加相邻接触插塞结构的上部之间的间隙。因此，可以减少相邻接触插塞结构之间的桥接缺陷。

此外，在制造半导体器件的方法中，可以通过执行镶嵌工艺而不是压纹图案化工艺来形成第三接触插塞。因此，第三接触插塞的上部宽度可以足够宽，从而可以减少由于第三接触插塞的上部宽度减小而导致的缺陷。

附图说明

从以下结合附图的详细描述中将更清楚地理解示例实施例，其中相同的附图标记始终指代相同的元件。图1至图26表示本文所述的非限制性示例实施例。

图1至图3是示出了根据示例实施例的半导体器件的截面图和平面图；以及

图4至图26是示出了根据示例实施例的制造半导体器件的方法的截面图和平面图。

具体实施方式

图1和图2是示出了根据示例实施例的半导体器件的截面图。图2是示出了根据示例性实施例的半导体器件的平面图。

图1的截面图包括沿着图3的平面图中的线A-A′和B-B′截取的截面图。图2是图1的半导体器件中的接触插塞结构的一部分的放大截面图。

参照图1和图2，半导体器件可以包括：掩埋在衬底100中的栅结构126；以及形成在衬底100上的位线结构150、间隔物结构168、接触插塞结构和电容器240。此外，半导体器件还可以包括第一绝缘图案130a和第二绝缘图案132a、下绝缘图案162、栅栏绝缘图案176、蚀刻停止层232和第二绝缘夹层230。如本文所用，术语“掩埋”可以指至少部分地形成在另一结构、图案和/或层的顶表面下方的结构、图案和/或层。在一些实施例中，当第一结构、图案和/或层被“掩埋”在第二结构、图案和/或层中时，第二结构、图案和/或层可以围绕第一结构、图案和/或层的至少一部分。例如，当第一结构、图案和/或层至少部分地嵌入第二结构、图案和/或层中时，可以认为第一结构、图案和/或层被掩埋。

衬底100可以包括硅、锗、硅-锗或诸如GaP、GaAs或GaSb的III-V族化合物。在一些示例实施例中，衬底100可以是绝缘体上硅(SOI)衬底或者绝缘体上锗(GOI)衬底。

隔离图案110可以形成在衬底100中，并且具有被隔离图案110围绕的侧壁的有源图案105可以限定在衬底100的表面处。隔离图案110可以包括例如氧化物，诸如氧化硅。

在示例实施例中，多个有源图案105可以在平行于衬底100的上表面的第一方向和垂直于第一方向的第二方向中的每一个方向上彼此间隔开。每个有源图案105可以在第三方向上延伸，其中第三方向相对于第一方向和第二方向中的每一个方向都为锐角并平行于衬底100的上表面。杂质区(未示出)可以形成在每个有源图案105的上部。形成在每个有源图案105的延伸方向上的两个端部处的杂质区可以电连接到接触插塞结构。形成在每个有源图案105的延伸方向上的中心部的杂质区可以电连接到位线结构150。

栅结构126可以形成在位于有源图案105和隔离图案110的上部的第一凹部中。栅结构126可以在第一方向上纵向延伸，并且多个栅结构126可以在第二方向上彼此间隔开。栅结构126可以包括在与衬底100的上表面垂直的竖直方向上依次堆叠的栅绝缘层120、栅电极122和栅掩模124。

栅绝缘层120可以形成在有源图案105和隔离图案110的表面上，并且栅电极122可以形成在栅绝缘层120上以在第一方向上延伸。此外，栅掩模124可以覆盖栅电极122的上表面。例如，栅绝缘层120可以接触有源图案105和隔离图案110的表面，栅电极122可以接触栅绝缘层120的上表面，并且栅掩模124可以接触栅电极122的上表面。

栅绝缘层120可以包括例如氧化物(诸如氧化硅)，并且栅电极122可以包括例如金属(诸如钨(W)、钛(Ti)或钽(Ta))、或者金属氮化物(诸如氮化钨、氮化钛或氮化钽)。栅掩模124可以包括例如氮化物(诸如氮化硅)。

位线结构150可以包括在竖直方向上依次堆叠的下导电图案140a、第一阻挡金属图案142a、第一金属图案144a和第一封盖图案146a。在示例实施例中，位线结构150可以形成在有源图案105、隔离图案110和栅结构126上以在第二方向上纵向延伸。

下导电图案140a的下表面的一部分可以形成在位于栅掩模124的上表面、有源图案105的上表面以及与有源图案105相邻的隔离图案110的上表面处的第一开口中。

下导电图案140a可以包括掺杂有杂质的多晶硅。第一阻挡金属图案142a可以包括例如钛(Ti)或钽(Ta)之类的金属和/或金属氮化物(诸如氮化钛和氮化钽)，或者第一金属图案144a可以包括例如钨(W)之类的金属。第一封盖图案146a可以包括绝缘材料。第一封盖图案146a可以包括例如氮化物(诸如氮化硅)。

间隔物结构168可以形成在位线结构150的侧壁上，因此可以在第二方向上纵向延伸。间隔物结构168可以包括：在位线结构150的侧壁上依次堆叠的第一间隔物160a、第二间隔物164和第三间隔物166a。

第一间隔物160a可以接触位线结构150的侧壁，第二间隔物164可以覆盖第一间隔物160a的外壁，并且第三间隔物166a可以覆盖第二间隔物164的外壁。在一些实施例中，第二间隔物164可以接触第一间隔物160a的外壁，并且第三间隔物166a可以接触第二间隔物164的外壁。

在示例实施例中，第一间隔物160a和第三间隔物166a中的每一个间隔物可以包括例如氮化物(诸如氮化硅)，并且第二间隔物164可以包括例如氧化物(诸如氧化硅)。在一些示例实施例中，第一间隔物160a和第三间隔物166a中的每一个间隔物可以包括例如氮化物(诸如氮化硅)，并且第二间隔物164可以是包括空气的空气间隔物。

位于第一开口中的位线结构150的侧壁和第一开口的表面可以被第一间隔物160a覆盖。下绝缘图案162可以形成在位于第一开口中的第一间隔物160a上以填充第一开口。

同时，第一绝缘图案130a和第二绝缘图案132a可以依次堆叠在未形成第一开口的有源图案105和隔离图案110上。位线结构150的一部分可以形成在第二绝缘图案132a上。

第一绝缘图案130a可以包括例如氧化物(诸如氧化硅)。第二绝缘图案132a可以包括例如氮化物(诸如氮化硅)。

栅栏绝缘图案176可以形成在栅结构126上，并且可以设置在位线结构150之间。栅栏绝缘图案176可以包括例如氮化物(诸如氮化硅)。

接触插塞结构可以包括在竖直方向上依次堆叠的第一接触插塞190、金属硅化物图案192、第二接触插塞204和第三接触插塞224。

第一接触插塞190可以设置在接触孔的下部，该接触孔被限定在位线结构150与栅栏绝缘图案176之间。第一接触插塞190可以形成在有源图案105和与该有源图案105相邻的隔离图案110上。在示例实施例中，第一接触插塞190的下表面可以位于比隔离图案110和衬底100的上表面低的竖直高度处。

第一接触插塞190可以接触第三间隔物166a的外壁。在示例实施例中，第一接触插塞190的上表面可以低于位线结构150中的第一金属图案144a的上表面并且高于第一阻挡金属图案142a的上表面。第一接触插塞190可以包括掺杂有杂质的多晶硅。

金属硅化物图案192可以形成在第一接触插塞190的上表面上。在一些示例实施例中，金属硅化物图案192的下表面可以接触第一接触插塞190的上表面。金属硅化物图案192可以包括例如硅化钴、硅化镍、硅化钛等。在一些示例实施例中，可以不形成金属硅化物图案192。

第二接触插塞204可以形成在金属硅化物图案192上，并且可以包括例如金属材料。在一些示例实施例中，第二接触插塞204的下表面可以接触金属硅化物图案192的上表面。在其他示例实施例中，当未形成金属硅化物图案192时，第二接触插塞204的下表面可以接触第一接触插塞190的上表面。第二接触插塞204可以包括第二阻挡金属图案200b和第二金属图案202b，并且第二阻挡金属图案200b可以形成在第二金属图案202b的侧壁和底部上，并接触第二金属图案202b的侧壁和底表面。

第二阻挡金属图案200b可以包括例如钛、氮化钛、钽或氮化钽。第二金属图案202b可以包括例如金属(诸如钨(W)、铝(Al)或铜)。例如，第二金属图案202b可以包括钨。

第二阻挡金属图案200b的顶表面(例如，最上表面)可以低于第二金属图案202b的顶表面。例如，第二阻挡金属图案200b可以不形成在第二金属图案202b的最上侧壁上。

第二接触插塞204的顶表面可以低于位线结构150的顶表面。

在第二接触插塞204的上表面的一部分处可以包括上凹部。在示例实施例中，第二接触插塞204的未形成上凹部的上表面可以具有相对高的高度，而第二接触插塞204的形成有上凹部的上表面具有相对低的高度。例如，第二接触插塞204的形成有上凹部的的上表面的高度可以低于第二接触插塞204的未形成上凹部的上表面的高度。

在示例实施例中，上凹部的底部可以高于第二接触插塞204的总高度的1/3的位置。例如，上凹部的底部可以高于第二接触插塞204的总高度的1/2的位置。

第二绝缘夹层230可以形成在第二接触插塞204、栅栏绝缘图案176和位线结构150上。第二绝缘夹层230可以接触第二接触插塞204、栅栏绝缘图案176和位线结构150的上表面和侧表面。第二绝缘夹层230可以包括例如氮化硅。第二绝缘夹层230的上表面可以高于位线结构150的上表面。第二绝缘夹层230的上表面可以是基本平坦的。例如，第二绝缘夹层230的上表面可以是平面。当涉及朝向、布局、位置、形状、尺寸、量或其他度量时，如本文中使用的诸如“相同”、“相等”、“平面”或“共面”的术语不必表示完全相同的朝向、布局、位置、形状、尺寸、量或其他度量，而是意在包含例如在由于制造工艺而可能发生的可接受变化内几乎相同的朝向、布局、位置、形状、尺寸、量或其他度量。

第四开口210可以是第二绝缘夹层230、位线结构150的第一封盖图案146a、间隔物结构168、以及第二接触插塞204的蚀刻部分。第四开口210的下部可以对应于上凹部。

第四开口210可以包括：暴露第一封盖图案146a和间隔物结构168的第一侧壁部、以及暴露第二接触插塞204的上部的第二侧壁部。在第四开口210中，第一侧壁部可以具有比第二侧壁部更平缓的斜率。例如，第一侧壁部的一部分可以具有相对于第三金属图案222a的上表面小于90度的斜率，而第二侧壁部可以具有相对于第三金属图案222a的上表面为90度的斜率。在示例实施例中，第一侧壁部的斜率可以相对于第三金属图案222a的上表面在40度至65度的范围内。因此，在比第一封盖图案146a的顶表面低的部分中，第四开口210的内部宽度可以向下逐渐减小。第一封盖图案146a和间隔物结构168的上部可以具有与第四开口的第一侧壁部的斜率相对应的倾斜度。例如，第一封盖图案146a和间隔物结构168的上部可以具有相对于第二绝缘夹层230的上表面大于90度的斜率。在示例实施例中，第一封盖图案146a和间隔物结构168的上部可以具有相对于第二绝缘夹层230的上表面在115至140度范围内的斜率。因此，包括位线结构150和间隔物结构168的结构的两个上侧壁在截面图中可以不具有相同的斜率。

第三接触插塞224可以形成在第四开口210的内部。第三接触插塞224可以形成在第二接触插塞204的上凹部上。第三接触插塞224可以填充上凹部，并且可以从上凹部的上部突出。第三接触插塞224可以接触位线结构150中的第一封盖图案146a、间隔物结构168的表面、以及第二接触插塞204的上部。在示例实施例中，第三接触插塞224的最下表面可以高于第二接触插塞204的总高度的1/3的位置。例如，第三接触插塞224的最下表面可以高于第二接触插塞204的总高度的1/2的位置。

在截面图中，第三接触插塞224的两个侧壁可以具有彼此不同的斜率。第三接触插塞224的与第一封盖图案146a和间隔物结构168接触的第一侧壁可以具有比面对第三接触插塞224的第一侧壁的第二侧壁更平缓的斜率。第三接触插塞224的与第一封盖图案146a和间隔物结构168接触的第一侧壁可以具有比第三接触插塞224的与第二接触插塞204接触的侧壁更平缓的斜率。例如，第三接触插塞224的与第二接触插塞204接触的侧壁可以相对于第三接触插塞224的上表面具有竖直斜率，而第三接触插塞224的与第一封盖图案146a和间隔物结构168接触的第一侧壁可以具有倾斜斜率。例如，第三接触插塞224的与第一封盖图案146a和间隔物结构168接触的第一侧壁可以具有相对于第三金属图案222a的上表面小于90度的斜率，而第三接触插塞224的接触第二接触插塞204的侧壁可以具有相对于第三金属图案222a的上表面为90度的斜率。在示例实施例中，第三接触插塞224的与第一封盖图案146a和间隔物结构168接触的第一侧壁可以具有相对于第三金属图案222a的上表面在40至65度范围内的斜率。在比第一封盖图案146a的顶表面低的位置处，第三接触插塞224的宽度可以向下逐渐减小。第一封盖图案146a和间隔物结构168的与第三接触插塞224接触的上侧壁可以具有比第一封盖图案146a和间隔物结构168的相对的上侧壁更平缓的斜率。

因此，第三接触插塞224的倾斜侧壁和与该第三接触插塞224相邻的第二接触插塞204之间的距离d可以增加。因此，可以减少第三接触插塞224和与该第三接触插塞224相邻的接触插塞结构之间的桥接缺陷。

第三接触插塞224可以包括金属材料。第三接触插塞224可以包括第三阻挡金属图案220a和第三金属图案222a，并且第三阻挡金属图案220a可以形成在第三金属图案222a的侧壁和底部上。例如，第三阻挡金属图案220a可以接触第三金属图案222a的侧壁和底表面。可以在第二接触插塞204的上凹部的表面上形成第三阻挡金属图案220a。

第三阻挡金属图案220a可以包括例如钛、氮化钛、钽或氮化钽。第三金属图案222a可以包括例如金属(诸如钨(W)、铝(Al)或铜)。例如，第三金属图案222a可以包括钨。

第三接触插塞224的顶表面可以高于位线结构150的顶表面。第三接触插塞224的最下表面可以低于第二接触插塞204的顶表面。第三接触插塞224的上表面可以是平面。第二绝缘夹层230和第三接触插塞224的上表面可以彼此共面。

在示例实施例中，多个第三接触插塞224可以在第一方向和第二方向中的每一个方向上彼此间隔开。第三接触插塞224可以设置成具有在平面图中的蜂窝型布置，使得第三接触插塞224可以设置在正六边形的各个顶点和中心处。每个第三接触插塞224的上表面可以具有圆形、椭圆形或多边形。

蚀刻停止层232可以形成在第二绝缘夹层230和第三接触插塞224上。蚀刻停止层232的下表面可以接触第二绝缘夹层230和第三接触插塞224的上表面。

电容器240可以穿过蚀刻停止层232，并且可以接触第三接触插塞224。电容器240可以包括依次堆叠的下电极240a、介电层240b和上电极240c。

下电极240a和上电极240c可以包括例如掺杂的多晶硅、金属氮化物和/或金属。介电层240b可以包括例如氧化物(诸如氧化硅或金属氧化物)和/或氮化物(诸如氮化硅)。金属可以包括铝(Al)、锆(Zr)或钛(Ti)、铪(Hf)等。

在半导体器件中，第二接触插塞204和第三接触插塞224可以分别通过不同的工艺形成。在第二接触插塞204中，第二阻挡金属图案200b的顶表面可以低于第二金属图案202b的顶表面。因此，可以减少由在第二金属图案202b上方剩余的第二阻挡金属图案200b引起的相邻接触插塞结构之间的桥接缺陷。

第三接触插塞224的与第一封盖图案146a和间隔物结构168接触的侧壁可以具有倾斜斜率。第三接触插塞224的宽度可以向下逐渐减小。因此，第三接触插塞224的与第一封盖图案146a和间隔物结构168接触的侧壁和与该第三接触插塞224相邻的第二接触插塞204之间的距离可以增加。因此，可以减少相邻接触插塞结构之间的桥接缺陷。

此外，第三接触插塞224可以保持足够的上部宽度，从而可以减少由于第三接触插塞224的上部宽度减小而导致的第三接触插塞224的上部破裂或第三接触插塞224的电阻增加等缺陷。

图4至图26是示出了根据示例实施例的制造半导体器件的方法的截面图和平面图。

具体地，图5、图7、图11是平面图，并且图4、图6、图8至图10、图12至图26是截面图。截面图包括沿着平面图的线A-A′和B-B′截取的截面。

参照图4和图5，可以在衬底100上形成有源图案105。可以在衬底上形成覆盖有源图案105的侧壁的隔离图案110。

可以通过去除衬底100的上部以形成沟槽来形成有源图案105。可以通过在衬底100上形成隔离层以填充衬底100上的沟槽，然后将隔离层平坦化直到暴露有源图案105的上表面来形成隔离图案110。在示例实施例中，平坦化工艺可以包括化学机械抛光(CMP)工艺和/或回蚀工艺。

参照图6和图7，可以通过执行例如离子注入工艺来在衬底100中形成杂质区(未示出)。对有源图案105和隔离图案110进行部分蚀刻以形成在第一方向上延伸的第一凹部。

此后，可以在第一凹部中形成栅结构126。栅结构126可以包括堆叠的栅绝缘层120、栅电极122和栅掩模124。栅结构126可以在第一方向上纵向延伸。栅结构126可以包括多个栅结构126，并且多个栅结构126可以在第二方向上彼此间隔开。

参照图8，可以在有源图案105、隔离图案110和栅掩模124上依次形成绝缘层结构134、第一导电层136和第一蚀刻掩模(未示出)。可以使用第一蚀刻掩模蚀刻第一导电层136、绝缘层结构134和有源图案的上部以形成第一开口138。有源图案105可以通过第一开口138的底部而暴露。

在示例实施例中，绝缘层结构134可以包括依次堆叠的第一绝缘层130和第二绝缘层132。第一绝缘层130可以包括例如氧化物(诸如氧化硅)，并且第二绝缘层132可以包括例如氮化物(诸如氮化硅)。

第一导电层136可以包括例如掺杂有杂质的多晶硅，并且第一蚀刻掩模可以包括例如氮化物(诸如氮化硅)。

在示例实施例中，第一开口138可以暴露在第三方向上延伸的每个有源图案105的上表面的中心部。可以在第一方向和第二方向中的每一个方向上布置多个第一开口138。

此后，可以形成第二导电层137以填充第一开口138。

在示例实施例中，可以在有源图案105、隔离图案110和第一导电层136上形成初始第二导电层以填充第一开口138。可以通过CMP工艺和/或回蚀工艺去除初始第二导电层的上部。因此，第二导电层137可以形成为具有与第一导电层136的上表面共面的上表面。

在示例实施例中，多个第二导电层137可以形成为在第一方向和第二方向中的每一个方向上彼此间隔开。第二导电层137可以包括例如掺杂有杂质的多晶硅，因此第二导电层137可以与第一导电层136融合。在下文中，包括第一导电层136和第二导电层137的融合层被称为下导电层140。

参照图9，可以在下导电层140上依次形成第一阻挡金属层142、第一金属层144和第一封盖层146。

第一阻挡金属层142可以包括例如金属(诸如钛(Ti)或钽(Ta))和/或金属氮化物(诸如氮化钛或氮化钽)。第一金属层144可以包括例如金属(诸如钨(W))。第一封盖层146可以包括例如氮化物(诸如氮化硅)。

参照图10和图11，可以将第一封盖层146图案化以形成第一封盖图案146a。可以使用第一封盖图案146a作为蚀刻掩模来依次蚀刻第一金属层144、第一阻挡金属层142和下导电层140。

因此，可以在第一开口138中的第二绝缘层和有源图案105上形成下导电图案140a、第一阻挡金属图案142a、第一金属图案144a和第一封盖图案146a。

包括下导电图案140a、第一阻挡金属图案142a、第一金属图案144a和第一封盖图案146a的堆叠结构可以用作位线结构150。位线结构150可以在第二方向上纵向延伸。可以在第一方向上布置多个位线结构150。

参照图12，可以在位线结构150的表面、由第一开口138暴露的有源图案105和隔离图案110、第一绝缘层130的侧表面、以及第二绝缘层132的侧表面和顶表面上形成第一间隔物层160。第一间隔物层160可以覆盖位线结构150的表面。可以在第一间隔物层160上形成下绝缘图案162以填充第一开口138。

第一间隔物层160可以包括例如氮化物(诸如氮化硅)。

为了形成下绝缘图案162，可以在第一间隔物层160上形成绝缘层以填充第一开口138，然后可以执行绝缘层的蚀刻工艺。在示例实施例中，蚀刻工艺可以包括湿法蚀刻工艺。在蚀刻工艺中，可以大部分去除除了形成在第一开口138中的部分之外的绝缘层以形成下绝缘图案162。

参照图13，可以在第一间隔物层160的表面、形成在第一开口138中的下绝缘图案162和第二绝缘层132上形成第二间隔物层。可以各向异性蚀刻第二间隔物层以形成覆盖位线结构150的侧壁的第二间隔物164。可以在第一间隔物层160和下绝缘图案162的表面上形成第二间隔物164。

第二间隔物164可以包括例如氧化物，诸如氧化硅。

此后，可以使用第一封盖图案146a和第二间隔物164作为蚀刻掩模，通过干法蚀刻工艺蚀刻第一间隔物层160以及第一绝缘层130和第二绝缘层132。因此，可以形成第一间隔物160a以覆盖位线结构150的侧壁。此外，对第一绝缘层130和第二绝缘层132进行部分蚀刻以分别形成第一绝缘图案130a和第二绝缘图案132a。

通过上述工艺，有源图案105、隔离图案110和栅掩模124可以暴露在位线结构150之间的空间处。

参照图14，可以在第一间隔物160a、第二间隔物164上、第一绝缘图案130a和第二绝缘图案132a的侧壁上、以及有源图案105、隔离图案110和栅掩模124的上表面上形成第三间隔物层166。

第三间隔物层166可以包括例如氮化物(诸如氮化硅)。

在第三间隔物层166上形成第一绝缘夹层170之后，可以将第一绝缘夹层170平坦化直到暴露第三间隔物层166的上表面。

第一绝缘夹层170可以包括例如氧化物(诸如氧化硅)。平坦化工艺可以包括CMP工艺和/或回蚀工艺。

参照图15，可以在第一绝缘夹层170和第三间隔物层166上形成第二蚀刻掩模(未示出)。可以使用第二蚀刻掩模通过干法蚀刻工艺蚀刻绝缘夹层170以形成第二开口。

在示例实施例中，第二蚀刻掩模可以在第一方向上延伸，并且多个第二蚀刻掩模可以形成为在第二方向上彼此间隔开。每个第二蚀刻掩模可以不与栅结构126重叠，并且第二蚀刻掩模之间的空间可以与栅结构126重叠。因此，第二开口可以形成为与栅结构126重叠。

此后，可以去除第二蚀刻掩模以暴露第一绝缘夹层170的上表面。可以形成栅栏绝缘图案176以填充第二开口。栅栏绝缘图案176可以包括例如氮化物(诸如氮化硅)。

参照图16，可以去除第一绝缘夹层170。在示例实施例中，可以通过湿法蚀刻工艺去除第一绝缘夹层170。

此后，可以各向异性蚀刻位于位线结构150之间的空间和位线结构150的上表面上的第三间隔物层166，以形成覆盖位线结构150的侧壁的第三间隔物166a。包括第一间隔物至第三间隔物160a、164和166a的融合结构被称为间隔物结构168。

此外，可以通过干法蚀刻来蚀刻设置在第三间隔物166a下方的有源图案105的上部以形成第三开口180。第三开口180可以由位线结构150和栅栏绝缘图案176限定，并且可以具有孤立的形状。在干法蚀刻工艺中，也可以蚀刻与有源图案105的上部相邻的隔离图案110的上部。在干法蚀刻工艺期间，形成在第一封盖图案146a的上表面上的第一间隔物至第三间隔物160a、164和166a也被去除，从而可以暴露第一封盖图案146a的上表面。

参照图17，可以形成第一接触插塞190以填充第三开口180的下部。

具体地，可以在由第三开口180暴露的有源图案105和隔离图案、以及间隔物结构168、第一封盖图案146a和栅栏绝缘图案上形成第四导电层。可以去除第四导电层的上部以形成第一接触插塞190。可以通过CMP工艺和/或回蚀工艺去除第四导电层的上部。

第一接触插塞190可以包括例如掺杂有杂质的多晶硅。在示例实施例中，第一接触插塞190的上表面可以低于位线结构150中的第一金属图案144a的上表面。

此后，可以在第一接触插塞190的上表面上形成金属硅化物图案192。在示例实施例中，金属硅化物图案192的上表面可以低于位线结构150中的第一金属图案144a的上表面。金属硅化物图案192可以包括例如硅化钴、硅化镍、硅化钛等。在一些示例实施例中，可以省略用于形成金属硅化物图案192的工艺。

参照图18，可以在金属硅化物图案192、间隔物结构168、第一封盖图案146a和栅栏绝缘图案176上共形地形成第二阻挡金属层200。可以在第二阻挡金属层200上形成第二金属层202。

第二阻挡金属层200可以包括例如钛、氮化钛、钽或氮化钽。第二金属层202可以包括例如金属(诸如钨(W)、铝(Al)或铜)。例如，第二金属层202可以包括钨。

第二金属层202可以完全填充位线结构之间的空间，并且第二金属层202的上表面可以高于位线结构150的上表面。

参照图19，可以将第二金属层202和第二阻挡金属层200平坦化，直到暴露位线结构150中的第一封盖图案146a的上表面。平坦化工艺可以包括化学机械抛光工艺。

当执行平坦化工艺时，可以分离第二金属层202和第二阻挡金属层200中的每一个金属层，以在第三开口180中形成初始第二金属图案202a和初始第二阻挡金属图案200a。

参照图20，可以通过回蚀工艺去除初始第二金属图案202a和初始第二阻挡金属图案200a的上部，以形成第二金属图案202b。回蚀工艺可以包括湿法蚀刻工艺。

此后，可以进一步去除初始第二阻挡金属图案200a的上部以形成第二阻挡金属图案200b。初始第二阻挡金属图案200a的去除工艺可以包括湿法蚀刻工艺。

因此，可以形成包括第二阻挡金属图案200b和第二金属图案202b的第二接触插塞204。第二阻挡金属图案200b的顶表面可以低于第二金属图案202b的顶表面。

第二接触插塞204的顶表面可以低于位线结构150的顶表面。在第二接触插塞204中，第二阻挡金属图案200b可以覆盖第二金属图案202b的侧壁和底部，并且第二阻挡金属图案200b可以不形成在第二金属图案202b的上表面上。

如上所述，可以进一步执行针对初始第二阻挡金属图案200a的上部的去除工艺，从而可以减少由于保留在第二金属图案202b上方的初始第二阻挡金属图案200a而引起的缺陷(例如，相邻的接触插塞结构之间的桥接缺陷)。

在一些示例实施例中，可以去除间隔物结构168中的第二间隔物以形成空气间隔物。

参照图21，可以在间隔物结构168、第一封盖图案146a、第二接触插塞204和栅栏绝缘图案176上形成牺牲绝缘层206以覆盖位线结构150。

牺牲绝缘层206可以包括氧化硅。牺牲绝缘层206可以包括例如原硅酸四乙酯(TEOS)材料。

参照图22，可以在牺牲绝缘层206上形成掩模图案(未示出)。掩模图案可以包括暴露部分，并且每个暴露部分可以面向位线结构150的一部分和第二接触插塞204的一部分。

可以使用掩模图案作为蚀刻掩模对牺牲绝缘层206进行各向异性蚀刻，以暴露第二接触插塞204的上部。在各向异性蚀刻工艺中，可以一起蚀刻位线结构150中的第一封盖图案146a的上部和间隔物结构168的上部。然而，可以以比牺牲绝缘层206的蚀刻速率低的蚀刻速率蚀刻第一封盖图案146a和间隔物结构168的上部。因此，可以将第一封盖图案146a和间隔物结构168的上部蚀刻为具有倾斜斜率。例如，第一封盖图案146a和间隔物结构168的上部的斜率可以小于第一封盖图案146a和间隔物结构168的相对上侧壁的斜率。

此后，可以各向异性蚀刻第二接触插塞204的暴露的上部以形成上凹部。可以在第二接触插塞204的上表面上形成上凹部。在各向异性蚀刻工艺中，可以一起蚀刻第一封盖图案146a和间隔物结构168的部分。然而，可以以比牺牲绝缘层206的蚀刻速率低的蚀刻速率蚀刻第一封盖图案146a和间隔物结构168。因此，可以将第一封盖图案146a和间隔物结构168的上部蚀刻为具有倾斜斜率。

这样，牺牲绝缘层206和第二接触插塞204的上部可以被各向异性蚀刻以形成第四开口210。牺牲绝缘层206、位线结构150、间隔物结构168和第二接触插塞204可以通过第四开口210的内表面而暴露。

暴露第一封盖图案146a和间隔物结构168的第四开口210的侧壁可以在朝向第二接触插塞204的方向上具有斜率。第四开口210的暴露第一封盖图案146a和间隔物结构168的侧壁可以具有比第四开口210的暴露第二接触插塞204的侧壁更平缓的斜率。因此，可以增加第四开口210的倾斜的侧壁与第二接触插塞204之间的距离。

参照图23，可以在第四开口210和牺牲绝缘层206的表面上共形地形成第三阻挡金属层220。可以在牺牲绝缘层206、位线结构150、间隔物结构168和第二接触插塞204上形成第三阻挡金属层220。可以在第三阻挡金属层220上形成第三金属层222。第三金属层222可以形成为完全填充第四开口210，并且第三金属层222的上表面可以高于位线结构150的上表面。

第三阻挡金属层220可以包括例如钛、氮化钛、钽或氮化钽。第三金属层222可以包括例如金属(诸如钨(W)、铝(Al)或铜)。例如，第三金属层222可以包括钨。

参照图24，可以去除形成在牺牲绝缘层206上的第三金属层222和第三阻挡金属层220。随后，可以去除形成在第四开口210的上部中的第三金属层222和第三阻挡金属层220。去除工艺可以包括使用干法蚀刻工艺的回蚀工艺。

当执行回蚀工艺时，第三金属层222和第三阻挡金属层220中的每一个可以被第四开口210分离，以在第四开口210中形成包括第三金属图案222a和第三阻挡金属图案220a的第三接触插塞224。

第三接触插塞224的上表面可以低于牺牲绝缘层206的上表面。第三接触插塞224的上表面可以高于位线结构150的顶表面。

可以在第二接触插塞204的一部分上形成第三接触插塞224。第三接触插塞224可以至少填充第二接触插塞204的上凹部。可以在第二接触插塞204的上凹部的表面上形成第三阻挡金属图案220a。

在示例实施例中，多个第三接触插塞224可以形成为在第一方向和第二方向中的每一个方向上彼此间隔开。在平面图中，多个第三接触插塞224可以以蜂窝结构布置。此外，在平面图中，每个第三接触插塞224可以具有多边形、圆形或椭圆形。

接触结构可以包括依次堆叠的第一接触插塞190、金属硅化物图案192、第二接触插塞204和第三接触插塞224。第三接触插塞224的上表面可以用作用于与电容器中的下电极接触的着落焊盘图案。

第三接触插塞224可以接触第二接触插塞204的上凹部。第三接触插塞224的最下表面可以低于第二接触插塞204的顶表面。

第二接触插塞204的顶表面可以低于位线结构150的顶表面。此外，包括在第二接触插塞204中的第二阻挡金属图案200b的顶表面可以低于第二金属图案202b的顶表面。因此，可以减少可能通过第二阻挡金属图案200b彼此电连接的相邻接触结构的缺陷。

第三接触插塞224的与第一封盖图案146a和间隔物结构168接触的第一侧壁可以具有比第三接触插塞224的与第二接触插塞204接触的第二侧壁更平缓的斜率。因此，第三接触插塞224的与第一封盖图案146a和间隔物结构168接触的第一侧壁和与该第三接触插塞224相邻的第二接触插塞204之间的距离可以增加。因此，可以减少相邻接触插塞结构之间的桥接缺陷。

参照图25，可以去除牺牲绝缘层206。牺牲绝缘层206的去除工艺可以包括湿法蚀刻工艺。

可以形成第二绝缘夹层230以覆盖通过去除牺牲绝缘层206而暴露的间隔物结构168、第一封盖图案146a、第二接触插塞204和第三接触插塞224以及栅栏绝缘图案176。第二绝缘夹层230可以形成为充分填充第三接触插塞224之间的间隙。此后，可以将第二绝缘夹层230平坦化，直到可以暴露第三接触插塞224的上表面。

第二绝缘夹层230可以包括例如氮化硅。第二绝缘夹层230和栅栏绝缘图案176包括相同的材料，使得第二绝缘夹层230和栅栏绝缘图案176可以融合为一层。

参照图26，可以在第二绝缘夹层230和第三接触插塞224上形成蚀刻停止层232。可以通过蚀刻停止层232在第三接触插塞224的上表面上形成电容器240。

电容器240可以包括堆叠的下电极240a、介电层240b和上电极240c。

本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅用于且应被解释为一般的描述性意义，而不是为了限制的目的。在一些情况下，如提交本申请的本领域普通技术人员应认识到，除非另有明确说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与其他实施例描述的特征、特性和/或元件相结合使用。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本发明的精神和范围的前提下，可以进行形式和细节上的各种改变。

Claims (20)

1.一种半导体器件，包括：

位线结构，在衬底上；

接触插塞结构，在所述衬底上位于所述位线结构之间，所述接触插塞结构包括依次堆叠的第一接触插塞、第二接触插塞和第三接触插塞；以及

电容器，电连接到所述接触插塞结构，

其中，所述第二接触插塞的上表面包括上凹部，并且

其中，所述第三接触插塞填充所述上凹部并在所述上凹部上方突出，并且所述第三接触插塞的上表面高于所述位线结构的顶表面。

2.根据权利要求1所述的半导体器件，

其中，所述位线结构中的每个的上部包括封盖图案，所述封盖图案包括绝缘材料，并且

其中，所述第三接触插塞的第一侧壁接触所述位线结构中的所述封盖图案的侧壁。

3.根据权利要求2所述的半导体器件，其中，所述第三接触插塞的接触所述封盖图案的所述第一侧壁相对于所述第三接触插塞的上表面的斜率小于所述第三接触插塞的接触所述第二接触插塞的第二侧壁相对于所述第三接触插塞的上表面的斜率。

4.根据权利要求2所述的半导体器件，其中，在比所述封盖图案的顶表面低的部分中，所述第三接触插塞的宽度向下逐渐减小。

5.根据权利要求1所述的半导体器件，其中，所述第二接触插塞的顶表面低于所述位线结构的顶表面。

6.根据权利要求1所述的半导体器件，其中，所述第一接触插塞包括多晶硅，并且所述第二接触插塞和所述第三接触插塞包括金属。

7.根据权利要求1所述的半导体器件，其中，所述第二接触插塞包括第二阻挡金属图案和第二金属图案，并且所述第二阻挡金属图案形成在所述第二金属图案的侧壁和底部上。

8.根据权利要求7所述的半导体器件，其中，所述第二阻挡金属图案的顶表面低于所述第二金属图案的顶表面。

9.根据权利要求1所述的半导体器件，其中，所述第三接触插塞包括第三阻挡金属图案和第三金属图案，并且所述第三阻挡金属图案形成在所述第三金属图案的侧壁和底部上。

10.根据权利要求9所述的半导体器件，其中，所述第三阻挡金属图案形成在所述第二接触插塞的所述上凹部的表面上。

11.根据权利要求1所述的半导体器件，还包括：在所述第一接触插塞与所述第二接触插塞之间的金属硅化物图案。

12.根据权利要求1所述的半导体器件，还包括：在所述位线结构的侧壁上的间隔物结构。

13.根据权利要求12所述的半导体器件，其中，所述间隔物结构包括：

第一间隔物，覆盖所述位线结构的所述侧壁；

第二间隔物，覆盖所述第一间隔物的外壁；以及

第三间隔物，覆盖所述第二间隔物的外壁。

14.根据权利要求12所述的半导体器件，

其中，所述第三接触插塞接触所述位线结构的上部以及与所述第三接触插塞相邻的所述间隔物结构的上部，并且

其中，所述位线结构和所述间隔物结构的接触所述第三接触插塞的上侧壁的斜率小于所述位线结构和所述间隔物结构的相对上侧壁的斜率。

15.一种半导体器件，包括：

位线结构，在衬底上；

接触插塞结构，在所述衬底上位于所述位线结构之间，所述接触插塞结构包括依次堆叠的包括多晶硅的第一接触插塞、在所述第一接触插塞上的包括金属的第二接触插塞、以及在所述第二接触插塞上的包括金属的第三接触插塞；以及

电容器，电连接到所述接触插塞结构，

其中，所述第二接触插塞的顶表面低于所述位线结构的顶表面，

其中，所述第三接触插塞的上表面高于所述位线结构的顶表面，并且所述第三接触插塞的最下表面低于所述第二接触插塞的顶表面，并且

其中，所述第三接触插塞的第一侧壁接触所述位线结构中的第一位线结构的侧壁。

16.根据权利要求15所述的半导体器件，其中，所述第三接触插塞的与所述第一位线结构的所述侧壁接触的所述第一侧壁的斜率小于所述第三接触插塞的与所述第二接触插塞接触的第二侧壁的斜率。

17.根据权利要求15所述的半导体器件，还包括在所述第一位线结构的侧壁上的间隔物结构。

18.根据权利要求17所述的半导体器件，

其中，所述第三接触插塞接触所述第一位线结构的上部以及与所述第三接触插塞相邻的所述间隔物结构的上部，并且

其中，所述第一位线结构和所述间隔物结构的接触所述第三接触插塞的上侧壁的斜率小于所述第一位线结构和所述间隔物结构的相对上侧壁的斜率。

19.根据权利要求15所述的半导体器件，

其中，所述第二接触插塞包括第二金属图案和在所述第二金属图案的侧壁和底部上的第二阻挡金属图案，并且

其中，所述第二阻挡金属图案的顶表面低于所述第二金属图案的顶表面。

20.一种半导体器件，包括：

衬底，包括由隔离图案限定的有源图案；

栅结构，掩埋在所述衬底的所述有源图案和所述隔离图案中；

位线结构，在所述衬底上；

接触插塞结构，在所述有源图案上位于所述位线结构之间，所述接触插塞结构包括依次堆叠的包括多晶硅的第一接触插塞、在所述第一接触插塞上的包括金属的第二接触插塞、以及在所述第二接触插塞上的包括金属的第三接触插塞；以及

电容器，电连接到所述接触插塞结构，

其中，所述第三接触插塞接触所述位线结构中的第一位线结构的侧壁、以及所述第二接触插塞的上表面的一部分，并且

其中，所述第三接触插塞的两个侧壁在截面图中具有彼此不同的斜率。

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