CN115800969A - 半导体器件 - Google Patents

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Abstract

半导体器件包括：第一传送路径，其输出第一预备信号；第二传送路径，其输出第二预备信号；第三传送路径，其输出第三预备信号；第一校准电路，其生成第一校准码，该第一校准码对应于第一传送路径与第一传送路径至第三传送路径之中的具有最大延迟值的被选传送路径之间的延迟值之差；第二校准电路，其生成第二校准码，该第二校准码对应于第二传送路径与被选传送路径之间的延迟值之差；第三校准电路，其生成第三校准码，该第三校准码对应于第三传送路径与被选传送路径之间的延迟值之差；第一延迟控制电路，其生成第一信号；第二延迟控制电路，其生成第二信号；以及，第三延迟控制电路，其生成第三信号。

Description

半导体器件
相关申请的交叉引用
本申请要求于2021年9月10日提交的韩国专利申请第10-2021-0120934号的优先权，其整体通过引用并入本文。
技术领域
本发明的各种实施方式涉及半导体设计技术，并且更具体地，涉及用于纠正多个芯片之间的延迟时间差的方法。
背景技术
随着半导体存储技术的急速发展，半导体器件的封装技术也被要求具有高集成度和高性能。因此，除了通过使用导线或凸块将集成电路芯片平面布置在印刷电路板(PCB)上的二维结构之外，正在广泛地开发用于垂直地堆叠多个集成电路芯片的三维结构的技术。
该三维结构可以以其中多个存储芯片垂直地堆叠的堆叠存储器件的形式实现。在垂直方向堆叠的存储芯片通过硅通孔(TSV)彼此电连接，并且安装在用于半导体封装的衬底上。
最近，包括多个堆叠存储芯片的存储器件被广泛地使用。堆叠存储芯片具有诸如由工艺偏差引起的堆叠存储芯片之间的不同延迟值的操作特性。用于减小堆叠存储芯片之间的工艺偏差的技术非常重要，因为由于存储芯片之间的操作特性的差异，诸如存储器件的余量不足和速度下降的问题可能发生。
发明内容
本发明的实施方式涉及用于减小多个芯片之间的工艺偏差的技术。
在本发明的实施方式中希望实现的技术效果并不限于上述技术效果，并且本发明所属技术领域的普通技术人员从下面的描述中还可以清楚地理解其他未提及的技术效果。
根据本发明实施方式，半导体器件包括：第一传送路径，其输出第一预备信号；第二传送路径，其输出第二预备信号；第三传送路径，其输出第三预备信号；第一校准电路，其生成第一校准码，该第一校准码对应于第一传送路径与第一传送路径至第三传送路径之中的具有最大延迟值的被选传送路径之间的延迟值之差；第二校准电路，其生成第二校准码，该第二校准码对应于第二传送路径与被选传送路径之间的延迟值之差；第三校准电路，其生成第三校准码，该第三校准码对应于第三传送路径与被选传送路径之间的延迟值之差；第一延迟控制电路，其生成第一信号；第二延迟控制电路，其生成第二信号；以及，第三延迟控制电路，其生成第三信号。
根据本发明的另一实施方式，半导体器件包括：被设置有不同的芯片ID的多个堆叠芯片，每个芯片包括：传送路径，适合传送经由第一正常贯通电极传送的源信号以及输出预备信号；延迟控制电路，适合通过用基于校准码确定的延迟值来延迟预备信号以生成内部选通信号；复制电路，适合模拟传送路径的延迟值以及通过延迟经由第一测试贯通电极传送的测试源信号来生成测试信号；驱动电路，适合将生成的测试信号传送到第二测试贯通电极之中的对应于芯片ID的第二测试贯通电极；以及，校准电路，适合基于生成的测试信号和经由第二测试贯通电极从其他芯片传送的测试信号来生成校准码。
根据本发明的另一实施方式，半导体器件包括：堆叠芯片，每个芯片包括：操作电路，被配置为经由正常贯通电极接收源信号以通过将源信号延迟根据校准码的校准量来生成内部选通信号；复制电路，被配置为通过将经由第一测试贯通电极提供的测试源信号延迟代表在操作电路内除校准量之外的延迟的量来生成测试信号；驱动电路，被配置为将测试信号经由第二测试贯通电极中的对应一个提供到剩余芯片；以及，校准电路，被配置为通过参考所述测试信号检测外部测试信号的相应延迟量来生成校准码，外部测试信号分别是经由剩余第二测试贯通电极从所述剩余芯片提供的。
附图说明
图1是示出根据本发明实施方式的半导体器件100的框图。
图2是示出根据本发明实施方式的与图1所示的校准码的生成有关的结构的详细框图。
图3是示出根据本发明实施方式的图1所示的芯片的驱动电路的详细示意图。
图4是示出根据本发明实施方式的图2的校准电路的框图。
图5是示出根据本发明实施方式的图4的选择电路的示意图。
图6是示出根据本发明实施方式的选择电路的操作的表。
图7是示出根据本发明实施方式的图4所示的码生成电路的框图。
图8是示出根据本发明实施方式的图7的第一时间数字转换电路的示意图。
图9和图10是示出根据本发明实施方式的第一时间数字转换电路的操作的时序图。
图11是示出根据本发明实施方式的图7的解码器的框图。
图12是示出根据本发明实施方式的图11所示的延迟计算电路的详细结构的示意图。
图13是用于描述根据本发明实施方式的图11所示的编码电路的操作的表。
图14是示出根据本发明实施方式的半导体器件的校准操作的时序图。
图15是示出根据本发明实施方式的存储系统的框图。
具体实施方式
下面将参照附图更详细描述本发明的各种实施方式。然而，本发明可以以不同的形式实施，并且不应被理解为受限于本文中所阐述的实施方式。而是，提供这些实施方式使得本公开全面且完整，并且将本发明的范围充分传达给本领域的技术人员。贯穿本公开，在本发明的各个图和实施方式中，相同的附图标记表示相同的部件。
图1是示出根据本发明实施方式的半导体器件100的框图。
参照图1，半导体器件100可包括多个堆叠芯片114、112_0、112_1和112_2，以及用于在堆叠芯片114、112_0、112_1和112_2之间传送信号的贯通电极TSV_ID、TSV_DQS、TSV_DQ、TSV_TDQS、TSV_TDQ0、TSV_TDQ1和TSV_TDQ2。
下部芯片114可以是充当接口的芯片。这样的芯片也可称为基础裸片。芯片112_0至112_2可以是用于存储数据的存储芯片。芯片112_0至112_2可通过芯片114与半导体器件100外部的其他芯片(例如，包括存储器控制器的处理器，诸如CPU、GPU或AP)通信。芯片112_0至112_2也可称为核心裸片。
芯片114可包括传送器TX1和TX3、接收器RX1、ID设置电路142、源信号生成电路144和测试源信号生成电路146。
芯片114的源信号生成电路144可以基于从半导体器件100外部传送的或者在芯片114内部生成的时钟信号，生成将在芯片112_0、112_1和112_2中的每一个中用作选通信号的源信号PDQS。传送器TX1可以通过第一正常贯通电极TSV_DQS将源信号PDQS传送到芯片112_0、112_1和112_2。
芯片114的接收器RX1可以接收通过第二正常贯通电极TSV_DQ传送的信号(即，从芯片112_0至112_2传送的读数据RDATA_C_0、RDATA_C_1和RDATA_C_2)，并且生成读数据RDATA_B。读数据RDATA_B可以通过输入/输出焊盘DQ_PD输出到半导体器件100的外部。尽管在图1中示出了存在一个第二正常贯通电极TSV_DQ和一个接收器RX1，但是可以存在多个第二正常贯通电极TSV_DQ和多个接收器RX1。例如，可以通过多个第二正常贯通电极TSV_DQ从芯片112_0传送多比特位读数据RDATA_C_0，并且多个接收器RX1可接收多比特位并行数据RDATA_C_0，以及并行至串行转换电路(未示出)可执行并行至串行转换以生成串行数据RDATA_B。串行数据RDATA_B可以通过输入/输出焊盘DQ_PD输出到半导体器件100的外部。
芯片114的测试源信号生成电路146可生成用于补偿芯片160_0、160_1和160_2之间的工艺偏差的校准操作的测试源信号TPDQS，并且传送器TX3可通过第一测试贯通电极TSV_TDQS将测试源信号TPDQS传送到芯片112_0、112_1和112_2。校准操作可以在半导体器件100被初始化时执行。
芯片114的ID设置电路142可响应于半导体器件100的初始化信号BOOTUP生成初始ID SID，并且将其传送到第三正常贯通电极TSV_ID。
芯片112_0、112_1、112_2可分别包括存储核120_0、120_1和120_2、数据输出电路130_0、130_1和130_2、接收器RX2_0、RX2_1和RX2_2、路径PATH_0、PATH_1和PATH_2、延迟控制电路150_0、150_1和150_2、测试信号提供电路160_0、160_1和160_2、以及校准电路170_0、170_1和170_2。
由于芯片112_0、112_1和112_2具有相同的结构，因此可以通过描述芯片112_2来描述芯片112_0、112_1和112_2的结构。
可提供存储核120_2用于存储数据。存储核120_2可包括多个行线(字线)、多个列线(位线)、形成在行线和列线之间的交叉点处的多个存储单元、以及用于读取/写入存储单元的数据的电路。
接收器RX2_2可接收由传送器TX1传送到第一正常贯通电极TSV_DQS的源信号PDQS。路径PATH_2可以表示在芯片112_2内部使用并传送由接收器RX2_2接收的源信号的路径。路径PATH_2可包括用于在芯片112_2中传送源信号的多个缓冲器以及缓冲器之间的导电线。源信号可以通过路径PATH_2来传送并且经历延迟。随着源信号通过路径PATH_2被延迟，可以获得预备信号A_2。
不同的芯片112_0、112_1和112_2可具有不同的工艺偏差。因此，芯片112_0、112_1和112_2的路径PATH_0、PATH_1和PATH_2可以全部具有不同的延迟值。源信号PDQS和预备信号A_0之间的延迟值差、源信号PDQS和预备信号A_1之间的延迟值差、以及源信号PDQS和预备信号A_2之间的延迟值差可以全部不同。由于预备信号A_0、A_1和A_2是用于生成用于输出芯片的数据的选通信号，当预备信号A_0、A_1和A_2的延迟值彼此不同时，数据输出定时可以根据芯片112_0、112_1和112_2之中的哪个芯片输出数据而变化。例如，当从芯片112_0输出数据RDATA_C_0时，该数据RDATA_C_0可在较早定时传送到芯片114，而当从芯片112_1输出数据RDATA_C_1时，该数据RDATA_C_1可以在中间定时输出到芯片114。当从芯片112_2输出数据RDATA_C_2时，该数据RDATA_C_2可在较晚定时传送到芯片114。当操作定时根据堆叠芯片112_0、112_1和112_2之中的哪个芯片执行同一操作而不同时，该操作可能是不一致的，因此导致诸如半导体器件100的余量不足以及速度降低的问题。
延迟控制电路150_2可通过用基于校准码CAL_CODE_2<0:k>确定的延迟值来延迟预备信号A_2以产生内部选通信号IDQS_2。延迟控制电路150_2可以是用于补偿芯片112_0、112_1和112_2的路径PATH_0、PATH_1和PATH_2之间的延迟值差的电路。
芯片112_0、112_1和112_2中的每一个的校准码CAL_CODE_0<0:k>、CAL_CODE_1<0:k>和CAL_CODE_2<0:k>可以生成为不同的值，因此，由于延迟控制电路150_0、150_1和150_2的延迟值也被不同地设置，所以路径PATH_0、PATH_1和PATH_2的延迟值的差可以被补偿。作为通过校准码CAL_CODE_0<0:k>、CAL_CODE_1<0:k>和CAL_CODE_2<0:k>校准延迟控制电路150_0至150_2的各个延迟值的结果，可以获得如下关系：芯片112_0的路径PATH_0的延迟值和延迟控制电路150_0的延迟值之和＝芯片112_1的路径PATH_1的延迟值和延迟控制电路150_1的延迟值之和＝芯片112_2的路径PATH_2的延迟值和延迟控制电路150_2的延迟值之和。其结果是，各个芯片112_0、112_1和112_2在从源信号PDQS生成内部选通信号IDQS_0、IDQS_1和IDQS_2的过程中有意和无意地经历的延迟值可以相同。
校准电路170_2可基于从测试信号提供电路160_2提供的信号SDQ0_2、SDQ1_2和SDQ2_2生成校准码CAL_CODE_2<0:k>。校准电路170_2可生成与传送路径PATH_0、PATH_1和PATH_2之中的具有最大延迟值的传送路径与传送路径PATH_2之间的延迟值差对应的校准码CAL_CODE_2<0:k>。
当传送路径PATH_0的延迟值为X、传送路径PATH_1的延迟值为Y、传送路径PATH_2的延迟值为Z、并且Y在X、Y和Z之中为最大时，校准码CAL_CODE_0<0:k>可以生成为对应于延迟值Y和X之差。类似地，校准码CAL_CODE_1<0:k>可以生成为对应于延迟值Y和Y之差，以及，校准码CAL_CODE_2<0:k>可以生成为对应于延迟值Z和Y之差。
测试信号提供电路160_2可提供生成校准电路170_2的校准码CAL_CODE_2<0:k>所需的信号SDQ0_2、SDQ1_2和SDQ2_2。将参照图2详细描述测试信号提供电路160_2的详细结构和操作。
ID分配电路140_2可基于通过第三正常贯通电极TSV_ID传送的初始ID SID来生成芯片ID CID_2<0:1>。芯片ID CID_2<0:1>可以是用于将芯片112_0、112_1和112_2彼此区分开的ID。
芯片112_0、112_1和112_2的ID分配电路140_0、140_1和140_2可以生成不同的芯片ID CID_0<0:1>、CID_1<0:1>和CID_2<0:1>。ID分配电路140_0、140_1和140_2可基于通过第三正常贯通电极传送的初始ID SID来生成顺序增大的芯片ID CID_0<0:1>、CID_1<0:1>和CID_2<0:1>。例如，芯片112_0可基于初始ID SID生成‘00’的芯片ID CID_0<0:1>，且芯片112_1可通过将初始ID SID增加+1来生成‘01’的芯片ID CID_1<0:1>。芯片112_2可通过将初始ID SID增加+2来生成‘10’的芯片ID CID_2<0:1>。
尽管在图1中示出了三个芯片112_0、112_1和112_2堆叠在用作接口的芯片114上，但对于本领域技术人员明显的是，芯片的数量可以不同于此。例如，4或8个芯片可堆叠在芯片114上。另外，本发明被提出为补偿芯片之间的不同工艺偏差，其不仅可应用于包括堆叠芯片的半导体器件，还可以应用到包括横向形成的多个芯片(例如，小芯片(chiplet)结构)的半导体器件。
图2是详细地示出根据本发明实施方式的与图1所示的校准码CAL_CODE_0<0:k>、CAL_CODE_1<0:k>和CAL_CODE_2<0:k>的生成有关的结构的框图。
参照图2，芯片112_0、112_1和112_2的测试信号提供电路160_0、160_1和160_2可分别包括接收器RX3_0、RX3_1和RX3_2、复制电路250_0、250_1和250_2、以及驱动电路260_0、260_1和260_2。
接收器RX3_0、RX3_1和RX3_2可接收通过第一测试贯通电极TSV_TDQS传送的测试源信号TPDQS。
复制电路250_0、250_1和250_2可通过延迟由接收器RX3_0、RX3_1和RX3_2接收的测试源信号来生成测试信号REP_OUT_0、REP_OUT_1和REP_OUT_2。可以通过复制路径PATH_0、PATH_1和PATH_2的延迟值来设计复制电路250_0、250_1和250_2。复制电路250_0可设计成具有与路径PATH_0的延迟值相同的延迟值，以及复制电路250_1可设计成具有与路径PATH_1的延迟值相同的延迟值。复制电路250_2可设计成具有与路径PATH_2的延迟值相同的延迟值。此外，测试源信号TPDQS和测试信号REP_OUT_0之间的延迟量可与源信号PDQS和预备信号A_0之间的延迟量相同。类似地，测试源信号TPDQS和测试信号REP_OUT_1之间的延迟量可与源信号PDQS和预备信号A_1之间的延迟量相同，以及测试源信号TPDQS和测试信号REP_OUT_2之间的延迟量可与源信号PDQS和预备信号A_2之间的延迟量相同。
驱动电路260_0、260_1和260_2可向不同的芯片传送测试信号REP_OUT_0、REP_OUT_1和REP_OUT_2，以及从不同的芯片接收测试信号REP_OUT_0、REP_OUT_1和REP_OUT_2。驱动电路260_0可通过第二测试贯通电极TSV_TDQ0将测试信号REP_OUT_0传送到其他芯片120_1和120_2，并且驱动电路260_1可通过第二测试贯通电极TSV_TDQ1将测试信号REP_OUT_1传送到其他芯片120_0和120_2，并且驱动电路260_2可通过第二测试贯通电极TSV_TDQ2将测试信号REP_OUT_2传送到其他芯片120_0和120_1。另外，驱动电路260_0、260_1和260_2可接收加载在第二测试贯通电极TSV_TDQ0、TSV_TDQ1和TSV_TDQ2上的测试信号REP_OUT_0、REP_OUT_1和REP_OUT_2，并且将它们提供到校准电路170_0、170_1和170_2。
驱动电路260_0、260_1和260_2中的传送器和接收器之中的被激活的传送器和接收器以黑三角形标记。结果，测试信号REP_OUT_0可以作为信号SDQ0_0、SDQ0_1和SDQ0_2被传送，测试信号REP_OUT_1可以作为信号SDQ1_0、SDQ1_1和SDQ1_2被传送，并且测试信号REP_OUT_2可以作为信号SDQ2_0、SDQ2_1和SDQ2_2被传送。即，通过驱动电路260_0、260_1和260_2的操作，校准电路170_0、170_1和170_2不仅可以接收相同芯片的复制电路的输出信号，还可以接收不同芯片的复制电路的输出信号。
由于芯片112_0、112_1和112_2的测试信号REP_OUT_0、REP_OUT_1和REP_OUT_2通过驱动电路260_0、260_1和260_2的操作而同时传送到芯片112_0、112_1和112_2的校准电路170_0、170_1和170_2，因此芯片112_0、112_1和112_2的校准电路170_0、170_1和170_2可以同时生成校准码CAL_CODE_0<0:k>、CAL_CODE_1<0:k>和CAL_CODE_2<0:k>。由于并行地执行用于生成校准码CAL_CODE_0<0:k>、CAL_CODE_1<0:k>和CAL_CODE_2<0:k>的操作，因此可以快速生成校准码CAL_CODE_0<0:k>、CAL_CODE_1<0:k>、CAL_CODE_2<0:k>。
图3是详细示出根据本发明实施方式的图1所示的芯片112_2的驱动电路260_2的示意图。
参照图3，驱动电路260_2可包括激活控制电路310、传送器DRV0、DRV1和DRV2、以及接收器RCV0、RCV1和RCV2。
激活控制电路310可以解码芯片ID CID_2<0:1>以激活驱动使能信号EN0、EN1和EN2之一。激活控制电路310可包括反相器INV1和INV2、与门AD1和AD2以及或非门NR1。激活控制电路310可以在芯片ID CID_2<0:1>为‘00’时激活驱动使能信号EN0，在芯片ID CID_2<0:1>为‘01’时激活驱动使能信号EN1，以及在芯片ID CID_2<0:1>为‘10’时激活驱动使能信号EN2。由于芯片112_2的芯片ID CID_2<0:1>为‘10’，因此驱动使能信号EN2可被激活。
由于在芯片112_2的驱动电路260_2中驱动使能信号EN2被激活，因此传送器DRV0、DRV1和DRV2之中的传送器DRV2可被激活，以将测试信号REP_OUT_2传送到第二测试贯通电极TSV_TDQ2。接收器RCV0、RCV1和RCV2可以全部被激活以从第二测试贯通电极RSV_TDQ0、TSV_TDQ1和TSV_TDQ2接收信号，并且将它们传送到校准电路170_2。
在芯片112_0的驱动电路260_0中，驱动使能信号EN0可被激活以激活传送器DRV0，并且传送器DRV0可以将测试信号REP_OUT_0传送到第二测试贯通电极TSV_TDQ0。另外，在芯片112_1的驱动电路260_1中，驱动使能信号EN1可被激活以激活传送器DRV1，并且传送器DRV1可将测试信号REP_OUT_1传送到第二测试贯通电极TSV_TDQ1。
图4是示出根据本发明实施方式的图2的校准电路170_x的框图。在下文中，x可以是0、1和2之一。即，校准电路170_x可以是校准电路170_0、170_1和170_2之一。
参照图4，校准电路170_x可包括选择电路410和码生成电路420。
在芯片120_0、120_1和120_2中的每一个中，选择电路410可根据芯片ID CID_x<0:1>选择测试信号SDQ0_x、SDQ1_x和SDQ2_x之一作为参考信号STR，并且选择其他测试信号作为检测信号DS0和DS1。选择电路410可选择包括选择电路410的芯片的测试信号作为参考信号STR，并且可以选择其他芯片的测试信号作为检测信号DS0和DS1。例如，芯片112_0的选择电路410可选择测试信号SDQ0_0作为参考信号STR，并且芯片112_1的选择电路410可选择测试信号SDQ1_1作为参考信号STR。芯片112_2的选择电路410可选择测试信号SDQ2_2作为参考信号STR。
码生成电路420可基于参考信号STR与检测信号DS0和DS1之间的延迟值的差来生成校准码CAL_CODE_x<0:k>。
图5是示出根据本发明实施方式的图4的选择电路410的示意图。图6是示出根据本发明实施方式的选择电路410的操作的表。
参照图5，选择电路410可包括多路复用器S00至S12。多路复用器S00至S02可被定义为上部多路复用器。上部多路复用器S00至S02可基于芯片ID CID_x<0:1>的第一比特位CID_x<0>来选择和输出测试信号SDQ0_x、SDQ1_x和SDQ2_x之一。多路复用器S10至S12可被定义为下部多路复用器。下部多路复用器S10至S12可基于芯片ID CID_x<0:1>的第二比特位CID_x<1>选择上部多路复用器S00至S02的输出之一，并且分别输出参考信号STR、第一检测信号DS0和第二检测信号DS1。
具体地，多路复用器S00可基于第一比特位CID_x<0>选择测试信号SDQ0_x和测试信号SDQ1_x之一。例如，多路复用器S00可在第一比特位CID_x<0>处于逻辑低电平时选择测试信号SDQ0_x，并且在第一比特位CID_x<0>处于逻辑高电平时选择测试信号SDQ1_x。
多路复用器S01可基于第一比特位CID_x<0>选择测试信号SDQ1_x和测试信号SDQ2_x之一。例如，多路复用器S01可在第一比特位CID_x<0>处于逻辑低电平时选择测试信号SDQ1_x，并且在第一比特位CID_x<0>处于逻辑高电平时选择测试信号SDQ2_x。
多路复用器S02可基于第一比特位CID_x<0>选择测试信号SDQ2_x和测试信号SDQ0_x之一。例如，多路复用器S02可在第一比特位CID_x<0>处于逻辑低电平时选择测试信号SDQ2_x，并且在第一比特位CID_x<0>处于逻辑高电平时选择测试信号SDQ0_x。
多路复用器S10可基于第二比特位CID_x<1>选择多路复用器S00的输出和多路复用器S02的输出之一并将其输出为参考信号STR。例如，多路复用器S10可在第二比特位CID_x<1>处于逻辑低电平时选择多路复用器S00的输出，并且在第二比特位CID_x<1>处于逻辑高电平时选择多路复用器S02的输出。
多路复用器S11可基于第二比特位CID_x<1>选择多路复用器S01的输出和多路复用器S00的输出之一并将其输出为检测信号DS0。例如，多路复用器S11可在第二比特位CID_x<1>处于逻辑低电平时选择多路复用器S01的输出，并且在第二比特位CID_x<1>处于逻辑高电平时选择多路复用器S00的输出。
多路复用器S12可基于第二比特位CID_x<1>选择多路复用器S02的输出和多路复用器S01的输出之一并将其输出为检测信号DS1。例如，多路复用器S12可在第二比特位CID_x<1>处于逻辑低电平时选择多路复用器S02的输出，并且在第二比特位CID_x<1>处于逻辑高电平时选择多路复用器S01的输出。
参照图6，当芯片ID信号CID_x<0:1>为“00”时，芯片112_0的选择电路410可选择测试信号SDQ0_0作为参考信号STR，并且分别将测试信号SDQ1_0和测试信号SDQ2_0输出为检测信号DS0和检测信号DS1。
当芯片ID信号CID_x<0:1>为“01”时，芯片112_1的选择电路410可选择测试信号SDQ1_1作为参考信号STR，并且分别将测试信号SDQ2_1和测试信号SDQ0_1输出为检测信号DS0和检测信号DS1。
当芯片ID信号CID_x<0:1>为“10”时，芯片112_2的选择电路410可选择测试信号SDQ2_2作为参考信号STR，并且分别将测试信号SDQ0_2和测试信号SDQ1_2输出为检测信号DS0和检测信号DS1。
图7是示出根据本发明实施方式的图4所示的码生成电路420的框图。
参照图7，码生成电路420可包括时间数字转换电路710和730以及解码器750。
第一时间数字转换电路710可通过顺序地延迟参考信号STR来生成多个第一延迟参考信号STRD0<0:n>，并且通过基于第一延迟参考信号STRD0<0:n>执行用于触发检测信号DS0的时间到数字转换(TDC)操作来生成第一数字码OUT0<0:n>。第二时间数字转换电路730可通过顺序地延迟参考信号STR来生成多个第二延迟参考信号STRD1<0:n>，并且通过基于第二延迟参考信号STRD1<0:n>执行用于触发检测信号DS1的时间到数字转换(TDC)操作来生成第二数字码OUT1<0:n>。第一数字码OUT0<0:n>可以是对应于参考信号STR和检测信号DS0之间的延迟量的码，并且其可以表示由于提供参考信号STR的芯片与提供检测信号DS0的芯片之间的工艺偏差而引起的偏斜。类似地，第二数字码OUT1<0:n>可以是对应于参考信号STR和检测信号DS1之间的延迟量的码，并且其可以表示由于提供参考信号STR的芯片与提供检测信号DS1的芯片之间的工艺偏差而引起的偏斜。
作为参考，码生成电路420可包括对应于检测信号的数量的时间数字转换电路，并且检测信号的数量可根据半导体器件100中堆叠的芯片的数量而变化。
第一时间数字转换电路710可包括第一延迟电路712和第一触发电路714，以及第二时间数字转换电路730可包括第二延迟电路732和第二触发电路734。第二时间数字转换电路730可具有与第一时间数字转换电路710基本上相同的结构。将参考图8至图10描述第一时间数字转换电路710的详细结构和操作。
解码器750可基于第一数字码OUT0<0:n>和第二数字码OUT1<0:n>生成校准码CAL_CODE_x<0:k>。例如，解码器750可基于第一数字码OUT0<0:n>和第二数字码OUT1<0:n>生成延迟码(其为图11中的TOUT<0:n>)，并且可以将生成的延迟码TOUT<0:n>转换和输出为校准码CAL_CODE_x<0:k>(其为二进制码)。将参考图11至图13描述解码器750的详细结构和操作。校准结束信号CAL_ENB可用于固定校准码CAL_CODE_x<0:k>的值。在用于生成校准码CAL_CODE_x<0:k>的校准操作结束时，校准结束信号CAL_ENB可以变为逻辑高电平。这里，解码器750可以固定校准码CAL_CODE_x<0:k>的值。
图8是示出根据本发明实施方式的图7的第一时间数字转换电路710的示意图，以及图9和图10是示出根据本发明实施方式的第一时间数字转换电路710的操作的时序图。
参照图8，第一时间数字转换电路710可以包括第一延时电路812(对应于图7的第一延时电路712)和第一触发电路814(对应于图7的第一触发电路714)。第一延迟电路812可包括多个单元延迟器812_0至812_n。单元延迟器812_0至812_n可通过顺序地延迟参考信号STR来生成多个第一延迟参考信号STRD0<0:n>。单元延迟器812_0至812_n可具有相同的结构。例如，第一单元延迟器812_0可包括级联的第一与非门ND1和第二与非门ND2以及缓冲器B1。第一与非门ND1可接收参考信号STR和电源电压VDD，并且第二与非门ND2可接收第一与非门ND1的输出和电源电压VDD。因此，第一单元延迟器812_0可通过将参考信号STR延迟多达第一与非门ND1和第二与非门ND2的延迟时间D1来生成第一延迟参考信号STRD0<0>。类似地，第二单元延迟器812_1可通过将参考信号STR延迟多达延迟时间D1*2来生成第一延迟参考信号STRD0<1>。以这种方式，第一延迟电路812可通过顺序地将参考信号STR延迟多达延迟时间D1、延迟时间D1*2、……、延迟时间D1*(n+1)来生成第一延迟参考信号STRD0<0:n>。
第一触发电路814可通过与第一延迟参考信号STRD0<0:n>的上升沿同步地触发检测信号DS0的逻辑电平来生成第一数字码OUT0<0:n>。第一触发电路814可包括基于第一延迟参考信号STRD0<0:n>锁存第一检测信号DS0并将其输出为第一数字码OUT0<0:n>的多个触发器814_0至814_n。
根据本发明实施方式，第一时间数字转换电路710还可包括用于缓冲检测信号DS0的缓冲电路816。缓冲电路816可被提供以补偿由于第一触发电路814的多个触发器814_0至814_n引起的加载，并且可以实现为彼此串联耦接的偶数个反相器。
通过上述结构，第一时间数字转换电路710可在参考信号STR的脉冲形成(pulsing)之后生成以预定时间D1的间隔顺序地被激活的多个第一延迟参考信号STRD0<0:n>，并且可以通过与第一延迟参考信号STRD0<0:n>的上升沿同步地触发检测信号DS0的逻辑电平来生成第一数字码OUT0<0:n>。
参照图9，示出了其中参考信号STR的脉冲形成比检测信号DS0快的情况。第一时间数字转换电路710可以在检测信号DS0的低区段期间将对应的第一数字码OUT0<0:n>的比特位输出为低比特位，并且在检测信号DS0的高区段期间将对应的第一数字码OUT0<0:n>的比特位输出为高比特位。在这种情况下，第一数字码OUT0<0:n>的最高有效位(MSB)可以被设置为低比特位，并且第一数字码OUT0<0:n>的第一高比特位之前(即，检测信号DS0的高区段之前)的低比特位的数量可对应于检测信号相对于参考信号STR的延迟值。
参照图10，示出了其中检测信号DS0的脉冲形成比参考信号STR快的情况。第一时间数字转换电路710可在检测信号DS0的高区段期间将对应的第一数字码OUT0<0:n>的比特位输出为高比特位，并且在检测信号DS0的低区段期间将对应的第一数字码OUT0<0:n>的比特位输出为低比特位。在这种情况下，第一数字码OUT0<0:n>的MSB可以被设置为高比特位，并且检测信号DS0相对于参考信号STR的延迟值可以是零(“0”)。
图11是示出根据本发明实施方式的图7的解码器750的框图。图12是示出根据本发明实施方式的图11所示的延迟计算电路1110的详细结构的示意图。图13是解释根据本发明实施方式的图11所示的编码电路1120的操作的表。
参照图11，解码器750可包括延迟计算电路1110和编码电路1120。
延迟计算电路1110可基于第一数字码OUT0<0:n>和第二数字码OUT1<0:n>计算延迟码TOUT<0:n>。延迟计算电路1110可基于第一数字码OUT0<0:n>和第二数字码OUT1<0:n>选择检测信号DS0和DS1之中的相对于参考信号STR具有大延迟量的信号，并且将与被选择的检测信号对应的数字码输出为延迟码TOUT<0:n>。延迟码TOUT<0:n>可对应于检测信号DS0相对于参考信号STR的延迟值和检测信号DS1相对于参考信号STR的延迟值之中的较大延迟值。
参照图12，延迟计算电路1110可包括多个与门AD00至AD0n以及多个或门OR00至OR0n。
与门AD00至AD0n以及或门OR00至OR0n可对应于第一数字码OUT0<0:n>和第二数字码OUT1<0:n>的相应的比特位。与门AD00至AD0n可对第一数字码OUT0<0:n>的对应比特位和第二数字码OUT1<0:n>的对应比特位执行逻辑与运算。或门OR00至OR0n可对于对应的与门的输出和先前级的或门的输出执行逻辑或运算，并且输出延迟码TOUT<0:n>。第一级的或门OR00可接收对应的与门AD00的输出和接地电压GND信号。
通过上述结构，只有当第一数字码OUT0<0:n>的比特位和第二数字码OUT1<0:n>的比特位两者均为高比特位时，延迟计算电路1110可以将对应的延迟码TOUT<0:n>的比特位输出为高比特位。当第一数字码OUT0<0:n>的比特位和第二数字码OUT1<0:n>的比特位之中的至少一个为低比特位时，延迟计算电路1110可基于延迟码TOUT<0:n>的下部比特位确定对应的延迟码TOUT<0:n>的比特位。另外，当延迟码TOUT<0:n>的下部比特位为高比特位时，延迟码TOUT<0:n>的上部比特位也可以全部为高比特位。其结果是，延迟计算电路1110可生成温度计码类型(即，一元码)延迟码TOUT<0:n>。
例如，当“00011111”的第一数字码OUT0<0:n>和“00000111”的第二数字码OUT1<0:n>被输入时，延迟计算电路1110可生成与具有大延迟值的第二数字码OUT1<0:n>对应的“00000111”的延迟码TOUT<0:n>。例如，当“11100000”的第一数字码OUT0<0:n>和“00001111”的第二数字码OUT1<0:n>被输入时，延迟计算电路1110可生成与具有大延迟值的第二数字码OUT1<0:n>对应的“00001111”的延迟码TOUT<0:n>。例如，当“11100000”的第一数字码OUT0<0:n>和“1100000”的第二数字码OUT1<0:n>被输入时，延迟计算电路1110可生成延迟值对应于零的“11111111”的延迟码TOUT<0:n>。
返回参照图11，编码电路1120可将延迟码TOUT<0:n>转换为作为二进制码的校准码CAL_CODE_x<0:k>，并且输出校准码CAL_CODE_x<0:k>。当校准结束信号CAL_ENB处于逻辑高电平时，编码电路可以固定校准码CAL_CODE_x<0:k>的值。
参照图13，示出了根据8比特位延迟码TOUT<0:7>的4比特位校准码CAL_CODE_x<0:3>。由于延迟码TOUT<0:7>是温度计码类型，因此8比特位延迟码TOUT<0:7>可具有9种情况。例如，当全高比特位(“11111111”)的延迟码TOUT<0:n>被输入时，编码电路1120可生成具有全零比特位(“0000”)的预备校准码PRE_CAL_CODE<0:k>，并且随着延迟码TOUT<0:n>的低比特位的数量增加，校准码CAL_CODE_x<0:3>可以增大。最后，当全低比特位(“00000000”)的延迟码TOUT<0:n>被输入时，编码电路1120可生成具有最大值“1000”的4比特位校准码CAL_CODE_x<0:k>。
通过上述结构，随着延迟码TOUT<0:n>的低比特位的数量增加，编码电路1120可将校准码CAL_CODE_x<0:k>生成为具有较大值。
图14是示出根据本发明实施方式的半导体器件100的校准操作的时序图。
参照图14，在校准操作期间，测试源信号TPDQS可以在芯片114中被生成，并且被传送到第一测试贯通电极TSV_TDQS。
芯片112_0、112_1和112_2的复制电路250_0、250_1和250_2可以以路径PATH_0、PATH_1和PATH_2的延迟值将测试源信号TPDQS延迟和输出。由复制电路250_0、250_1和250_2生成的测试信号REP_OUT_0、REP_OUT_1和REP_OUT_2可通过驱动电路260_0、260_1和260_2被提供到芯片112_0、112_1和112_2。提供到芯片112_0的测试信号被标记为SDQ0_0、SDQ1_0和SDQ2_0，并且提供到芯片112_1的测试信号被标记为SDQ0_1、SDQ1_1和SDQ2_1。提供到芯片112_2的测试信号被标记为SDQ0_2、SDQ1_2和SDQ2_2。
此处，芯片112_0的操作特性是FAST(快)，并且芯片112_1的操作特性是TYPICAL(典型)，并且芯片112_2的操作特性是SLOW(慢)，并且在芯片112_0中生成的测试信号SDQ0_0相对于测试源信号TPDQS的脉冲形成的延迟量为+10，并且在芯片112_1中生成的测试信号SDQ1_1相对于测试源信号TPDQS的脉冲形成的延迟量为+13，并且在芯片112_2中生成的测试信号SDQ2_2相对于测试源信号TPDQS的脉冲形成的延迟量为+15。
芯片112_0的校准电路170_0可选择测试信号SDQ0_0作为参考信号STR。校准电路170_0可以通过使用通过顺序地延迟被选择的参考信号STR而生成的第一延迟参考信号STRD0<0:n>来触发检测信号DS0以生成第一数字码OUT0<0:n>，并且通过使用通过顺序地延迟被选择的参考信号STR而生成的第二延迟参考信号STRD1<0:n>来触发检测信号DS1以生成第二数字码OUT1<0:n>。校准电路170_0可基于第一数字码OUT0<0:n>和第二数字码OUT1<0:n>输出校准码CAL_CODE_0<0:k>。
由于被选择的参考信号STR比检测信号DS0快+3并且比检测信号DS1快+5，因此校准电路170_0可生成与+5的延迟值对应的校准码CAL_CODE_0<0:k>。因此，在读操作期间，芯片112_0的延迟控制电路150_0可以将通过路径PATH_0提供的信号延迟与校准码CAL_CODE_0<0:k>对应的+5的延迟值，以生成内部选通信号IDQS_0。
另一方面，芯片112_1的校准电路170_1可选择测试信号SDQ1_1作为参考信号STR。由于被选择的参考信号STR比检测信号DS0快+2但是比检测信号DS1慢，因此校准电路170_1可生成与+2的延迟值对应的校准码CAL_CODE_1<0:k>。因此，在读操作期间，芯片112_1的延迟控制电路150_1可以将通过路径PATH_1提供的信号延迟与校准码CAL_CODE_1<0:k>对应的+2的延迟值，以生成内部选通信号IDQS_1。
芯片112_2的校准电路170_2可选择测试信号SDQ2_2作为参考信号STR。由于被选择的参考信号STR比检测信号DS0和检测信号DS1慢，因此校准电路170_2可生成与0的延迟值对应的校准码CAL_CODE_2<0:k>。因此，在读操作期间，芯片112_2的延迟控制电路150_2可在没有任何延迟的情况下将通过路径PATH_2提供的信号生成为内部选通信号IDQS_2。
图15是示出根据本发明实施方式的存储系统1500的框图。
参照图15，存储系统1500可包括通过堆叠多个芯片1514和1512_0至1512_3而形成的存储器1510、处理器1520、中介件1530和封装衬底1540。
中介件1530可形成在封装衬底1540之上，并且存储器1510和处理器1520可形成在中介件1530之上。
处理器1520可包括存储器控制器(MC)1521和用于与存储器控制器1521接口对接的PHY接口1522。PHY接口1522可以被存储器控制器1521使用以与存储器1510通信。处理器1520可以是各种处理器之一，诸如图形处理单元(GPU)、中央处理单元(CPU)和应用处理器(AP)。
存储器1510可包括基础裸片1514和堆叠在基础裸片1514之上的核心裸片1512_0至1512_3。以上描述的半导体器件100的芯片114可对应于基础裸片1514，并且芯片112_0、112_1和112_2可对应于核心裸片1512_0至1512_3。图1的结构可包括在基础裸片1514和核心裸片1512_0至1512_3中。如上所述的通过堆叠多个芯片而形成的存储器1510的示例可以是高带宽存储器(HBM)。
核心裸片1512_0至1512_3中的每一个可包括：用于存储数据的单元阵列，和用于向单元阵列写入数据以及从单元阵列读取数据的电路。基础裸片1514可包括用于核心裸片1512_0至1512_3与基础裸片1514之间的接口的电路，以及用于基础裸片1514与存储器控制器1521之间的接口的电路。基础裸片1514也可称为基础裸片。多个硅通孔TSV可形成在堆叠的核心裸片1512_0至1512_3之间，并且通过硅通孔TSV，可以在核心裸片1512_0至1512_3和基础裸片1514之间传送命令、地址和数据。
基础裸片1514的PHY接口1516可以是用于基础裸片1514和存储器控制器1521之间的通信的接口，并且直接访问(DA)接口1517可以是用于测试存储器1510的接口。PHY接口1516可通过微小凸块耦接至中介件1530，并且中介件1530可通过内部互连件(未示出)将基础裸片1514的PHY接口1516电连接到存储器控制器1521的PHY接口1522。另外，PHY接口1516和1522可通过中介件1530彼此电连接以进行通信。PHY接口1516可通过多于1000个微小凸块耦接至中介件1530。由于微小凸块的物理数量非常大，在现实中，使用PHY接口1516来测试存储器1510是非常困难的。因此，通过直接访问焊盘被对接的DA接口1517可以用于测试存储器1510，该直接访问焊盘的数量相对小于微小凸块的数量且其物理尺寸相对大于微小凸块的物理尺寸。
封装衬底1540可包括用于向存储器1510和处理器1520供应电力的焊料球以及使处理器1520与外部(例如，图形卡上的其他芯片)通信的焊料球。封装衬底1540可耦接至例如图形卡。
根据本发明的实施方式，可以减少多个芯片之间的工艺偏差。
在本发明的实施方式中期望获得的效果不限于以上提及的效果，且本发明所属领域的普通技术人员还可以从描述中清楚地理解以上未提及的其他效果。
尽管相对于具体实施方式描述了本发明，但是对于本领域技术人员明显的是，在不脱离如随附权利要求中限定的本发明的精神和范围的情况下，可以进行各种改变和修改。
例如，在本公开的上述实施方式中示例性描述的逻辑门和晶体管的位置和类型应根据输入信号的极性而以不同方式实现。此外，实施方式可以被组合以形成附加的实施方式。

Claims (17)

1.一种半导体器件，包括：
第一传送路径，适合：接收源信号，以及，输出第一预备信号；
第二传送路径，适合：接收所述源信号，以及，输出第二预备信号；
第三传送路径，适合：接收所述源信号，以及，输出第三预备信号；
第一校准电路，适合生成第一校准码，所述第一校准码对应于所述第一传送路径与在所述第一传送路径至所述第三传送路径之中的具有最大延迟值的被选传送路径之间的延迟值之差；
第二校准电路，适合生成第二校准码，所述第二校准码对应于所述第二传送路径与所述被选传送路径之间的延迟值之差；
第三校准电路，适合生成第三校准码，所述第三校准码对应于所述第三传送路径与所述被选传送路径之间的延迟值之差；
第一延迟控制电路，适合通过用基于所述第一校准码确定的延迟值来延迟所述第一预备信号以生成第一信号；
第二延迟控制电路，适合通过用基于所述第二校准码确定的延迟值来延迟所述第二预备信号以生成第二信号；以及
第三延迟控制电路，适合通过用基于所述第三校准码确定的延迟值来延迟所述第三预备信号以生成第三信号。
2.根据权利要求1所述的半导体器件，还包括：
第一芯片，适合使用所述第一信号作为用于输出所述第一芯片的数据的选通信号，并且包括所述第一传送路径、所述第一校准电路和所述第一延迟控制电路；
第二芯片，适合使用所述第二信号作为用于输出所述第二芯片的数据的选通信号，并且包括所述第二传送路径、所述第二校准电路和所述第二延迟控制电路；以及
第三芯片，适合使用所述第三信号作为用于输出所述第三芯片的数据的选通信号，并且包括所述第三传送路径、所述第三校准电路和所述第三延迟控制电路。
3.根据权利要求2所述的半导体器件，其中，所述第一芯片、所述第二芯片和所述第三芯片被堆叠。
4.根据权利要求2所述的半导体器件，
其中，所述第一芯片还包括：
第一复制电路，适合：模拟所述第一传送路径的延迟值，以及，通过延迟测试源信号来生成第一测试信号；以及
第一传送器，适合将所述第一测试信号传送到所述第二芯片和所述第三芯片，以及
其中，所述第二芯片还包括：
第二复制电路，适合：模拟所述第二传送路径的延迟值，以及通过延迟所述测试源信号来生成第二测试信号；以及
第二传送器，适合将所述第二测试信号传送到所述第一芯片和所述第三芯片，以及
其中，所述第三芯片还包括：
第三复制电路，适合：模拟所述第三传送路径的延迟值，以及通过延迟所述测试源信号来生成第三测试信号；以及
第三传送器，适合将所述第三测试信号传送到所述第一芯片和所述第二芯片。
5.根据权利要求4所述的半导体器件，
其中，所述第一校准电路包括：
第一时间数字转换电路，适合生成与在所述第一测试信号和所述第二测试信号之间的延迟量对应的第一数字码；
第二时间数字转换电路，适合生成与在所述第一测试信号和所述第三测试信号之间的延迟量对应的第二数字码；以及
第一解码器，适合生成与在所述第一数字码和所述第二数字码之中的较大数字码对应的所述第一校准码，以及
其中，所述第二校准电路包括：
第三时间数字转换电路，适合生成与在所述第二测试信号和所述第一测试信号之间的延迟量对应的第三数字码；
第四时间数字转换电路，适合生成与在所述第二测试信号和所述第三测试信号之间的延迟量对应的第四数字码；以及
第二解码器，适合生成与在所述第三数字码和所述第四数字码之中的较大数字码对应的所述第二校准码，以及
其中，所述第三校准电路包括：
第五时间数字转换电路，适合生成与在所述第三测试信号和所述第一测试信号之间的延迟量对应的第五数字码；
第六时间数字转换电路，适合生成与在所述第三测试信号和所述第二测试信号之间的延迟量对应的第六数字码；以及
第三解码器，适合生成与在所述第五数字码和所述第六数字码之中的较大数字码对应的所述第三校准码。
6.一种半导体器件，包括被设置有不同的芯片ID的多个堆叠芯片，每个芯片包括：
传送路径，适合：传送经由第一正常贯通电极传送的源信号，以及，输出预备信号；
延迟控制电路，适合通过用基于校准码确定的延迟值来延迟所述预备信号以生成内部选通信号；
复制电路，适合：模拟所述传送路径的延迟值，以及，通过延迟经由第一测试贯通电极传送的测试源信号来生成测试信号；
驱动电路，适合将生成的测试信号传送到第二测试贯通电极之中的对应于芯片ID的第二测试贯通电极；以及
校准电路，适合基于所述生成的测试信号和经由所述第二测试贯通电极从其他芯片传送的测试信号来生成所述校准码。
7.根据权利要求6所述的半导体器件，其中，所述芯片中的每一个还包括数据输出电路，所述数据输出电路适合基于所述内部选通信号将所述芯片的数据输出到第二正常贯通电极。
8.根据权利要求6所述的半导体器件，
还包括位于所述芯片的下端处的下部芯片，
其中，所述芯片中的每一个还包括ID分配电路，所述ID分配电路适合基于从所述下部芯片传送的初始ID来生成所述芯片ID中的对应的芯片ID。
9.根据权利要求6所述的半导体器件，其中，所述驱动电路包括：
多个传送器，适合响应于多个驱动使能信号将所述测试信号驱动到所述第二测试贯通电极；以及
多个接收器，适合：接收经由所述第二测试贯通电极从所述其他芯片传送的所述测试信号，以及，将接收到的测试信号传送到所述校准电路。
10.根据权利要求9所述的半导体器件，其中，所述驱动电路还包括激活控制电路，所述激活控制电路适合：通过解码所述芯片ID来生成所述驱动使能信号，以及，激活所述驱动使能信号之中的对应于所述芯片ID的驱动使能信号。
11.根据权利要求6所述的半导体器件，其中，所述校准电路包括：
选择电路，适合：基于所述芯片ID来选择所述芯片的所述测试信号之中的一个测试信号作为参考信号，以及，选择其他的测试信号作为检测信号；以及
码生成电路，适合基于在所述参考信号与相应检测信号之间的相应延迟值之差来生成所述校准码。
12.根据权利要求11所述的半导体器件，其中，所述选择电路包括：
多个上部多路复用器，其每个适合：基于所述芯片ID的第一比特位来选择和输出所述测试信号之中的一个测试信号；以及
多个下部多路复用器，其每个适合：基于所述芯片ID的第二比特位来选择所述上部多路复用器的输出之中的一个输出，以及，输出所选择的一个输出作为所述参考信号和所述检测信号中之一。
13.根据权利要求11所述的半导体器件，其中，所述码生成电路包括：
多个时间数字转换电路，适合：通过顺序地延迟所述参考信号来生成多个延迟参考信号，以及，通过基于所述延迟参考信号执行用于触发所述检测信号的时间到数字转换操作来生成多个数字码；以及
解码器，适合基于所述数字码来生成校准码。
14.根据权利要求13所述的半导体器件，其中，所述时间数字转换电路中的每一个包括：
多个单元延迟器，适合顺序地延迟所述参考信号以生成所述延迟参考信号；以及
多个触发器，其：根据所述延迟参考信号来锁存对应的检测信号，以及，输出所述数字码。
15.根据权利要求13所述的半导体器件，其中，所述解码器包括：
延迟计算电路，适合：基于所述数字码选择所述检测信号之中的相对于所述参考信号具有大延迟量的检测信号，以及，输出与所选择的检测信号对应的数字码作为延迟码；以及
编码电路，适合：将所述延迟码转换为所述校准码，以及，输出所述校准码。
16.根据权利要求15所述的半导体器件，其中，所述延迟码为温度计码类型，以及所述校准码为二进制码类型。
17.一种半导体器件，包括堆叠芯片，所述芯片中的每一个包括：
操作电路，其经由正常贯通电极接收源信号以通过将所述源信号延迟取决于校准码的校准量来生成内部选通信号；
复制电路，其通过将经由第一测试贯通电极提供的测试源信号延迟代表在所述操作电路内除校准量之外的延迟的量来生成测试信号；
驱动电路，其将所述测试信号经由第二测试贯通电极中的对应一个提供到剩余芯片；以及
校准电路，其通过参考所述测试信号检测外部测试信号的相应延迟量来生成所述校准码，所述外部测试信号分别是经由剩余第二测试贯通电极从所述剩余芯片提供的。
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