CN115775820A - 半导体结构及其制造方法 - Google Patents

半导体结构及其制造方法 Download PDF

Info

Publication number
CN115775820A
CN115775820A CN202111038367.9A CN202111038367A CN115775820A CN 115775820 A CN115775820 A CN 115775820A CN 202111038367 A CN202111038367 A CN 202111038367A CN 115775820 A CN115775820 A CN 115775820A
Authority
CN
China
Prior art keywords
layer
groove
ion implantation
forming
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111038367.9A
Other languages
English (en)
Inventor
李雄
杨彬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202111038367.9A priority Critical patent/CN115775820A/zh
Priority to PCT/CN2021/131899 priority patent/WO2023029226A1/zh
Priority to US17/807,904 priority patent/US20230074214A1/en
Publication of CN115775820A publication Critical patent/CN115775820A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本申请实施例公开了一种半导体结构及其制造方法。所述半导体结构包括：半导体衬底；其中，所述半导体衬底中具有沟槽，所述沟槽中形成有栅极；离子注入层，所述离子注入层位于所述沟槽外侧的所述衬底中，在垂直于所述衬底的方向上，所述离子注入层的顶表面高于所述栅极的顶表面，所述离子注入层的底表面低于所述栅极的顶表面且高于所述栅极的底表面；过渡层，所述过渡层位于所述栅极结构和所述离子注入层之间，在垂直于所述衬底的方向上，所述过渡层的底表面低于所述栅极结构的顶表面且高于所述栅极结构的底表面，所述过渡层的掺杂浓度小于所述离子注入层的掺杂浓度。

Description

半导体结构及其制造方法
技术领域
本申请实施例涉及半导体技术，涉及但不限于一种半导体结构及其制造方法。
背景技术
随着超大规模集成电路技术的迅速发展，半导体器件的尺寸在不断减小。由于半导体器件的急剧减小，晶体管栅氧化层的厚度减小至2nm甚至更薄。在半导体器件按比例缩小尺寸的同时，工作电压并未相应地等比例降低，导致短沟器件的栅致漏极泄漏(GIDL，Gate-Induced-Drain-Leakage)电流效应非常强烈，影响了半导体器件的可靠性。因此，如何减小半导体器件中的GIDL电流效应，成为了亟需解决的问题。
发明内容
有鉴于此，本申请实施例提供一种半导体结构及其制造方法。
第一方面，本申请实施例提供一种半导体结构，包括：
半导体衬底；其中，所述半导体衬底中具有沟槽，所述沟槽中形成有栅极；
离子注入层，所述离子注入层位于所述沟槽外侧的所述衬底中，在垂直于所述衬底的方向上，所述离子注入层的顶表面高于所述栅极的顶表面，所述离子注入层的底表面低于所述栅极的顶表面且高于所述栅极的底表面；
过渡层，所述过渡层位于所述栅极结构和所述离子注入层之间，在垂直于所述衬底的方向上，所述过渡层的底表面低于所述栅极结构的顶表面且高于所述栅极结构的底表面，所述过渡层的掺杂浓度小于所述离子注入层的掺杂浓度。
在一些实施例中，在垂直于所述衬底的方向上，所述过渡层的底表面不低于所述离子注入层的底表面。
在一些实施例中，所述栅极包括：
栅极氧化层和栅极导电层；
所述栅极氧化层覆盖在所述沟槽的内壁表面；
所述栅极导电层位于覆盖所述栅极氧化层的所述沟槽内。
在一些实施例中，所述沟槽内还包括：绝缘层；
所述绝缘层覆盖所述栅极。
在一些实施例中，还包括接触结构，所述接触结构形成在所述离子注入层上。
在一些实施例中，所述接触结构包括位线接触结构和存储节点接触结构；其中所述位线接触结构和存储节点接触结构分立地形成在所述离子注入层。
在一些实施例中，所述半导体结构还包括：隔离层，所述隔离层位于所述离子注入层外侧的所述衬底中；所述隔离层的深度大于或等于所述沟槽的深度。
第二方面，本申请实施例提供一种半导体结构的制造方法，包括：
对半导体衬底进行第一离子注入，形成离子注入层；
对形成有离子注入层的半导体衬底进行蚀刻处理，在所述衬底中形成沟槽，所述沟槽至少部分形成在所述离子注入层中，在所述沟槽的至少部分侧壁形成过渡层；
其中，所述过渡层的材料为掺杂后的半导体材料，所述过渡层的掺杂浓度小于所述离子注入层的掺杂浓度；
在所述沟槽内形成栅极。
在一些实施例中，所述对形成有离子注入层的半导体衬底进行蚀刻处理，在所述衬底中形成沟槽，所述沟槽至少部分形成在所述离子注入层中，在所述沟槽的至少部分侧壁形成过渡层的步骤包括：
对所述离子注入层进行蚀刻处理，形成第一沟槽；
在所述第一沟槽的侧壁形成过渡层；
沿所述第一沟槽未被所述过渡层覆盖的部分继续向下蚀刻所述半导体衬底，在所述半导体衬底中形成第二沟槽。
在一些实施例中，所述对形成有离子注入层的半导体衬底进行蚀刻处理，在所述衬底中形成沟槽，所述沟槽至少部分形成在所述离子注入层中，在所述沟槽的至少部分侧壁形成过渡层的步骤包括：
对所述离子注入层和部分所述半导体衬底进行蚀刻处理，形成第一沟槽；
在所述第一沟槽的侧壁形成过渡层；
沿所述第一沟槽未被所述过渡层覆盖的部分继续向下蚀刻所述半导体衬底，在所述半导体衬底中形成第二沟槽。
在一些实施例中，所述对形成有离子注入层的半导体衬底进行蚀刻处理，在所述衬底中形成沟槽，所述沟槽至少部分形成在所述离子注入层中，在所述沟槽的至少部分侧壁形成过渡层的步骤包括：
在所述离子注入层上形成介质层；
图形化所述介质层，以所述介质层为掩膜蚀刻形成有所述离子注入层的半导体衬底，以在所述衬底中形成所述沟槽。
在一些实施例中，在所述沟槽的侧壁形成过渡层的步骤包括：
在所述沟槽的侧壁形成待掺杂层；
对所述待掺杂层进行倾斜离子注入，形成过渡层。
在一些实施例中，在所述沟槽内形成栅极的步骤包括：
在所述沟槽内壁上形成所述栅极氧化层；
在内壁覆盖有所述栅极氧化层的所述沟槽内形成所述栅极导电层。
在一些实施例中，所述方法还包括：
回刻蚀所述栅极导电层，刻蚀后的所述栅极导电层的顶表面不低于所述过渡层的底表面；
在所述沟槽内填充绝缘材料，形成绝缘层；其中，所述绝缘层覆盖所述栅极。
在一些实施例中，所述方法还包括：
在所述离子注入层的表面形成接触结构；其中，所述接触结构包括位线接触结构和存储节点接触结构，所述位线接触结构和存储节点接触结构分立地形成在所述沟槽的两侧。
在一些实施例中，所述方法还包括：
形成隔离层，所述隔离层位于所述离子注入层外侧的所述衬底中，所述隔离层的深度不小于所述沟槽的深度。
在本申请实施例中，在沟槽内形成栅极，在沟槽侧壁有过渡层，在沟槽相邻位置有离子注入层，离子注入层上形成源极和漏极。通过两次不同的掺杂形成过渡层和离子注入层，使得过渡层的掺杂浓度小于所述离子注入层的掺杂浓度，降低了局部电场，从而改善GIDL漏电问题。
附图说明
图1为本申请实施例提供的一种半导体结构的示意图一；
图2为本申请实施例提供的一种半导体结构的示意图二；
图3为本申请实施例提供的一种半导体结构的示意图三；
图4为本申请实施例提供的一种半导体结构的示意图四；
图5为本申请实施例提供的一种半导体结构制造方法的流程图；
图6为本申请实施例提供的一种半导体结构的制造方法中形成离子注入层的示意图；
图7为本申请实施例提供的一种半导体结构的制造方法中形成沟槽的示意图；
图8为一种半导体结构的示意图；
图9为本申请实施例提供的一种半导体结构的示意图五。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
本申请实施例提供一种半导体结构，如图1所示，该半导体结构100包括：
半导体衬底110；其中，所述半导体衬底110中具有沟槽120，所述沟槽中120形成有栅极130；
离子注入层141，所述离子注入层141位于所述沟槽120外侧的所述衬底中，在垂直于所述衬底110的方向上，所述离子注入层的顶表面高于所述栅极的顶表面，所述离子注入层的底表面低于所述栅极的顶表面且高于所述栅极的底表面；
过渡层142，所述过渡层142位于所述栅极结构130和所述离子注入层141之间，在垂直于所述衬底110的方向上，所述过渡层142的底表面低于所述栅极结构130的顶表面且高于所述栅极结构130的底表面，所述过渡层141的掺杂浓度小于所述离子注入层142的掺杂浓度。
所述半导体衬底可以包括P型半导体材料衬底，例如为硅(Si)衬底或者锗(Ge)衬底等、N型半导体衬底，例如磷化铟(InP)衬底、复合半导体材料衬底，例如为锗硅(SiGe)衬底等、绝缘体上硅(SOI)衬底以及绝缘体上锗(GeOI)衬底等。在一个实施例中，所述半导体衬底为P型半导体衬底，即先在衬底中注入N型离子，并通过高温退结形成深N阱，然后在深N阱的上方注入P型离子形成P阱。
半导体衬底中上可以有晶体管构成的阵列，用于实现数据的存储以及读写等功能。晶体管的栅极位于半导体衬底中形成的沟槽内，在晶体管阵列中，同一行的栅极可以是连通的，用于构成整个半导体器件的字线。这样，字线则是掩埋于半导体衬底中的，因此可以称之为掩埋字线(Buried Word Line，BWL)。晶体管的源极和漏极，则由半导体衬底中形成的离子注入层构成。栅极两侧的离子注入层可以分别为源极和漏极，也就是说沟槽的两侧分别有分立的离子注入层。
离子注入层是在半导体衬底中掺杂形成的。杂质种类可以分为N型和P型两类。N型主要包括磷(P)、砷(As)以及锑(Sb)等。P型主要包括硼(B)以及铟(In)等。
过渡层位于所述栅极结构和所述离子注入层之间，过渡层的材质与离子注入层的材质以及掺杂的离子可以相同，区别在于，过渡层中所掺杂的离子浓度要小于离子注入层的掺杂浓度。也就是说，离子注入层是一个重掺杂区，过渡层是一个轻掺杂区。这样可以形成具有缓变结的源漏区域，降低了源漏区域与栅极之间的局部电场，进而可以减少栅极与源漏区域之间的GIDL漏电。
在一些实施例中，在垂直于所述衬底的方向上，所述过渡层的底表面不低于所述离子注入层的底表面。
过渡层的底表面不低于所述离子注入层的底表面，也就是说离子注入层在垂直于衬底方向的投影完全被过渡层在垂直于衬底方向的投影覆盖。使得离子注入层不会与栅极之间直接连接，若离子注入层直接连接栅极，这个区域不存在缓变结，仍有可能发生GIDL效应。当过渡层覆盖的所述沟槽的侧壁深度大于或等于所述离子注入层的深度时，降低局部电场的效果更佳。
在一些实施例中，如图2所示，所述栅极130包括：
栅极氧化层131和栅极导电层132；
所述栅极氧化层131覆盖在所述沟槽120的内壁表面；
所述栅极导电层132位于覆盖所述栅极氧化层131的所述沟槽120内。
栅极氧化层用于隔离栅极导电层和掺杂层，是覆盖在沟槽内壁表面的一层薄膜。栅极氧化层的材质可以是二氧化硅等。
栅极导电层位于覆盖所述栅极氧化层的所述沟槽内。栅极导电层可以由金属材料形成，例如为钨、镍或者钨镍合金等。
栅极氧化层可以使用生长工艺，例如，原位蒸气生成法(ISSG，In-Situ SteamGeneration)以选择性生长的方式来形成。所述原位蒸气生成法为一种热退火沉积法，其通过在腔体中加热并通入氧原子与所述半导体衬底中的硅原子结合，形成高质量的氧化物薄膜。也可以使用沉积工艺，例如，化学气相沉积法(Chemical Vapor Deposition，CVD)形成的氧化物薄膜作为栅极氧化层。
填充栅极导电层的方式可以采用沉积工艺。在一些实施例中，沉积工艺可以包括CVD、物理气相沉积(Physical Vapor Deposition，PVD)、等离子体增强化学气相沉积(Plasma Enhanced CVD，PECVD)、溅镀(Sputtering)、有机金属化学气相沉积(MetalOrganic Chemical Vapor Deposition，MOCVD)或原子层沉积(Atomic Layer Deposition，ALD)等。
在一些实施例中，如图2所示，所述沟槽120内还包括：绝缘层133；
所述绝缘层133覆盖所述栅极130。
绝缘层覆盖栅极，使得栅极导电层被掩埋于半导体衬底和绝缘层内。绝缘层的材料可以为氧化物材料，也可以为氮化硅等材料。
在一实施例中，绝缘层可以覆盖栅极导电层；而栅极氧化层则覆盖在整个沟槽的内壁上。形成绝缘层的方法也可以采用生长工艺或者沉积工艺等等。
在一些实施例中，如图3所示，还包括接触结构150，所述接触结构150形成在所述离子注入层141上。
在本申请实施例中，接触结构形成在离子注入层上，接触结构是导电材料制成的，如半导体材料或者金属材料，在一实施例中，接触结构的材料可以为多晶硅材料。接触结构用于与半导体器件中的信号线，例如位线、接地线等接触。
在一些实施例中，如图3所示，所述接触结构150包括位线接触结构151和存储节点接触结构152；其中所述位线接触结构151和存储节点接触结构152分立地形成在所述离子注入层141。
位线接触结构用于与位线接触，即位线连接在每个半导体结构的上述位线接触结构的位置，从而可以将位线信号通过位线接触结构传递至半导体结构中的源极。
存储节点接触结构则与存储单元，例如电容等连接，在半导体结构的晶体管处于导通状态下，通过位线接触结构传递的信号可以经由半导体衬底在电场作用下形成的导电沟道，传递至存储节点接触结构，进而传递至存储单元，实现电荷的存储。
在一些实施例中，如图4所示，所述半导体结构100还包括：隔离层160，所述隔离层160位于所述离子注入层141外侧的所述衬底中；所述隔离层160的深度大于或等于所述沟槽120的深度。
这里，每两层相邻的隔离层之间可以具有一对晶体管，这一对晶体管可以具有公共的源极或者公共的漏极。也就是说，每两对晶体管之间间隔有隔离层。一对晶体管与另一对晶体管之间通过这样的隔离层可以实现电性隔离。
隔离层的形成可以是半导体衬底上沉积一层氮化硅层，然后图案化此氮化硅层形成硬掩膜。接着蚀刻基底，在相邻的晶体管元件之间形成陡峭的沟渠。最后，在沟渠中填入氧化物形成上述隔离层。本申请实施例中，隔离层的深度大于或等于沟槽的深度，从而使得电性隔离的效果更佳。
本申请实施例还提供一种半导体结构的制造方法，如图5所示，该方法包括以下步骤:
步骤S501、对半导体衬底进行第一离子注入，形成离子注入层；
步骤S502、对形成有离子注入层的半导体衬底进行蚀刻处理，在所述衬底中形成沟槽，所述沟槽至少部分形成在所述离子注入层中；
步骤S503、在所述沟槽的至少部分侧壁形成过渡层；其中，所述过渡层的材料为掺杂后的半导体材料，所述过渡层的掺杂浓度小于所述离子注入层的掺杂浓度；
步骤S504、在所述沟槽内形成栅极。
如图6所示，在步骤S501中，可以通过在半导体衬底表面上进行离子注入的方式对半导体衬底进行掺杂，形成离子注入层141；所述半导体衬底包括表面和与表面相对的背面。这里半导体衬底的表面指的是远离深N阱或深P阱的一面。半导体衬底的表面以及表面以下的部分区域可以用于形成各种元件。离子注入的工艺参数包括杂质种类、注入能量以及掺杂剂量。杂质种类可以分为N型和P型两类，N型杂质主要包括磷、砷以及锑等元素，P型杂质主要包括硼以及铟等元素。示例性地，本申请实施例选用的注入的离子可以为As+/P+。第一离子注入的注入能量值可以为40KeV，第一离子注入的掺杂剂量的值可以为6×1012原子/cm2。当杂质原子通过离子注入机被注入到半导体衬底的表面时，在半导体衬底的表面可以形成一层离子注入层。
如图7所示，在步骤S502中，可以通过刻蚀处理，包括干法刻蚀或者湿法刻蚀等，在所述半导体衬底中形成沟槽120，沟槽110的至少部分形成在所述离子注入层141中。此外，沟槽110的底部也可以有一部分延伸至离子注入层下的半导体衬底110中。
形成沟槽后，可以在沟槽的内壁上形成一层过渡层，过渡层可以通过离子注入的方式形成。过渡层的材质与离子注入层的材质以及掺杂的离子可以相同也可以不同，区别在于，过渡层中所掺杂的离子浓度要小于离子注入层的掺杂浓度。本申请实施例对过渡层注入的离子可以为As+/P+，注入能量值可以为20KeV，掺杂剂量的值可以为4×1013原子/cm2。
在一些实施例中，所述对形成有离子注入层的半导体衬底进行蚀刻处理，在所述衬底中形成沟槽，所述沟槽至少部分形成在所述离子注入层中，在所述沟槽的至少部分侧壁形成过渡层的步骤包括：
对所述离子注入层进行蚀刻处理，形成第一沟槽；
在所述第一沟槽的侧壁形成过渡层；
沿所述第一沟槽未被所述过渡层覆盖的部分继续向下蚀刻所述半导体衬底，在所述半导体衬底中形成第二沟槽。
对离子注入层进行干法刻蚀或湿法刻蚀，刻蚀深度小于等于离子注入层的深度就形成第一沟槽，在形成第一沟槽后，在第一沟槽的侧壁和底部形成过渡层，然后去除第一沟槽底部的过渡层，然后再对第一沟槽未被所述过渡层覆盖的部分，即第一沟槽的底部继续向下蚀刻所述离子注入层至半导体衬底中，在所述半导体衬底中形成第二沟槽。
这样，就可以在形成覆盖至少部分离子注入层侧面的过渡层，使得离子注入层与栅极导电层的交叠区域之间尽可能多地范围内覆盖有过渡层，进而减少两者之间发生漏电的可能性。
在一些实施例中，所述对形成有离子注入层的半导体衬底进行蚀刻处理，在所述衬底中形成沟槽，所述沟槽至少部分形成在所述离子注入层中，在所述沟槽的至少部分侧壁形成过渡层的步骤包括：
对所述离子注入层和部分所述半导体衬底进行蚀刻处理，形成第一沟槽；
在所述第一沟槽的侧壁形成过渡层；
沿所述第一沟槽未被所述过渡层覆盖的部分继续向下蚀刻所述半导体衬底，在所述半导体衬底中形成第二沟槽。
对离子注入层进行干法刻蚀或湿法刻蚀，刻蚀深度大于离子注入层的深度，并且刻蚀了部分半导体衬底形成第一沟槽，在形成第一沟槽后，在第一沟槽的侧壁和底部形成过渡层，然后去除第一沟槽底部的过渡层，然后再对第一沟槽未被所述过渡层覆盖的部分，即第一沟槽的底部继续向下蚀刻所述离子注入层至半导体衬底中，在所述半导体衬底中形成第二沟槽。
这样形成的过渡层可以覆盖整个离子注入层与栅极导电层之间的交叠区域，从而进一步减少漏电发生的可能性。
在一些实施例中，所述对形成有离子注入层的半导体衬底进行蚀刻处理，在所述衬底中形成沟槽，所述沟槽至少部分形成在所述离子注入层中，在所述沟槽的至少部分侧壁形成过渡层的步骤包括：
在所述离子注入层上形成介质层；
图形化所述介质层，以所述介质层为掩膜蚀刻形成有所述离子注入层的半导体衬底，以在所述衬底中形成所述沟槽。
形成上述沟槽前，可以在离子注入层表面覆盖介质层，介质层起到掩膜的作用，遮挡不需要形成沟槽的区域。
在本申请实施例中，上述介质层可以为光阻材料，通过紫外光照射等方式图形化介质层，使得需要遮挡的部分不会被刻蚀掉。
然后以介质层作为掩膜对离子注入层以及半导体衬底进行刻蚀，就可以形成沟槽。
需要说明的是，刻蚀沟槽以及形成过渡层、形成栅极等过程都可以在掩膜遮挡的情况下完成，最后再将掩膜去除，形成最终的半导体结构。
在一些实施例中，在所述沟槽的侧壁形成过渡层的步骤包括：
在所述沟槽的侧壁形成待掺杂层；
对所述待掺杂层进行倾斜离子注入，形成过渡层。
在沟槽的至少部分侧壁可以先形成待掺杂层，待掺杂层的形成方式包括生长工艺或沉积工艺。生长工艺包括但不限于氧化工艺、氮化工艺。沉积工艺包括但不限于干、湿扩散(Dry/Wet Diffusion)、生物化学沉积(Biochemical Sedimentation，BIO)，原位蒸汽反应(In Situ SteamGeneration，ISSG)等。
待掺杂层的材料可以选用与半导体衬底相同的材料。本申请实施例的半导体衬底材料可为P型硅衬底，故待掺杂层的材料可以为单晶硅或多晶硅。
在一个实施例中，可以是先在第一沟槽的侧壁、沟槽的底部和介质层的表面形成待掺杂层，再用包括但不限于湿法刻蚀或干法刻蚀的方式去除沟槽的底部和介质层的表面的待掺杂层，因为待掺杂层具有高的深宽比，对待掺杂层进行倾斜离子注入形成过渡层，在形成过渡层后再进行向下刻蚀，形成第二沟槽。
在另一个实施例中，可以在形成第一沟槽后，再继续向下刻蚀形成第二沟槽，然后在第二沟槽的侧壁、沟槽的底部和介质层的表面形成待掺杂层，再用包括但不限于湿法刻蚀或干法刻蚀的方式去除沟槽的底部和介质层的表面的待掺杂层，只保留沟槽侧壁过渡层。因为待掺杂层具有高的深宽比，对待掺杂层进行倾斜离子注入形成过渡层，
其中，离子注入的工艺参数包括杂质种类、注入能量以及掺杂剂量。杂质种类可以分为N型和P型两类。N型主要包括磷、砷以及锑等。P型主要包括硼以及铟等。当杂质原子被注入到第一沟槽侧壁的待掺杂层时，待掺杂层可以形成一层过渡层。需要注意的是过渡层的掺杂浓度需要小于离子注入层的掺杂浓度。故对待掺杂层注入的能量小于对离子注入层注入的能量，对待掺杂层注入的剂量大于对离子注入层注入的剂量。
在一些实施例中，在所述沟槽内形成栅极的步骤包括：
在所述沟槽内壁上形成所述栅极氧化层；
在内壁覆盖有所述栅极氧化层的所述沟槽内形成所述栅极导电层。
栅极氧化层可以使用生长工艺形成，通入氧原子与所述半导体衬底中的硅原子结合，形成高质量的氧化物薄膜；也可以使用沉积工艺，沉积氧化物薄膜当做栅极氧化层。
填充栅极导电层的方式可以采用沉积工艺，将金属材料沉积在沟槽内，并与栅极氧化层共同构成掩埋式的栅极。在一实施例中，沟槽可以贯通多个晶体管，沉积的栅极导电层可以连接成一条金属线，作为这些晶体管的字线，即掩埋字线。
在一些实施例中，所述方法还包括：
回刻蚀所述栅极导电层，刻蚀后的所述栅极导电层的顶表面不低于所述过渡层的底表面；
在所述沟槽内填充绝缘材料，形成绝缘层；其中，所述绝缘层覆盖所述栅极。
在一实施例中，回刻蚀可以仅针对沟槽内的栅极导电层，使得栅极导电层的厚度减薄。回刻蚀后的栅极导电层的表面低于衬底表面，在栅极导电层上形成沟槽。
接下来，可以在沟槽内填充绝缘材料，使得绝缘材料的表面与衬底表面平齐，从而形成绝缘层；填充方式包括沉积工艺，例如，CVD或者等离子体增强原子层沉积。绝缘材料可以是氮化物层、氧化物层或由氮化物层和氧化物层两者构成的叠层膜。示例性地，本申请实施例中绝缘材料可以选用氮化硅。绝缘层用于使栅极和源极/漏极之间绝缘，并将栅极掩埋于衬底中。
在一些实施例中，所述方法还包括：
在所述离子注入层的表面形成接触结构；其中，所述接触结构包括位线接触结构和存储节点接触结构，所述位线接触结构和存储节点接触结构分立地形成在所述沟槽的两侧。
在本申请实施例中，如图3所示，形成接触结构的时对分立的离子注入层进行回刻蚀，刻蚀方式包括但不限于干法刻蚀和湿法刻蚀。刻蚀完毕后，在离子注入层上形成第一凹陷区和第二凹陷区。在第一凹陷区和第二凹陷区内沉积导电材料例如，导电性金属氮化物或者多晶硅等后，进而形成位线接触结构和存储节点接触结构。
在另一实施例中，如图4所示，也可以对分立的离子注入层和过渡层一起进行回刻蚀，并且在离子注入层和过渡层上形成第一凹陷区和第二凹陷区。在第一凹陷区和第二凹陷区内沉积导电材料例如，导电性金属氮化物或者多晶硅等后，进而形成位线接触结构和存储节点接触结构。
在又一实施例中，可以直接在离子注入层的表面沉积一层导电材料，形成上述位线接触结构和存储节点接触结构。
在一些实施例中，所述方法还包括：
形成隔离层，所述隔离层位于所述离子注入层外侧的所述衬底中，所述隔离层的深度不小于所述沟槽的深度。
在一实施例中，在半导体衬底中还可以形成多个隔离层。隔离层可以是由衬底表面向衬底内部延伸的绝缘材料构成的，用于隔离半导体器件。隔离层的形成过程可以包括：在半导体衬底上沉积一层氮化硅层，然后图案化此氮化硅层形成硬掩膜。接着蚀刻基底，在相邻的元件之间形成沟渠。最后，在沟渠中填入氧化物形成元件隔离层。
在本申请实施例中，两个隔离层之间可以具有一对晶体管，这一对晶体管可以具有公共的源极或者公共的漏极。一对晶体管与另一对晶体管之间通过这样的隔离层进行电性隔离。且隔离层的深度大于或等于沟槽的深度，使得电性隔离的效果更佳。
本申请实施例提供如下示例：
传统的半导体器件结构如图8所示，NC和BLC采用一步离子注入的方式形成S/D，NC端与BWL重叠区域的掺杂浓度过大，导致局部电场过高，从而导致GIDL漏电增加，数据保存时间减小。
本申请实施例提供了一种半导体器件结构，如图9所示，该结构具有轻掺杂的过渡层和重掺杂的离子注入层，且轻掺杂的过渡层位于栅极和重掺杂的离子注入层之间。重掺杂的离子注入层采用高能量低剂量离子注入，例如：40KeV，6×1012原子/cm2的As+/P+离子注入，轻掺杂的过渡层采用低能量高剂量的离子注入，例如，20KeV，4×1013原子/cm2的As+/P+离子注入，使得重掺杂区与栅极的重叠宽度减小，在重叠区域使用轻掺杂，形成缓变结，从而减小局部电场，降低GIDL漏电，最终改善半导体器件数据保存时间减小的问题。
本申请实施例还提供上述半导体器件的制造方法，包括：
步骤1、在半导体衬底中进行第一次离子注入，形成重掺杂的离子注入层，并在此基础上进行刻蚀挖槽。
其中，可以同步或者先后形成深度不同的沟槽，这里，深度较浅沟槽中用于形成栅极，深度较深沟槽，即第三沟槽则用于形成隔离层。因此，第三沟槽的深度可以大于栅极的沟槽。
然后在栅极的沟槽的侧壁形成一个待掺杂层并进行第二次离子注入形成轻掺杂的过渡层。
步骤2、在沟槽内形成栅极，包括栅极氧化层、栅极导电层以及绝缘层。栅极导电层可以沿着沟槽延伸，贯穿多个晶体管，从而形成掩埋的字线。
步骤3、在离子注入层表面形成接触结构，包括位线接触结构以及存储节点接触结构。
可以理解的是，本申请实施例相较于相关技术中半导体结构的形成方案至少具有以下优势：
1.将半导体器件的S/D由原有的离子注入区域改为加入了掺杂浓度较低的过渡层从而在S/D与BWL的重叠区域形成缓变结。
2.高能量低剂量的深度以W/SiN(坞/氮化硅)的界面作为目标深度，从而减小了重掺杂区与BWL的重叠宽度，降低局部电场，从而降低GIDL漏电。
3.通过合理的调整第一次和第二次的注入能量和剂量的组合，可以满足不同半导体器件的设计目标。
4.这种半导体结构适用于先进DRAM产品中，可以改善DRAM产品的数据保存时间减小的问题。
应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
以上所述，仅为本申请的实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种半导体结构，其特征在于，包括：
半导体衬底；其中，所述半导体衬底中具有沟槽，所述沟槽中形成有栅极；
离子注入层，所述离子注入层位于所述沟槽外侧的所述衬底中，在垂直于所述衬底的方向上，所述离子注入层的顶表面高于所述栅极的顶表面，所述离子注入层的底表面低于所述栅极的顶表面且高于所述栅极的底表面；
过渡层，所述过渡层位于所述栅极结构和所述离子注入层之间，在垂直于所述衬底的方向上，所述过渡层的底表面低于所述栅极结构的顶表面且高于所述栅极结构的底表面，所述过渡层的掺杂浓度小于所述离子注入层的掺杂浓度。
2.根据权利要求1所述的半导体结构，其特征在于，在垂直于所述衬底的方向上，所述过渡层的底表面不低于所述离子注入层的底表面。
3.根据权利要求1所述的半导体结构，其特征在于，所述栅极包括：
栅极氧化层和栅极导电层；
所述栅极氧化层覆盖在所述沟槽的内壁表面；
所述栅极导电层位于覆盖所述栅极氧化层的所述沟槽内。
4.根据权利要求3所述的半导体结构，其特征在于，所述沟槽内还包括：绝缘层；
所述绝缘层覆盖所述栅极。
5.根据权利要求1所述的半导体结构，其特征在于，还包括接触结构，所述接触结构形成在所述离子注入层上。
6.根据权利要求5所述的半导体结构，其特征在于，所述接触结构包括位线接触结构和存储节点接触结构；其中所述位线接触结构和存储节点接触结构分立地形成在所述离子注入层。
7.根据权利要求1至6任一所述的半导体结构，其特征在于，所述半导体结构还包括：隔离层，所述隔离层位于所述离子注入层外侧的所述衬底中；所述隔离层的深度大于或等于所述沟槽的深度。
8.一种半导体结构的制造方法，其特征在于，包括:
对半导体衬底进行第一离子注入，形成离子注入层；
对形成有离子注入层的半导体衬底进行蚀刻处理，在所述衬底中形成沟槽，所述沟槽至少部分形成在所述离子注入层中，在所述沟槽的至少部分侧壁形成过渡层；
其中，所述过渡层的材料为掺杂后的半导体材料，所述过渡层的掺杂浓度小于所述离子注入层的掺杂浓度；
在所述沟槽内形成栅极。
9.根据权利要求8所述的方法，其特征在于，所述对形成有离子注入层的半导体衬底进行蚀刻处理，在所述衬底中形成沟槽，所述沟槽至少部分形成在所述离子注入层中，在所述沟槽的至少部分侧壁形成过渡层的步骤包括：
对所述离子注入层进行蚀刻处理，形成第一沟槽；
在所述第一沟槽的侧壁形成过渡层；
沿所述第一沟槽未被所述过渡层覆盖的部分继续向下蚀刻所述半导体衬底，在所述半导体衬底中形成第二沟槽。
10.根据权利要求8所述的方法，其特征在于，所述对形成有离子注入层的半导体衬底进行蚀刻处理，在所述衬底中形成沟槽，所述沟槽至少部分形成在所述离子注入层中，在所述沟槽的至少部分侧壁形成过渡层的步骤包括：
对所述离子注入层和部分所述半导体衬底进行蚀刻处理，形成第一沟槽；
在所述第一沟槽的侧壁形成过渡层；
沿所述第一沟槽未被所述过渡层覆盖的部分继续向下蚀刻所述半导体衬底，在所述半导体衬底中形成第二沟槽。
11.根据权利要求8所述的方法，其特征在于，所述对形成有离子注入层的半导体衬底进行蚀刻处理，在所述衬底中形成沟槽，所述沟槽至少部分形成在所述离子注入层中，在所述沟槽的至少部分侧壁形成过渡层的步骤包括：
在所述离子注入层上形成介质层；
图形化所述介质层，以所述介质层为掩膜蚀刻形成有所述离子注入层的半导体衬底，以在所述衬底中形成所述沟槽。
12.根据权利要求9或10或11所述的方法，其特征在于，在所述沟槽的侧壁形成过渡层的步骤包括：
在所述沟槽的侧壁形成待掺杂层；
对所述待掺杂层进行倾斜离子注入，形成过渡层。
13.根据权利要求8所述的方法，其特征在于，在所述沟槽内形成栅极的步骤包括：
在所述沟槽内壁上形成所述栅极氧化层；
在内壁覆盖有所述栅极氧化层的所述沟槽内形成所述栅极导电层。
14.根据权利要求13所述的方法，其特征在于，所述方法还包括：
回刻蚀所述栅极导电层，刻蚀后的所述栅极导电层的顶表面不低于所述过渡层的底表面；
在所述沟槽内填充绝缘材料，形成绝缘层；其中，所述绝缘层覆盖所述栅极。
15.根据权利要求8所述的方法，其特征在于，所述方法还包括：
在所述离子注入层的表面形成接触结构；其中，所述接触结构包括位线接触结构和存储节点接触结构，所述位线接触结构和存储节点接触结构分立地形成在所述沟槽的两侧。
16.根据权利要求9所述的方法，其特征在于，所述方法还包括：
形成隔离层，所述隔离层位于所述离子注入层外侧的所述衬底中，所述隔离层的深度不小于所述沟槽的深度。
CN202111038367.9A 2021-09-06 2021-09-06 半导体结构及其制造方法 Pending CN115775820A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202111038367.9A CN115775820A (zh) 2021-09-06 2021-09-06 半导体结构及其制造方法
PCT/CN2021/131899 WO2023029226A1 (zh) 2021-09-06 2021-11-19 半导体结构及其制造方法
US17/807,904 US20230074214A1 (en) 2021-09-06 2022-06-21 Semiconductor structure and method for manufacturing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111038367.9A CN115775820A (zh) 2021-09-06 2021-09-06 半导体结构及其制造方法

Publications (1)

Publication Number Publication Date
CN115775820A true CN115775820A (zh) 2023-03-10

Family

ID=85387967

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111038367.9A Pending CN115775820A (zh) 2021-09-06 2021-09-06 半导体结构及其制造方法

Country Status (2)

Country Link
CN (1) CN115775820A (zh)
WO (1) WO2023029226A1 (zh)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100890256B1 (ko) * 2007-05-29 2009-03-24 삼성전자주식회사 리세스 채널 영역을 갖는 트랜지스터를 채택하는 반도체소자 및 그 제조 방법
CN108511518B (zh) * 2018-03-09 2024-02-06 长鑫存储技术有限公司 晶体管及其形成方法、半导体器件
CN108735608B (zh) * 2018-05-30 2023-10-24 长鑫存储技术有限公司 半导体器件及其制作方法
CN111063722B (zh) * 2018-10-17 2024-05-14 长鑫存储技术有限公司 半导体结构及其制造方法
CN112086454A (zh) * 2019-06-14 2020-12-15 长鑫存储技术有限公司 半导体器件及其制备方法
CN112331651B (zh) * 2020-11-04 2022-05-03 福建省晋华集成电路有限公司 半导体结构及其制备方法

Also Published As

Publication number Publication date
WO2023029226A1 (zh) 2023-03-09

Similar Documents

Publication Publication Date Title
US20220029018A1 (en) Method for manufacturing semiconductor device with recess, epitaxial growth and diffusion
US7608506B2 (en) Body-contacted semiconductor structures and methods of fabricating such body-contacted semiconductor structures
KR100577562B1 (ko) 핀 트랜지스터 형성방법 및 그에 따른 구조
US8853021B2 (en) Embedded transistor
CN111564442B (zh) 半导体结构及制备方法
US8329539B2 (en) Semiconductor device having recessed gate electrode and method of fabricating the same
US7915108B2 (en) Method for fabricating a semiconductor device with a FinFET
US7265011B2 (en) Method of manufacturing a transistor
CN108565263B (zh) 半导体器件及其制作方法
US6639282B2 (en) Semiconductor device on silicon-on-insulator and method for manufacturing the semiconductor device
US6204527B1 (en) Semiconductor memory device and method for producing same
WO2023029227A1 (zh) 半导体结构及其制造方法
US10593674B1 (en) Deep fence isolation for logic cells
CN110875391A (zh) 晶体管及其形成方法、集成电路存储器
WO2023029226A1 (zh) 半导体结构及其制造方法
US20230074214A1 (en) Semiconductor structure and method for manufacturing same
JPH1098114A (ja) 半導体装置及びその製造方法
US20230073590A1 (en) Semiconductor structure and method for manufacturing same
US5710056A (en) DRAM with a vertical channel structure and process for manufacturing the same
US20240234202A1 (en) Semiconductor Structure And Method of Making The Same
CN115050699A (zh) 一种cmos器件的制备方法
JPH10189953A (ja) 電界効果トランジスタ及びトランジスタの製法並びに電界効果トランジスタ

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination