CN115425073A - 一种半导体器件及其制作方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 62
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 328
- 229920005591 polysilicon Polymers 0.000 claims abstract description 216
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 94
- 239000011574 phosphorus Substances 0.000 claims abstract description 94
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 94
- 239000000758 substrate Substances 0.000 claims abstract description 86
- 238000000034 method Methods 0.000 claims description 47
- 239000007789 gas Substances 0.000 claims description 30
- 230000008569 process Effects 0.000 claims description 30
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 18
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 18
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 16
- 238000011065 in-situ storage Methods 0.000 claims description 15
- 238000000137 annealing Methods 0.000 claims description 11
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 8
- 239000001301 oxygen Substances 0.000 claims description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 8
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 7
- 229910052757 nitrogen Inorganic materials 0.000 claims description 7
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 230000003247 decreasing effect Effects 0.000 claims description 3
- 230000000694 effects Effects 0.000 abstract description 2
- 239000012535 impurity Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000009471 action Effects 0.000 description 3
- 239000011261 inert gas Substances 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 229910001873 dinitrogen Inorganic materials 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 229960001730 nitrous oxide Drugs 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- -1 but not limited to Chemical compound 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 238000001534 heteroepitaxy Methods 0.000 description 1
- 238000001657 homoepitaxy Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000001272 nitrous oxide Substances 0.000 description 1
- 238000010248 power generation Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
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- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本申请提供了一种半导体器件及其制作方法，涉及半导体技术领域。该半导体器件包括：衬底；位于衬底表面的外延层；位于外延层的远离衬底一侧的栅氧层；位于栅氧层的远离衬底一侧的第一掺杂多晶硅层；位于第一掺杂多晶硅层的远离衬底一侧的第二掺杂多晶硅层；位于第二掺杂多晶硅层的远离衬底一侧的第三掺杂多晶硅层；第一掺杂多晶硅层、第二掺杂多晶硅层和第三掺杂多晶硅层中的掺杂元素包括磷，栅氧层中包括掺杂元素，掺杂元素包括磷；其中，第二掺杂多晶硅层中磷元素的掺杂浓度大于第三掺杂多晶硅层中磷元素的掺杂浓度。本申请提供的半导体器件及其制作方法具有生长多晶硅层的速率更快的效果。
Description
技术领域
本申请涉及半导体技术领域，具体而言，涉及一种半导体器件及其制作方法。
背景技术
碳化硅作为重要的第三代半导体材料具有高禁带宽度、高临界击穿电场、高热导率等优势，因此碳化硅功率器件相比于传统的硅基功率器件具有击穿电压更高，开关速度更快，工作温度更高等优势，在新能源汽车、光伏发电、电车牵引等领域有着非常广阔的应用前景。
多晶硅层是SiC MOSFET器件的重要组成部分，主要起着连接栅栅氧层和栅极金属的作用，生长一层质量优异的掺杂多晶硅层是制备高性能功率器件的基础。
然而，现有技术中存在SiC MOSFET器件中多晶硅层的生长速率缓慢的问题。
发明内容
本申请的目的在于提供一种半导体器件及其制作方法，以解决现有技术中存在的SiC MOSFET器件中多晶硅层的生长速率缓慢的问题。
为了实现上述目的，本申请实施例采用的技术方案如下：
第一方面，本申请实施例提供了一种半导体器件，所述半导体器件包括：
衬底；
位于所述衬底表面的外延层；
位于所述外延层的远离所述衬底一侧的栅氧层；
位于所述栅氧层的远离所述衬底一侧的第一掺杂多晶硅层；
位于所述第一掺杂多晶硅层的远离衬底一侧的第二掺杂多晶硅层；位于所述第二掺杂多晶硅层的远离所述衬底一侧的第三掺杂多晶硅层；
所述第一掺杂多晶硅层、所述第二掺杂多晶硅层和所述第三掺杂多晶硅层中的掺杂元素包括磷，所述栅氧层中包括掺杂元素，所述掺杂元素包括磷；
其中，所述第二掺杂多晶硅层中磷元素的掺杂浓度大于所述第三掺杂多晶硅层中磷元素的掺杂浓度。
可选地，所述第三掺杂多晶硅层的厚度大于所述第二掺杂多晶硅层的厚度。
可选地，所述第一掺杂多晶硅层的厚度为10～30nm；和/或，
所述第二掺杂多晶硅层的厚度为10～30nm；和/或，
所述第三掺杂多晶硅层的厚度为350nm-750nm。
可选地，所述第二掺杂多晶硅层的中磷元素掺杂浓度大于所述第一掺杂多晶硅层中磷元素的掺杂浓度。
可选地，沿所述第三掺杂多晶硅层至所述栅氧层的方向上，所述第一掺杂多晶硅层中，磷掺杂的浓度逐渐降低。
可选地，所述栅氧层中，在与所述栅氧层和外延层的界面处含有磷元素，所述外延层为碳化硅外延层。
可选地，所述栅氧层的厚度为40nm-60nm。
可选地，所述栅氧层中磷元素的掺杂浓度为5E15/cm2～1E17/cm2；和/或，所述第一掺杂多晶硅层中磷元素的掺杂浓度为1E17/cm2～1E18/cm2；和/或，
所述第二掺杂多晶硅层中磷元素的掺杂浓度为1E20/cm2～1E21/cm2；和/或，
所述第三掺杂多晶硅层中磷元素的掺杂浓度为1E18/cm2～1E20/cm2。
可选地，所述栅氧层、所述第一掺杂多晶硅层、所述第二掺杂多晶硅层和所述第三掺杂多晶硅层中的掺杂元素包括磷和氮。
可选地，所述栅氧层、所述第一掺杂多晶硅层、所述第二掺杂多晶硅层和所述第三掺杂多晶硅层中的掺杂元素为磷和氮。
第二方面，本申请实施例还提供了一种半导体器件，所述半导体器件包括：
衬底；
位于所述衬底表面的外延层；
位于所述外延层的远离所述衬底一侧的栅氧层，所述栅氧层中包括掺杂元素，所述掺杂元素包括磷；
位于所述栅氧层的远离所述衬底一侧的多晶硅层；
位于所述多晶硅层远离所述衬底一侧的第一子多晶硅层和位于所述第一子晶硅层远离所述衬底一侧的第二子多晶硅层，所述第一子晶硅层和所述第二子晶硅层中包括掺杂元素，所述掺杂元素包括磷；
其中，所述第一子多晶硅层的掺杂浓度大于所述第二子多晶硅层的掺杂浓度。
可选地，所述第二子多晶硅层的厚度大于所述第一子多晶硅层的厚度。
可选地，所述栅氧层中，在与所述栅氧层和外延层的界面处含有磷元素，所述外延层为碳化硅。
可选地，所述栅氧层的厚度为40nm-60nm。第三方面，本申请实施例还提供了一种半导体器件，所述半导体器件包括：
衬底；
位于所述衬底表面的外延层；
位于所述外延层的远离所述衬底一侧的氧化层栅氧层；
位于所述氧化层栅氧层的远离所述衬底一侧的第一掺杂多晶硅层；
位于所述第一掺杂多晶硅层的远离衬底一侧的第二掺杂多晶硅层；
位于所述第二掺杂多晶硅层的远离所述衬底一侧的第三掺杂多晶硅层；
所述第一掺杂多晶硅层、所述第二掺杂多晶硅层和所述第三掺杂多晶硅层中的掺杂元素包括磷，所述栅氧层中包括掺杂元素，所述掺杂元素包括磷；
其中，所述第三掺杂多晶硅层的厚度大于所述第二掺杂多晶硅层的厚度。
可选地，所述第二掺杂多晶硅层是通过原位掺杂工艺制作而成。
可选地，所述第二掺杂多晶硅层中磷元素的掺杂浓度大于所述第三掺杂多晶硅层中磷元素的掺杂浓度。
可选地，所述第一掺杂多晶硅层的厚度为10～30nm；和/或，
所述第二掺杂多晶硅层的厚度为10～30nm；和/或，
所述第三掺杂多晶硅层的厚度为350nm-750nm。
可选地，所述第二掺杂多晶硅层的中磷元素掺杂浓度大于所述第一掺杂多晶硅层中磷元素的掺杂浓度。
可选地，沿所述第三掺杂多晶硅层至所述栅氧层的方向上，所述第一掺杂多晶硅层中，磷掺杂的浓度逐渐降低。
可选地，所述栅氧层中，在与所述栅氧层和外延层的界面处含有磷元素，所述外延层为碳化硅。
可选地，所述栅氧层的厚度为40nm-60nm。
第四方面，本申请实施例还提供了一种半导体器件制作方法，所述方法包括如下步骤：
提供一衬底；
在所述衬底上形成外延层；
在所述外延层上形成栅氧层；
在所述栅氧层上形成本征多晶硅栅极层；
在所述本征多晶硅栅极层上形成第二掺杂多晶硅层；
在所述第二多晶硅层上形成第三掺杂多晶硅层；其中，所述第二掺杂多晶硅层和所述第三掺杂多晶硅层中的掺杂元素包括磷，所述第二掺杂多晶硅层中磷元素的掺杂浓度大于所述第三掺杂多晶硅层中磷元素的掺杂浓度。
可选地，采用原位掺杂工艺在所述本征多晶硅栅极层上形成所述第二掺杂多晶硅层；和/或，
采用原位掺杂工艺在所述第二掺杂多晶硅层上形成第三掺杂多晶硅层。
可选地，在所述第二掺杂多晶硅层上形成第三掺杂多晶硅层的步骤之后，所述方法还包括：
采用退火工艺将第二掺杂多晶硅层中的磷元素扩散至所述本征多晶硅层和栅氧层中。
可选地，采用湿氧氧化工艺在所述外延层上形成所述栅氧层。
相对于现有技术，本申请实施例具有以下有益效果：
本申请实施例提供了一种半导体器件及其制作方法，该本导体器件包括衬底；位于衬底表面的外延层；位于外延层的远离衬底一侧的栅氧层；位于栅氧层的远离衬底一侧的第一掺杂多晶硅层；位于第一掺杂多晶硅层的远离衬底一侧的第二掺杂多晶硅层；位于第二掺杂多晶硅层的远离衬底一侧的第三掺杂多晶硅层；第一掺杂多晶硅层、第二掺杂多晶硅层和第三掺杂多晶硅层中的掺杂元素包括磷，栅氧层中包括掺杂元素，掺杂元素包括磷；其中，第二掺杂多晶硅层中磷元素的掺杂浓度大于第三掺杂多晶硅层中磷元素的掺杂浓度。由于本申请提供的半导体器件中，包括多层掺杂多晶硅层，且多层掺杂多晶硅层中，第二掺杂多晶硅层中磷元素的掺杂浓度大于第三掺杂多晶硅层中磷元素的掺杂浓度，因此能够保证掺杂浓度满足要求的基础上，在对第三掺杂多晶硅层进行掺杂时，大幅度提升多晶硅的生长速率。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它相关的附图。
图1为现有技术中半导体器件的层级结构示意图。
图2为本申请实施例提供的半导体器件制作方法的第一种示例性流程图。
图3为本申请实施例提供的S104对应的层级结构图。
图4为本申请实施例提供的S106对应的层级结构图。
图5为本申请实施例提供的S108对应的层级结构图。
图6为本申请实施例提供的S112对应的层级结构图。
图7为本申请实施例提供的半导体器件制作方法的第二种示例性流程图。
图8为本申请实施例提供的退火后对应的层级结构图。
图中：
110-衬底；120-外延层；130-栅氧层；140-本征多晶硅栅极层；151-第一掺杂多晶硅层；152-第二掺杂多晶硅层。153-第三掺杂多晶硅层。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
下面结合附图，对本申请的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
正如背景技术中所述，多晶硅层是SiC MOSFET器件的重要组成部分，主要起着连接栅栅氧层和栅极金属的作用。其中，多晶硅方阻的大小会严重限制功率器件的开关速度，从而不能发挥碳化硅器件的高频特性。
图1示出了现有的MOSFET器件的层级结构示意图，其中，衬底、外延层、栅氧层以及多晶硅层逐层相连，当然地，多晶硅层上还连接有其他层级结构，例如栅极金属层，在此不做赘述。
基于图1的层级结构，现有技术中降低多晶硅方阻的方法主要通过以下两种：
第一种，在栅氧层的表面长本征多晶硅，然后再通过离子注入或者炉管退火的形式掺杂杂质元素，例如P元素或B元素，但该工艺会造成多晶硅方阻的不均匀，同时生产成本会更高。
第二种，在栅氧层的表面通过原位掺杂的形式生长多晶硅，原位掺杂多晶硅指在沉积多晶硅的同时通入含有杂质的气体，例如PH3或者B2H6，使多晶硅均匀的掺杂。该工艺的多晶硅掺杂更加均匀，工艺更加简单，成本更低。然而，由于PH3或B2H6对表面的吸附作用要强于SiH4，因此生长速率较慢，而且膜层的厚度均匀性要比本征多晶硅的差。
综上，现有技术中存在SiC MOSFET器件中多晶硅层的生长速率缓慢的问题。
有鉴于此，为了解决上述问题，本申请实施例提供了一种半导体器件制作方法，通过先生长一层薄的本征多晶硅，改变表面特性，然后再进行通过原位掺杂工艺生长多晶硅，提升多晶硅的整体生长速率。
下面对本申请提供的半导体器件制作方法进行示例性说明：
作为一种可选的实现方式，请参阅图2，本申请提供的半导体器件制作方法包括：
S102，提供一衬底；
S104，在衬底上形成外延层。
S106，在外延层上形成栅氧层。
S108，在栅氧层上形成本征多晶硅栅极层。
S110，在本征多晶硅栅极层上形成第二掺杂多晶硅层。
S112，在第二多晶硅层上形成第三掺杂多晶硅层；其中，第二掺杂多晶硅层和第三掺杂多晶硅层中的掺杂元素包括磷，第二掺杂多晶硅层中磷元素的掺杂浓度大于第三掺杂多晶硅层中磷元素的掺杂浓度。
其中，术语“在A层上形成B层”，指对于A而言，包括两面，分别为正面与背面，且背面朝向衬底，正面朝向衬底的反方向，B与A的正面相连。
例如，结合图1，对于氧化层而言，其背面朝向衬底，且与外延层相连，正面朝向衬底的反方向，且正面与多晶硅层相连，则可以通过术语“基于栅氧层的远离衬底一侧生长多晶硅”进行描述。
通过该实现方式，一方面，由于在生长掺杂多晶硅层时，先生长了一层薄的本征多晶硅，改变表面特性，因此在生长掺杂多晶硅层时，提高了原位掺杂多晶硅的生长速率。且由于第一多晶硅的厚度较薄，掺杂多晶硅层的厚度较厚，因此多晶硅层的生长速率与掺杂多晶硅层的生长速率强关联，当提升掺杂多晶硅层的生长速率后，多晶硅层的整体生长速率得以提升。另一方面，本申请仍采用原位掺杂工艺生长掺杂多晶硅层，因此多晶硅掺杂的均匀性更好，成本也更低。
其中，本申请并不对衬底110与外延层120的材料进行限定，例如，衬底110可以采用SiC衬底110、Si衬底110、蓝宝石衬底110等，外延层120可以采用同质外延或异质外延，例如，外延层120采用SiC外延。生长外延层120后的结构如图3所示。由于外延生长工艺相对成熟，因此不再对外延生长工艺进行赘述，例如，可以采用气相外延工艺生长外延层120。
在生长目标厚度的外延层120后，请参阅图4，需要在外延层120的表面继续生长栅氧层130。可选地，为了去除外延层120表面的杂质，在生长外延层120后，需要对外延层120进行标准RCA清洗工艺。并且，本申请提供的栅氧层130即为栅氧，其可以为SiO2栅氧层。
在此基础上，作为一种实现方式，生长栅氧层130时，可以在1300℃的高温条件下热氧化，然后在1250℃掺氮的氛围下退火30min，在氩气或其它惰性气体的氛围退火90min，形成SiO2栅氧层130。其中，掺氮氛围包括但不限于氮气、一氧化氮或氧化二氮等，且栅氧层130的厚度范围在40nm-60nm。
作为另一种实现方式，也可以在950℃-1100℃的高温条件下湿氧(例如水汽)氧化90min，后1250℃掺氮的氛围退火30min，在氩气等惰性气体的氛围退火90min，形成SiO2栅氧层130，当然地，掺氮氛围包括但不限于氮气、一氧化氮或氧化二氮等，厚度范围在40nm-60nm。湿氧氧化成的SiO2介质膜相对高温热氧疏松，更加有利于氮元素或者磷元素的扩散。
请参阅图5，在生长栅氧层130后，继续在栅氧层130的表层生长本征多晶硅，形成本征多晶硅栅极层140。其中，本申请并不对本征多晶硅栅极层140的生长工艺进行限定，例如，可以通过LPCVD(Low Pressure Chemical Vapor Deposition，低压力化学气相沉积)在620℃的高温条件下生长一层非掺杂且较薄的本征多晶硅。当然地，也可采用其他工艺生长本征多晶硅栅极层140，例如，采用CVD工艺或分子束外延等工艺，在此不做限定。
通过在氧化硅层上生长本征多晶硅栅极层，可以通过本征多晶硅栅极层改变表面特性，进而在生长掺杂多晶硅层时，能够提高原位掺杂多晶硅的生长速率，使得掺杂多晶硅层的生长速率得以大幅提升。
为了保证本征多晶硅栅极层140不会影响生长速率，且不会影响器件的性能，需要保证本征多晶硅栅极层140的厚度相对较薄，可选地，本征多晶硅栅极层140的厚度范围为10～30nm。
当然地，在一种可选的实现方式中，在本征多晶硅栅极层140生长完成后，也可通过离子注入工艺注入杂质元素，形成掺杂的多晶硅，例如，注入P元素或B元素，然后再生长掺杂多晶硅层。
其中，为了进一步提升掺杂多晶硅层的生长速率，请参阅图6，掺杂多晶硅层包括第二掺杂多晶硅层152与第三掺杂多晶硅层153，且第二掺杂多晶硅层152的掺杂浓度大于第三掺杂多晶硅层153的掺杂浓度。
其中，掺杂的杂质源可以为P源或B源，当然地，也可以为其它杂质源，在此不做限定。以P源为例，可以采用PH3作为P源，在此基础上，可以先通过LPCVD在620℃原位掺杂PH3的方式沉积第二掺杂多晶硅层152，且气体氛围是SiH4，PH3以及N2的混合气体，SiH4和PH3的流量比是2:1，使磷掺杂的浓度到3E20cm-1到1E21cm-1，电阻率达到5E-4Ω·cm到1E-3Ω·cm。
当然地，其工艺也可以采用CVD、分子束外延等工艺，对此不做限定。同时，气体分为也可以采用其他气体，例如使用惰性气体，对此也并不做限定。
需要说明的是，为了满足扩散工艺需求，同时能够进一步提升多晶硅层的生长速率，第二掺杂多晶硅层152的厚度相对较薄，可选的，第二掺杂多晶硅的厚度范围为10～30nm。
在生长第二掺杂多晶硅层152后，可以降低PH3的流量，通过LPCVD在620℃原位掺杂PH3的方式沉积第三掺杂多晶硅层153。通过降低PH3流量，可以减小表面PH3和SiH4的竞争，进而进一步提高生长速率。
其中，本申请对降低PH3的流量的具体数值并不做限定，例如，当生长第二掺杂多晶硅层152时，SiH4和PH3的流量比是2:1，而当生长第三掺杂多晶硅层153时，SiH4和PH3的流量比是4:1，进而降低了PH3的流量。
同时，可选地，本征多晶硅栅极层140与掺杂多晶硅层(即1包含第一掺杂多晶硅层与第二掺杂多晶硅层)的厚度之和为400～800nm，在此基础上，由于本征多晶硅栅极层140与第二掺杂多晶硅层152的厚度的均较薄，因此第三掺杂多晶硅层153的厚度相对较大，通过提升第三掺杂多晶硅层153的生长速率，可以大幅度提升整个多晶硅层的生长速率。
例如，多晶硅层的总厚度为400nm，且本征多晶硅栅极层140的厚度为30nm，第二掺杂多晶硅层152的厚度为30nm，第三掺杂多晶硅层153为340nm为例进行说明。由于本征多晶硅栅极层140采用传统工艺制作，因此其生长速率相对较低，与现有技术中多晶硅层的生长速率一致。而在生长第二掺杂多晶硅层152时，由于经过本征多晶硅栅极层140的作用，改变了表面特性，使得第二掺杂多晶硅层152的生长效率得以提升。而在生长第三掺杂多晶硅层153时，通过改变表面特性的作用以及降低PH3的流量的方式，使得生长速率达到最大，因此，实现了利用最快的生长速率生长最厚的第三掺杂多晶硅层153，使得三者生长所用时间最短，提升了整个多晶硅层的生长速率。
在S112之后，为了提升半导体器件的性能，请参阅图7，该制作方法还包括：
S112，对半导体器件进行退火，以使杂质元素扩散至栅氧层。
其中，通过高温退火的方式，可以将第二掺杂多晶硅层152中的掺杂元素推进栅氧层130与外延层120的界面，例如，当掺杂元素为P时，则通过退火工艺将P元素推进栅氧层130中，并在栅氧层130与外延层120的界面聚集，进而提升半导体器件的沟道迁移率，提升半导体器件的性能。退火后的结构如图8所示。
作为一种实现方式，可以采用在1000℃的高温条件对半导体器件退火90min。需要说明的是，当采用湿氧氧化方式制作栅氧层130时，湿氧氧化更加有利于氮元素或者磷元素的扩散，并且，在进行高温退火时，高温退火的过程又可以进一步减小湿氧氧化过程中的缺陷，进而提高栅氧质量。
此外，还需要说明的是，由于本征多晶硅栅极层140采用本征多晶硅，而第二掺杂多晶硅层152的掺杂浓度大于第三掺杂多晶硅层153的掺杂浓度，因此对于整个多晶硅层而言，势垒分布为先升高后降低，通过该势垒分布的方式，更有利于杂质元素的扩散，可以将更多的杂质元素推至栅氧层130与外延层120的界面处，提升器件的沟道迁移率。
基于上述实现方式，请参阅图6，本申请还提供了一种半导体器件，其特征在于，半导体器件包括衬底；位于衬底表面的外延层；位于外延层的远离衬底一侧的栅氧层，栅氧层中包括掺杂元素，掺杂元素包括磷；位于栅氧层的远离衬底一侧的多晶硅层；位于多晶硅层远离衬底一侧的第一子多晶硅层和位于第一子晶硅层远离衬底一侧的第二子多晶硅层，第一子晶硅层和第二子晶硅层中包括掺杂元素，掺杂元素包括磷；其中，第一子多晶硅层的掺杂浓度大于第二子多晶硅层的掺杂浓度。
可选地，第二子多晶硅层的厚度大于第一子多晶硅层的厚度。
可选地，栅氧层中，在与栅氧层和外延层的界面处含有磷元素，外延层为碳化硅。
可选地，栅氧层的厚度为40nm-60nm。
作为另一种实现方式，本申请实施例还提供了另一种半导体器件，该半导体器件包括：衬底；位于衬底表面的外延层；位于外延层的远离衬底一侧的栅氧层；位于栅氧层的远离衬底一侧的第一掺杂多晶硅层；位于第一掺杂多晶硅层的远离衬底一侧的第二掺杂多晶硅层；位于第二掺杂多晶硅层的远离衬底一侧的第三掺杂多晶硅层；第一掺杂多晶硅层、第二掺杂多晶硅层和第三掺杂多晶硅层中的掺杂元素包括磷，栅氧层中包括掺杂元素，掺杂元素包括磷；其中，第二掺杂多晶硅层中磷元素的掺杂浓度大于第三掺杂多晶硅层中磷元素的掺杂浓度。
可选地，第三掺杂多晶硅层的厚度大于第二掺杂多晶硅层的厚度。
可选地，第一掺杂多晶硅层的厚度为10～30nm；和/或，第二掺杂多晶硅层的厚度为10～30nm；和/或，第三掺杂多晶硅层的厚度为350nm-750nm。
可选地，第二掺杂多晶硅层的中磷元素掺杂浓度大于第一掺杂多晶硅层中磷元素的掺杂浓度。
并且，沿第三掺杂多晶硅层至栅氧层的方向上，第一掺杂多晶硅层中，磷掺杂的浓度逐渐降低。在与栅氧层和外延层的界面处含有磷元素，外延层为碳化硅外延层。栅氧层的厚度为40nm-60nm。栅氧层中磷元素的掺杂浓度为5E15/cm2～1E17/cm2；和/或，第一掺杂多晶硅层中磷元素的掺杂浓度为1E17/cm2～1E18/cm2；和/或，第二掺杂多晶硅层中磷元素的掺杂浓度为1E20/cm2～1E21/cm2；和/或，第三掺杂多晶硅层中磷元素的掺杂浓度为1E18/cm2～1E20/cm2。由于本征多晶硅栅极层140为本征多晶硅，因此可以改变表面特性，提高原位掺杂多晶硅的生长速率。当然地，也的采用原位掺杂工艺在第二掺杂多晶硅层上形成第三掺杂多晶硅层。
在此基础上，可选的，掺杂多晶硅层包括位于本征多晶硅栅极层140的远离衬底110一侧的第二掺杂多晶硅层152；位于第二掺杂多晶硅层152的远离衬底110一侧的第三掺杂多晶硅层153；其中，第二掺杂多晶硅层152的掺杂浓度大于第三掺杂多晶硅层153的掺杂浓度。
通过设置第二掺杂多晶硅层152与第三掺杂多晶硅层153的方式，可以在制作过程中降低第三掺杂多晶硅层153的杂质源的流量，进而提升生长速率。
可选地，第二掺杂多晶硅层152的厚度为10～30nm，本征多晶硅栅极层140的厚度为10～30nm，本征多晶硅栅极层140与掺杂多晶硅层的厚度之和为400～800nm。
通过上述厚度设置，使得本征多晶硅栅极层140与第二掺杂多晶硅层152的厚度相对较薄，而第三掺杂多晶硅层153的厚度较厚，且第三掺杂多晶硅层153的生长速率最快，因此提升了多晶硅层的整体速率。
综上所述，本申请实施例提供了一种半导体器件及其制作方法，该本导体器件包括衬底；位于衬底表面的外延层；位于外延层的远离衬底一侧的栅氧层；位于栅氧层的远离衬底一侧的第一掺杂多晶硅层；位于第一掺杂多晶硅层的远离衬底一侧的第二掺杂多晶硅层；位于第二掺杂多晶硅层的远离衬底一侧的第三掺杂多晶硅层；第一掺杂多晶硅层、第二掺杂多晶硅层和第三掺杂多晶硅层中的掺杂元素包括磷，栅氧层中包括掺杂元素，掺杂元素包括磷；其中，第二掺杂多晶硅层中磷元素的掺杂浓度大于第三掺杂多晶硅层中磷元素的掺杂浓度。由于本申请提供的半导体器件中，包括多层掺杂多晶硅层，且多层掺杂多晶硅层中，第二掺杂多晶硅层中磷元素的掺杂浓度大于第三掺杂多晶硅层中磷元素的掺杂浓度，因此能够保证掺杂浓度满足要求的基础上，在对第三掺杂多晶硅层进行掺杂时，大幅度提升多晶硅的生长速率。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
对于本领域技术人员而言，显然本申请不限于上述示范性实施例的细节，而且在不背离本申请的精神或基本特征的情况下，能够以其它的具体形式实现本申请。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本申请的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本申请内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
Claims (26)
1.一种半导体器件，其特征在于，所述半导体器件包括：
衬底；
位于所述衬底表面的外延层；
位于所述外延层的远离所述衬底一侧的栅氧层；
位于所述栅氧层的远离所述衬底一侧的第一掺杂多晶硅层；
位于所述第一掺杂多晶硅层的远离衬底一侧的第二掺杂多晶硅层；位于所述第二掺杂多晶硅层的远离所述衬底一侧的第三掺杂多晶硅层；
所述第一掺杂多晶硅层、所述第二掺杂多晶硅层和所述第三掺杂多晶硅层中的掺杂元素包括磷，所述栅氧层中包括掺杂元素，所述掺杂元素包括磷；
其中，所述第二掺杂多晶硅层中磷元素的掺杂浓度大于所述第三掺杂多晶硅层中磷元素的掺杂浓度。
2.如权利要求1所述的半导体器件，其特征在于，所述第三掺杂多晶硅层的厚度大于所述第二掺杂多晶硅层的厚度。
3.如权利要求2所述的半导体器件，其特征在于，所述第一掺杂多晶硅层的厚度为10～30nm；和/或，
所述第二掺杂多晶硅层的厚度为10～30nm；和/或，
所述第三掺杂多晶硅层的厚度为350nm-750nm。
4.如权利要求1或2所述的半导体器件，其特征在于，所述第二掺杂多晶硅层的中磷元素掺杂浓度大于所述第一掺杂多晶硅层中磷元素的掺杂浓度。
5.如权利要求4所述的半导体器件，其特征在于，沿所述第三掺杂多晶硅层至所述栅氧层的方向上，所述第一掺杂多晶硅层中，磷掺杂的浓度逐渐降低。
6.如权利要求4所述的半导体器件，其特征在于，所述栅氧层中，在与所述栅氧层和外延层的界面处含有磷元素，所述外延层材料为碳化硅。
7.如权利要求6所述的半导体器件，其特征在于，所述栅氧层的厚度为40nm-60nm。
8.如权利要求1或2所述的半导体器件，其特征在于，所述栅氧层中磷元素的掺杂浓度为5E15/cm2～1E17/cm2；
和/或，所述第一掺杂多晶硅层中磷元素的掺杂浓度为1E17/cm2～1E18/cm2；和/或，
所述第二掺杂多晶硅层中磷元素的掺杂浓度为1E20/cm2～1E21/cm2；和/或，
所述第三掺杂多晶硅层中磷元素的掺杂浓度为1E18/cm2～1E20/cm2。
9.如权利要求1所述的半导体器件，其特征在于，所述栅氧层、所述第一掺杂多晶硅层、所述第二掺杂多晶硅层和所述第三掺杂多晶硅层中的掺杂元素包括磷和氮。
10.如权利要求9所述的半导体器件，其特征在于，所述栅氧层、所述第一掺杂多晶硅层、所述第二掺杂多晶硅层和所述第三掺杂多晶硅层中的掺杂元素为磷和氮。
11.一种半导体器件，其特征在于，所述半导体器件包括：
衬底；
位于所述衬底表面的外延层；
位于所述外延层的远离所述衬底一侧的栅氧层，所述栅氧层中包括掺杂元素，所述掺杂元素包括磷；
位于所述栅氧层的远离所述衬底一侧的多晶硅层；
位于所述多晶硅层远离所述衬底一侧的第一子多晶硅层和位于所述第一子晶硅层远离所述衬底一侧的第二子多晶硅层，所述第一子晶硅层和所述第二子晶硅层中包括掺杂元素，所述掺杂元素包括磷；
其中，所述第一子多晶硅层的掺杂浓度大于所述第二子多晶硅层的掺杂浓度。
12.如权利要求11所述的半导体器件，其特征在于，所述第二子多晶硅层的厚度大于所述第一子多晶硅层的厚度。
13.如权利要求11或12所述的半导体器件，其特征在于，所述栅氧层中，在与所述栅氧层和外延层的界面处含有磷元素，所述外延层为碳化硅。
14.如权利要求11所述的半导体器件，其特征在于，所述栅氧层的厚度为40nm-60nm。
15.一种半导体器件，其特征在于，所述半导体器件包括：
衬底；
位于所述衬底表面的外延层；
位于所述外延层的远离所述衬底一侧的氧化层栅氧层；
位于所述氧化层栅氧层的远离所述衬底一侧的第一掺杂多晶硅层；
位于所述第一掺杂多晶硅层的远离衬底一侧的第二掺杂多晶硅层；
位于所述第二掺杂多晶硅层的远离所述衬底一侧的第三掺杂多晶硅层；
所述第一掺杂多晶硅层、所述第二掺杂多晶硅层和所述第三掺杂多晶硅层中的掺杂元素包括磷，所述栅氧层中包括掺杂元素，所述掺杂元素包括磷；
其中，所述第三掺杂多晶硅层的厚度大于所述第二掺杂多晶硅层的厚度。
16.如权利要求15所述的半导体器件，其特征在于，所述第二掺杂多晶硅层是通过原位掺杂工艺制作而成。
17.如权利要求15所述的半导体器件，其特征在于，所述第二掺杂多晶硅层中磷元素的掺杂浓度大于所述第三掺杂多晶硅层中磷元素的掺杂浓度。
18.如权利要求15所述的半导体器件，其特征在于，所述第一掺杂多晶硅层的厚度为10～30nm；和/或，
所述第二掺杂多晶硅层的厚度为10～30nm；和/或，
所述第三掺杂多晶硅层的厚度为350nm-750nm。
19.如权利要求15或16所述的半导体器件，其特征在于，所述第二掺杂多晶硅层的中磷元素掺杂浓度大于所述第一掺杂多晶硅层中磷元素的掺杂浓度。
20.如权利要求19所述的半导体器件，其特征在于，沿所述第三掺杂多晶硅层至所述栅氧层的方向上，所述第一掺杂多晶硅层中，磷掺杂的浓度逐渐降低。
21.如权利要求15所述的半导体器件，其特征在于，所述栅氧层中，在与所述栅氧层和外延层的界面处含有磷元素，所述外延层为碳化硅。
22.如权利要求21所述的半导体器件，其特征在于，所述栅氧层的厚度为40nm-60nm。
23.一种半导体器件制作方法，其特征在于，所述方法包括如下步骤：
提供一衬底；
在所述衬底上形成外延层；
在所述外延层上形成栅氧层；
在所述栅氧层上形成本征多晶硅栅极层；
在所述本征多晶硅栅极层上形成第二掺杂多晶硅层；
在所述第二多晶硅层上形成第三掺杂多晶硅层；其中，所述第二掺杂多晶硅层和所述第三掺杂多晶硅层中的掺杂元素包括磷，所述第二掺杂多晶硅层中磷元素的掺杂浓度大于所述第三掺杂多晶硅层中磷元素的掺杂浓度。
24.如权利要求23所述的半导体器件制作方法，其特征在于，
采用原位掺杂工艺在所述本征多晶硅栅极层上形成所述第二掺杂多晶硅层；和/或，
采用原位掺杂工艺在所述第二掺杂多晶硅层上形成第三掺杂多晶硅层。
25.如权利要求23所述的半导体器件制作方法，其特征在于，在所述第二掺杂多晶硅层上形成第三掺杂多晶硅层的步骤之后，所述方法还包括：
采用退火工艺将第二掺杂多晶硅层中的磷元素扩散至所述本征多晶硅层和栅氧层中。
26.如权利要求23所述的半导体器件制作方法，其特征在于，采用湿氧氧化工艺在所述外延层上形成所述栅氧层。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211097989.3A CN115425073A (zh) | 2022-09-08 | 2022-09-08 | 一种半导体器件及其制作方法 |
| PCT/CN2023/114358 WO2024051493A1 (zh) | 2022-09-08 | 2023-08-23 | 一种半导体器件及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211097989.3A CN115425073A (zh) | 2022-09-08 | 2022-09-08 | 一种半导体器件及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115425073A true CN115425073A (zh) | 2022-12-02 |
Family
ID=84202927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211097989.3A Pending CN115425073A (zh) | 2022-09-08 | 2022-09-08 | 一种半导体器件及其制作方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN115425073A (zh) |
| WO (1) | WO2024051493A1 (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024051493A1 (zh) * | 2022-09-08 | 2024-03-14 | 厦门市三安集成电路有限公司 | 一种半导体器件及其制作方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100549941B1 (ko) * | 1999-08-13 | 2006-02-07 | 삼성전자주식회사 | 반도체소자의 게이트전극 구조 |
| JP2005072237A (ja) * | 2003-08-25 | 2005-03-17 | Renesas Technology Corp | 半導体装置の製造方法 |
| CN104425591B (zh) * | 2013-08-20 | 2017-06-16 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| US10573722B2 (en) * | 2016-02-17 | 2020-02-25 | General Electric Company | Systems and methods for in-situ doped semiconductor gate electrodes for wide bandgap semiconductor power devices |
| KR20200107599A (ko) * | 2019-03-08 | 2020-09-16 | 에스케이하이닉스 주식회사 | 반도체장치 및 그 제조 방법 |
| CN114005744A (zh) * | 2020-07-28 | 2022-02-01 | 长鑫存储技术有限公司 | 半导体结构的形成方法 |
| CN115425073A (zh) * | 2022-09-08 | 2022-12-02 | 厦门市三安集成电路有限公司 | 一种半导体器件及其制作方法 |
-
2022
- 2022-09-08 CN CN202211097989.3A patent/CN115425073A/zh active Pending
-
2023
- 2023-08-23 WO PCT/CN2023/114358 patent/WO2024051493A1/zh unknown
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024051493A1 (zh) * | 2022-09-08 | 2024-03-14 | 厦门市三安集成电路有限公司 | 一种半导体器件及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2024051493A1 (zh) | 2024-03-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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