CN115206369A - 时钟信号处理电路、半导体装置以及半导体系统 - Google Patents

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Abstract

本发明公开了一种时钟信号处理电路、半导体装置以及半导体系统。一种时钟信号处理电路，包括时钟缓冲器，其在接收具有相反相位的第一时钟信号对之后生成具有相反相位的第二时钟信号对，并且直到开始切换第一时钟信号对为止根据控制信号来将第二时钟信号对固定为确定电平。

Description

时钟信号处理电路、半导体装置以及半导体系统
相关申请的交叉引用
本申请要求在2021年4月7日向韩国知识产权局提交的申请号为10-2021-0045215的韩国申请的优先权，其全部内容通过引用整体合并于此。
技术领域
各个实施例可以总体上涉及一种半导体电路，更具体地涉及一种时钟信号处理电路、一种半导体装置以及一种半导体系统。
背景技术
例如半导体存储装置的半导体装置可以用于如下系统形式中，该系统形式包括与半导体存储装置连接来执行数据发送和接收的控制器。
半导体存储装置可以使用从控制器提供的系统时钟信号HCK/HCKB以及数据时钟信号WCK/WCKB，该数据时钟信号WCK/WCKB的频率高于系统时钟信号的频率。
系统时钟信号HCK/HCKB可以是始终从控制器提供的时钟信号，而数据时钟信号WCK/WCKB可以是仅当数据被写入半导体存储装置时从控制器提供的时钟信号。
根据半导体存储装置(例如，图形双数据速率同步动态随机存取存储器(GDDRSDRAM))的操作标准，可以确定来执行用于将系统时钟信号HCK/HCKB和数据时钟信号WCK/WCKB的相位相匹配的时钟训练操作。
发明内容
在本公开的实施例中，一种时钟信号处理电路可以包括时钟缓冲器，该时钟缓冲器在接收具有相反相位的第一时钟信号对之后生成具有相反相位的第二时钟信号对，并且在开始切换第一时钟信号对之前根据控制信号而将第二时钟信号对固定为确定电平。
在本公开的实施例中，一种半导体装置可以包括：训练电路，其仅在初始上电过程中执行一次时钟训练操作并且禁止在初始上电处理之后执行关于自刷新退出命令和时钟训练进入命令的时钟训练操作；以及时钟信号处理电路，其根据自刷新退出命令和时钟训练进入命令中的至少一个来执行时钟缓冲控制操作，所述时钟缓冲控制操作控制接收数据时钟信号的时钟缓冲器的输出。
在本公开的实施例中，一种半导体系统可以包括：半导体装置，其仅在初始上电过程中执行一次时钟训练操作，以及根据自刷新退出命令和时钟训练进入命令中的至少一个来执行控制接收数据时钟信号的时钟缓冲器的输出的时钟缓冲控制操作，而在初始上电过程之后不执行关于自刷新退出命令和时钟训练进入命令的时钟训练操作；以及控制器，其向半导体装置提供系统时钟信号、数据时钟信号、自刷新退出命令以及时钟训练进入命令中的至少一个，并且向半导体装置提供在初步段和主段中具有不同频率的数据时钟信号。控制器可以提供在初步段中频率低于主段的目标频率的数据时钟信号。
附图说明
结合附图根据以下详细描述，将更清楚地理解本公开的主题的以上和其他方面、特征以及优点，在附图中：
图1是示出常规时钟信号处理方法的图；
图2是示出根据本公开的实施例的时钟信号处理方法的图；
图3是示出根据本公开的实施例的半导体系统的结构的图；
图4是示出根据本公开的实施例的时钟信号处理电路的结构的图；
图5是示出图4的控制电路的结构的图；
图6是示出图4的分频电路的结构的图；
图7是示出根据本公开的实施例的时钟信号处理电路的操作时序的图；
图8是示出根据本公开的另一个实施例的半导体系统的结构的图；
图9是示出根据本公开的另一个实施例的时钟信号处理电路的结构的图；
图10是示出图9的控制电路的示例的结构的图；
图11是示出包括图10的控制电路的时钟信号处理电路的操作时序的图；
图12是示出图9的控制电路的另一个示例的结构的图；
图13是示出包括图12的控制电路的时钟信号处理电路的操作时序的图；
图14是示出根据本公开的另一个实施例的半导体系统的结构的图；以及
图15是示出根据本公开的另一个实施例的时钟信号处理电路的操作时序的图。
具体实施方式
参考附图对本教导的各个实施例进行详细地描述。附图是各个实施例(和中间结构)的示意图。因此，由于例如制造技术和/或公差等原因，可能会导致图示的结构和形状发生变化。因而，所描述的实施例不应当被解释为限于在本文所示的特定结构和形状，而是可以包括不背离如所附权利要求所限定的本教导的精神和范围的结构和形状的偏离。
在本文参考本教导的理想化实施例的剖视图和/或平面图描述了本教导。然而，本教导的实施例不应当被解释为对本教导进行限制。尽管示出和描述了本教导的几个实施例，但本领域技术人员将理解，可以在不背离本教导的原理和精神的情况下在这些实施例中作出改变。
提供了用于一种时钟信号处理电路、一种半导体装置以及一种半导体系统的实施例，能够减少时钟训练所需要的时间。
在下面更详细地描述这些和其他特征、方面以及实施例。
图1是示出常规时钟信号处理方法的图。
参考图1，在半导体装置的上电中(S11)，控制器可以向半导体装置提供时钟训练进入命令W2CE(S12)。
控制器可以控制半导体装置根据时钟训练进入命令W2CE进入时钟训练模式，然后切换数据时钟信号WCK/WCKB(S13)。
半导体装置可以通过内部训练电路来执行将系统时钟信号HCK/HCKB和数据时钟信号WCK/WCKB的相位相匹配的时钟训练W2C，并且确定相位匹配是否已经完成(S14)。
在操作S14中，半导体装置可以将每一级的时钟训练结果传送给控制器，并且半导体装置可以根据控制器的响应来重复地执行下一级时钟训练。
当在操作S14中确定相位匹配已经完成时，半导体装置可以根据时钟训练退出命令W2CX来终止时钟训练模式(S15)。
然后，半导体装置可以根据从控制器提供的自刷新进入命令SRE而进入自刷新模式以执行自刷新操作(S16)。
当在操作S16中执行自刷新操作之后经过了固定时间时，半导体装置可以根据自刷新退出命令SRX来终止自刷新操作(S17)。
在操作S17中终止自刷新操作之后，半导体装置可以根据时钟训练进入命令W2CE而进入时钟训练模式(S18)。
在操作S18中，在半导体装置进入时钟训练模式的状态下，控制器可以切换数据时钟信号WCK/WCKB(S19)。
半导体装置可以通过内部训练电路来执行将系统时钟信号HCK/HCKB和数据时钟信号WCK/WCKB的相位相匹配的时钟训练W2C，并且确定相位匹配是否已经完成(S20)。
当在操作S20中确定相位匹配已经完成时，半导体装置可以根据时钟训练退出命令W2CX终止时钟训练模式(S21)并且可以执行正常操作(S22)。
如上所述，在常规时钟信号处理方法中，必需在初始上电中以及在每一个自刷新操作中执行时钟训练操作。因为时钟训练操作可能需要将来自半导体装置的每一级的训练结果传送到控制器以及在控制器中确认训练结果等的过程，所以可能需要大量时间，因此半导体装置执行正常操作的时间可能被延迟。
图2是示出根据本公开的实施例的时钟信号处理方法的图。
本发明的技术可以仅在半导体装置的初始上电中执行一次时钟训练W2C，然后可以在自刷新操作之后执行用于防止可在不执行时钟训练时而引起的相位误差的操作(例如，时钟缓冲控制操作)，而不是执行时钟训练。
以下将参考图2来描述根据实施例的时钟信号处理方法。
在半导体装置的上电(S111)中，控制器可以向半导体装置提供时钟训练进入命令W2CE(S112)。
控制器可以控制半导体装置根据时钟训练进入命令W2CE进入时钟训练模式，然后切换数据时钟信号WCK/WCKB(S113)。
已经在实施例中说明了如下示例，其中在执行向半导体装置提供时钟训练进入命令W2CE的操作S112之后，控制器执行切换数据时钟信号WCK/WCKB的操作S113。然而，在本发明的技术中，控制器可以执行切换数据时钟信号WCK/WCKB的操作S113，然后执行向半导体装置提供时钟训练进入命令W2CE的操作S112。
半导体装置可以通过内部训练电路来执行将系统时钟信号HCK/HCKB和数据时钟信号WCK/WCKB的相位相匹配的时钟训练W2C，并且确定相位匹配是否已经完成(S114)。
在操作S114中，半导体装置可以将每一级的时钟训练结果传送给控制器，并且可以根据控制器基于传送的时钟训练结果而作出的响应来确定相位匹配是否已经完成。
当在操作S114中确定相位匹配已经完成时，半导体装置可以根据时钟训练退出命令W2CX来终止时钟训练模式(S115)。
在执行操作S112至S115之前或/和执行操作S112至S115之后，可以执行其它训练(例如，读取训练、命令训练)中的至少一个，然后可以执行正常操作。
在下文，在初始上电之后通过时钟训练进入命令W2CE和时钟训练退出命令W2CX执行的时钟训练可以被称为真实训练，而在初始上电之后从时钟训练进入命令W2CE到时钟训练退出命令W2CX的部分可以被称为真实训练部分。真实训练部分可以根据系统时钟信号HCK/HCKB和数据时钟信号WCK/WCKB之间的相位差而变化。
系统时钟信号HCK/HCKB和数据时钟信号WCK/WCKB的相位可以通过真实训练进行匹配，并且控制器可以存储与相位匹配有关的信息。因此，控制器可以在真实训练之后向半导体装置提供彼此相位匹配的系统时钟信号HCK/HCKB和数据时钟信号WCK/WCKB。
然后，半导体装置可以根据从控制器提供的自刷新进入命令SRE进入自刷新模式以执行自刷新操作(S116)。
在操作S116中执行自刷新操作之后，半导体装置可以根据自刷新退出命令SRX来终止自刷新操作(S117)。
在自刷新操作终止之后，半导体装置可以不执行时钟训练，并且可以执行时钟缓冲控制操作(S118)，该时钟缓冲控制操作能够防止当不执行时钟训练时可能出现的相位误差。
时钟缓冲控制操作可以包括如下操作：将接收数据时钟信号WCK/WCKB的时钟缓冲器的输出固定为确定电平直到开始切换数据时钟信号WCK/WCKB，以防止从半导体装置输出的数据时钟信号WCK/WCKB所分频而成的分频时钟的振荡。
可以根据自刷新退出命令SRX、时钟训练进入命令W2CE以及时钟训练退出命令W2CX中的至少一个来执行时钟缓冲控制操作。
在自刷新退出命令SRX之后从时钟训练进入命令W2CE到时钟训练退出命令W2CX的部分可以被称为伪训练部分。
如上所述，在本发明的技术中，已经通过在操作S112至S115中的真实训练完成了系统时钟信号HCK/HCKB和数据时钟信号WCK/WCKB的相位匹配。因此，可以通过时钟缓冲控制操作来维持根据半导体装置内部的时钟缓冲器的输出所生成的分频时钟信号与数据时钟信号WCK/WCKB的相位匹配状态而不需要再次执行时钟训练。
控制器可以在自刷新退出命令SRX或时钟训练进入命令W2CE之后切换数据时钟信号WCK/WCKB(S119)。
在实施例中已经说明了在训练进入命令W2CE之后执行切换数据时钟信号WCK/WCKB的操作S119，但是可以在切换数据时钟信号WCK/WCKB之后向半导体装置提供训练进入命令W2CE。
半导体装置可以在切换数据时钟信号WCK/WCKB之后无需等待时间(例如，用于时钟训练的等待时间)而直接执行正常操作(S120)。
图3是示出根据实施例的半导体系统1的结构的图。
参考图3，半导体系统1可以包括控制器10和半导体装置20。
控制器10可以是图形处理单元(GPU)或中央处理单元(CPU)。
控制器10可以向半导体装置20提供数据时钟信号WCK/WCKB、系统时钟信号HCK/HCKB以及命令信号CMD。
数据时钟信号WCK/WCKB和系统时钟信号HCK/HCKB可以具有彼此不同的周期和/或频率。
当数据DATA被写入时，控制器10可以向半导体装置20提供数据时钟信号WCK/WCKB。
控制器10可以根据读取命令接收从半导体装置20输出的数据DATA。
控制器10可以根据从半导体装置20提供的每一级的时钟训练结果来确定时钟训练是否已经完成。
命令信号CMD可以包括自刷新进入命令SRE、自刷新退出命令SRX、时钟训练进入命令W2CE以及时钟训练退出命令W2CX中的至少一个。
半导体装置20可以包括训练电路30和时钟信号处理电路100。
训练电路30可以根据半导体装置20执行将系统时钟信号HCK/HCKB和数据时钟信号WCK/WCKB的相位相匹配的时钟训练W2C。半导体装置20可以是易失性存储器件、非易失性存储器件，或者非易失性存储器件和易失性存储器件的组合存储器件。
半导体装置20可以包括半导体存储装置(例如，图形双数据速率同步动态随机存取存储器(GDDR SDRAM))，其操作标准已经确定在自刷新操作之后执行时钟训练。
半导体装置20可以被配置为仅在初始上电过程中执行一次真实训练(例如，时钟训练)，并且被配置为在初始上电过程之后不执行关于自刷新退出命令SRX和时钟训练进入命令W2CE的时钟训练。
半导体装置20的时钟信号处理电路100可以根据时钟训练进入命令W2CE和时钟训练退出命令W2CX来执行时钟缓冲控制操作。
时钟缓冲控制操作可以包括如下操作：将接收数据时钟信号WCK/WCKB的时钟信号处理电路100中的时钟缓冲器的输出固定为确定电平直到开始切换数据时钟信号WCK/WCKB。
图4是示出根据实施例的时钟信号处理电路100的结构的图。
参考图4，时钟信号处理电路100可以包括时钟缓冲器200、分频电路300以及控制电路350。
时钟缓冲器200可以通过接收第一时钟信号来生成第二时钟信号。时钟缓冲器200可以缓冲所接收的第一时钟信号并且输出所缓冲的第一时钟信号作为第二时钟信号。
分频电路300可以根据第二时钟信号来生成第三时钟信号。分频电路300可以对从时钟缓冲器200输出的所缓冲的第一时钟信号(作为第二时钟信号)进行分频，以输出分频信号作为第三时钟信号。
第一时钟信号可以是数据时钟信号WCK和WCKB，第二时钟信号可以是时钟缓冲器200的输出信号CKOUT和CKOUTB，第三时钟信号可以是多个多相分频信号ICK、QCK、ICKB和QCKB。在这里，数据时钟信号WCK和WCKB可以是具有相反相位的信号，时钟缓冲器200的输出信号CKOUT和CKOUTB可以是具有相反相位的信号。输出信号CKOUT所分频而成的多相分频信号ICK和ICKB可以是具有相反相位的信号。输出信号CKOUTB所分频而成的多相分频信号QCK和QCKB可以是具有相反相位的信号。
时钟缓冲器200可以接收并缓冲数据时钟信号WCK和WCKB，并且输出所缓冲的数据时钟信号作为输出信号CKOUTB和CKOUT。
时钟缓冲器200可以根据控制信号EQ通过时钟缓冲控制操作来将输出信号CKOUT和CKOUTB固定为确定电平直到开始切换数据时钟信号WCK和WCKB。
控制电路350可以根据时钟训练进入命令W2CE和时钟训练退出命令W2CX中的至少一个来生成控制信号EQ。控制信号EQ可以基于时钟训练进入命令W2CE而转变为高电平，并且可以基于时钟训练退出命令W2CX而转变为低电平。
时钟缓冲器200可以包括第一电流通路电路、第二电流通路电路以及均衡电路。
第一电流通路电路可以在电源端子和接地端子之间形成第一电流通路，以根据两个数据时钟信号中的一个(例如，数据时钟信号WCK和WCKB中的非反相数据时钟信号WCK)来生成两个输出信号中的一个(例如，输出信号CKOUT和CKOUTB中的反相输出信号CKOUTB)。
第二电流通路电路可以在电源端子和接地端子之间形成第二电流通路，以根据两个数据时钟信号中的另一个(例如，数据时钟信号WCK和WCKB中的反相数据时钟信号WCKB)生成来生成两个输出信号中的另一个(例如，输出信号CKOUT和CKOUTB中的非反相输出信号CKOUT)。
均衡电路可以根据控制信号EQ通过均衡第一电流通路电路的第一电流通路和第二电流通路电路的第二电流通路来将输出信号CKOUT和CKOUB固定为确定电平。
时钟缓冲器200可以包括第一电阻器211和第二电阻器212、第一开关221至第五开关225以及电容器231。
第一电阻器211以及第一开关221和第二开关222可以构成第一电流通路电路。
第二电阻器212以及第三开关223和第四开关224可以构成第二电流通路电路。
第五开关225和电容器231可以构成均衡电路。
第一电阻器211的一个端子可以耦接到电源端子。
第二电阻器212的一个端子可以耦接到电源端子。
第一开关221和第二开关222可以串联地耦接在第一电阻器211的另一端子和接地端子之间以形成第一电流通路。
可以根据作为输入信号的两个数据时钟信号之一(例如，数据时钟信号WCK和WCKB中的WCK)来控制第一开关221。
第一电流通路电路可以通过第一电阻器211和第一开关221耦接的节点来输出两个输出信号之一(例如，输出信号CKOUT和CKOUTB中的CKOUTB)。
可以根据偏置电压BIAS来控制第二开关222。
第三开关223和第四开关224可以串联地耦接在第二电阻器212的另一端子和接地端子之间以形成第二电流通路。
可以根据两个数据时钟信号中的另一个(例如，数据时钟信号WCK和WCKB中的WCKB)来控制第三开关223。
第二电流通路电路可以通过第二电阻器212和第三开关223耦接的节点来输出两个输出信号中的另一个(例如，输出信号CKOUT和CKOUTB中的CKOUT)。
可以根据偏置电压BIAS来控制第四开关224。
第五开关225可以耦接在第一电流通路和第二电流通路之间。
可以根据控制信号EQ来控制第五开关225。
当控制信号EQ转变为高电平时，第五开关225可以均衡两个端子的电压电平。
例如，第一开个221至第五开关225可以由NMOS晶体管构成。
电容器231可以在第一电流通路和第二电流通路之间与第五开关225并联耦接。
分频电路300可以通过对时钟缓冲器200的输出信号CKOUT和CKOUTB进行分频来生成多个多相分频信号ICK、QCK、ICKB和QCKB。
控制电路350可以根据时钟训练进入命令W2CE和时钟训练退出命令W2CX来生成控制信号EQ。
图5是示出图4的控制电路350的结构的图。
参考图5，控制电路350可以包括SR锁存器351。
SR锁存器351可以生成控制信号EQ，该控制信号EQ在输入时钟训练进入命令W2CE时转变为高电平，并且在输入时钟训练退出命令W2CX时转变为低电平。
图6是示出图4的分频电路300的结构的图。
参考图6，分频电路300可以包括第一缓冲器310、分频器320以及第二缓冲器330。
第一缓冲器310可以缓冲时钟缓冲器200的输出信号CKOUT和CKOUTB(该输出信号通过在时钟缓冲器200中缓冲数据时钟信号WCK和WCKB而生成)，并且可以输出所缓冲的输出信号。
分频器320可以将第一缓冲器310的输出信号进行分频(例如2分频)并且输出分频信号。
第二缓冲器330可以缓冲分频器320的输出信号，并且输出所缓冲的输出信号作为多个多相分频信号ICK、QCK、ICKB和QCKB。
图7是示出根据实施例的时钟信号处理电路100的操作时序的图。
半导体装置20可以在自刷新退出命令SRX之后根据时钟训练进入命令W2CE和时钟训练退出命令W2CX来生成控制信号EQ。
控制信号EQ可以根据时钟训练进入命令W2CE而转变为高电平，并且可以根据时钟训练退出命令W2CX而转变为低电平。
可以在切换数据时钟信号WCK之后在真实训练中生成时钟训练退出命令W2CX，因此，即使在切换数据时钟信号WCK之后，也可以维持控制信号EQ的高电平区段。
直到输入数据时钟信号WCK为止，例如直到开始切换数据时钟信号WCK为止，都必需防止分频电路300的输出信号(例如，多个多相分频信号ICK、QCK、ICKB和QCKB)的振荡。当多个多相分频信号ICK、QCK、ICKB和QCKB在开始切换数据时钟信号WCK之前振荡时，可能造成多个多相分频信号ICK、QCK、ICKB和QCKB的相位与数据时钟信号WCK和WCKB的相位不匹配的相位误差。
根据实施例，可以根据时钟训练进入命令W2CE和时钟训练退出命令W2CX来控制控制信号EQ的高电平区段，因此可以将时钟缓冲器200的输出信号CKOUT和CKOUTB固定为低电平和高电平。因此，可以防止在切换数据时钟信号WCK之前分频电路300的输出信号的振荡。因为直到开始切换数据时钟信号WCK和WCKB为止都防止分频电路300的输出信号的振荡，所以在自刷新操作终止之后即使没有真实训练的情况下，基于数据时钟信号WCK和WCKB所生成的多个多相分频信号ICK、QCK、ICKB和QCKB的相位也可以与系统时钟信号HCK和HCKB的相位相匹配。
图8是示出根据另一个实施例的半导体系统2的结构的图。
参考图8，半导体系统2可以包括控制器11和半导体装置21。
控制器11可以向半导体装置21提供数据时钟信号WCK和WCKB、系统时钟信号HCK和HCKB以及命令信号CMD。
当数据DATA被写入时，控制器11可以向半导体装置21提供数据时钟信号WCK和WCKB。
控制器11可以根据读取命令接收从半导体装置21输出的数据DATA。
命令信号CMD可以包括自刷新进入命令SRE、自刷新退出命令SRX、时钟训练进入命令W2CE以及时钟训练退出命令W2CX中的至少一个。半导体装置21可以包括训练电路30和时钟信号处理电路101。
训练电路30可以根据半导体装置21执行将系统时钟信号HCK和HCKB的相位与数据时钟信号WCK和WCKB的相位相匹配的时钟训练W2C。
半导体装置21可以是易失性存储器件、非易失性存储器件，或者非易失性存储器件和易失性存储器件的组合存储器件。
半导体装置21可以包括半导体存储装置(例如，图形双数据速率同步动态随机存取存储器(GDDR SDRAM))，其操作标准已经确定在自刷新操作之后执行时钟训练。
半导体装置21可以被配置为仅在初始上电过程中执行一次真实训练(例如，时钟训练)，并且在初始上电过程之后不执行关于自刷新退出命令SRX和时钟训练进入命令W2CE的时钟训练。
半导体装置21的时钟信号处理电路101可以根据时钟训练进入命令W2CE和自刷新退出命令SRX中的至少一个以及数据时钟信号WCK和WCKB中的任何一个来执行时钟缓冲控制操作。
时钟缓冲控制操作可以包括如下操作：直到开始切换时钟信号WCK和WCKB为止，将接收数据时钟信号WCK和WCKB的时钟缓冲器200的输出信号固定为确定电平，并且防止从半导体装置21输出的、时钟缓冲器200的输出信号CKOUT/CKOUTB所分频而成的分频时钟的振荡。
图9是示出根据另一个实施例的时钟信号处理电路101的结构的图。
参考图9，根据另一个实施例的时钟信号处理电路101可以包括时钟缓冲器200、分频电路300以及控制电路400。
时钟缓冲器200可以接收并缓冲数据时钟信号WCK和WCKB，并且可以输出所缓冲的数据时钟信号作为输出信号CKOUTB和CKOUT。
时钟缓冲器200可以根据控制信号EQ通过时钟缓冲控制操作将输出信号CKOUT和CKOUTB固定为确定电平直到开始切换数据时钟信号WCK和WCKB为止。
分频电路300可以通过对由缓冲数据时钟信号WCK和WCKB而生成的时钟缓冲器200的输出信号CKOUT和CKOUTB进行分频来生成多个多相分频信号ICK、QCK、ICKB和QCKB。
时钟缓冲器200可以具有与图4的时钟缓冲电路200相同的结构，而分频电路300可以具有与图6的分频电路300相同的结构。
控制电路400可以基于自刷新退出命令SRX和时钟训练进入命令W2CE中的至少一个、数据时钟信号WCK和WCKB中的至少一个和时钟缓冲器200的一对输出信号CKOUT和CKOUTB中的至少一个来生成控制信号EQ。例如，控制电路400可以生成控制信号EQ，该控制信号EQ基于自刷新退出命令SRX和时钟训练进入命令W2CE中的至少一个而转变为高电平，并且基于数据时钟信号WCK和WCKB中的任何一个(例如，非反相数据时钟信号WCK)而转变为低电平。在另一个示例中，控制电路400可以生成控制信号EQ，该控制信号EQ基于自刷新退出命令SRX和时钟训练进入命令W2CE中的至少一个而转变为高电平，并且基于由缓冲数据时钟信号WCKB和WCK而生成的两个输出信号之一(例如，时钟缓冲器200的一对输出信号CKOUT和CKOUTB中的非反相输出信号CKOUT)而转变为低电平。
图10是示出作为图9的控制电路400的示例的控制电路400-1的结构的图，而图11是示出包括图10的控制电路400-1的时钟信号处理电路101的操作时序的图。
参考图10和11，控制电路400-1可以根据自刷新退出命令SRX和时钟训练进入命令W2CE中的至少一个以及数据时钟信号WCK来生成控制信号EQ。
控制电路400-1可以包括SR锁存器401。
SR锁存器401可以允许控制信号EQ在输入自刷新退出命令SRX或时钟训练进入命令W2CE时转变为高电平，并且允许控制信号EQ在数据时钟信号WCK的上升沿转变为低电平。
可以在控制信号EQ转变为高电平时将时钟缓冲器200的输出信号CKOUT和CKOUTB固定为低电平和高电平，因此可以防止分频电路300的输出信号的振荡。
因为直到开始切换数据时钟信号WCK和WCKB为止都防止分频电路300的输出信号的振荡，所以在自刷新退出命令SRX之后即使没有再次执行真实训练，基于数据时钟信号WCK和WCKB在分频电路300中所生成的多个多相分频信号ICK、QCK、ICKB和QCKB的相位也与系统时钟信号HCK和HCKB的相位相匹配。
图12是示出作为图9的控制电路400的另一个示例的控制电路400-2的结构的图。
参考图12，控制电路400-2可以根据自刷新退出命令SRX和时钟训练进入命令W2CE中的至少一个以及时钟缓冲器200的输出信号CKOUT和CKOUTB中的任何一个来生成控制信号EQ。例如，控制电路400-2可以根据基于自刷新退出命令SRX和时钟训练进入命令W2CE中的至少一个所生成的第一初步控制信号CTRL1、反相的第一初步控制信号CRTL1B，以及对数据时钟信号WCKB进行缓冲而生成的时钟缓冲器200的输出信号CKOUT来生成控制信号EQ。具体地，控制电路400-2可以生成控制信号EQ，该控制信号EQ基于第一初步控制信号CTRL1而转变为高电平，并且基于反相的第一初步控制信号CRTL1B和时钟缓冲器200的输出信号CKOUT而转变为低电平。
控制电路400-2可以包括第一开关411和第二开关412、电流源421、逻辑门431、比较器441以及电容器451。
第一开关411的一个端子可以耦接到电源端子，并且第一开关411的另一端子可以耦接到第一节点ND0。
可以根据第一初步控制信号CTRL1来控制第一开关411。
第一初步控制信号CTRL1可以是根据自刷新退出命令SRX或时钟训练进入命令W2CE所生成的单脉冲型信号。
第二开关412的一个端子可以耦接到第一节点ND0，并且第二开关412的另一端子可以通过电流源421耦接到接地端子。
可以根据第二初步控制信号CTRL2来控制第二开关412。
逻辑门431可以对反相的第一初步控制信号CTRL1B和时钟缓冲器200的输出信号CKOUT执行逻辑与运算，并且可以输出逻辑与运算结果作为第二初步控制信号CTRL2。
比较器441可以将第一输入端子(+)的电压电平与输入到第二输入端子(-)的参考电压VREF相比较，并且可以输出比较结果作为控制信号EQ。
电容器451可以耦接在第二节点ND1和接地端子之间，第二节点ND1耦接在第一节点ND0和比较器441的第一输入端子(+)之间。
可以根据单脉冲型第一初步控制信号CTRL1来接通第一开关411，并且可以对电容器451进行充电。因而，可以提升第二节点ND1的电压电平。
随着第二节点ND1的电压电平增加为大于参考电压VREF的电压电平，比较器441可以输出具有高电平的控制信号EQ。
当第一初步控制信号CTRL1转变为低电平时，第一开关411可以断开，并且在反相的第一初步控制信号CTRL1B转变为高电平时，第二开关412可以根据作为第二初步控制信号CTRL2的输出信号CKOUT而接通。
可以在第二开关412的接通时段期间对电容器451进行放电，并且第二节点ND1的电压电平可以降低。
随着第二节点ND1的电压电平被降低为小于参考电压VREF的电压电平，比较器441可以输出具有低电平的控制信号EQ。
图13是示出包括图12的控制电路400-2的时钟信号处理电路101的操作时序的图。
半导体装置21可以根据自刷新退出命令SRX或自刷新退出命令SRX之后的时钟训练进入命令W2CE来生成单脉冲型的第一初步控制信号CTRL1。
如以上参考图12所描述的，时钟信号处理电路101可以根据第一初步控制信号CTRL1来提升第二节点ND1的电压电平，以允许控制信号EQ转变为高电平，并且可以根据第二初步控制信号CTRL2来降低第二节点ND1的电压电平，以以允许控制信号EQ转变为低电平。
直到开始切换数据时钟信号WCK为止，时钟信号处理电路101可以根据具有高电平的控制信号EQ将时钟缓冲器200的输出信号CKOUT和CKOUTB固定为低电平和高电平，并且防止分频电路300的输出信号的振荡。
直到开始切换数据时钟信号WCK和WCKB为止，时钟信号处理电路101可以防止分频电路300的输出信号的振荡，因此在自刷新退出命令SRX之后即使没有执行真实训练，在分频电路300中基于数据时钟信号WCK和WCKB所生成的多个多相分频信号ICK、QCK、ICKB和QCKB的相位也与系统时钟信号HCK和HCKB的相位相匹配。
图14是示出根据另一个实施例的半导体系统3的结构的图，而图15是示出根据另一个实施例的包括图10的控制电路400-1的时钟信号处理电路102的操作时序的图。然而，时钟信号处理电路102可以包括图12的控制电路400-2。
参考图14和图15，根据另一个实施例的半导体系统3可以包括控制器12和半导体装置22。
控制器12可以向半导体装置22提供数据时钟信号WCK和WCKB、系统时钟信号HCK和HCKB以及命令信号CMD。
当数据DATA被写入时，控制器12可以向半导体装置22提供数据时钟信号WCK和WCKB。
控制器12可以根据读取命令接收从半导体装置22输出的数据DATA。
命令信号CMD可以包括自刷新进入命令SRE、自刷新退出命令SRX、时钟训练进入命令W2CE以及时钟训练退出命令W2CX中的至少一个。
控制器12可以在初步段和主段中向半导体装置22提供具有不同频率的数据时钟信号WCK和WCKB。
例如，控制器12可以提供在初步段中的频率低于主段的目标频率的数据时钟信号WCK和WCKB。例如，控制器12可以在初步段中以前导码方式向半导体装置22提供具有目标频率的1/2频率的数据时钟信号WCK和WCKB。
半导体装置22可以包括训练电路30和时钟信号处理电路102。
训练电路30可以根据半导体装置22执行将系统时钟信号HCK和HCKB的相位与数据时钟信号WCK和WCKB的相位相匹配的时钟训练W2C。
半导体装置22可以是易失性存储器件、非易失性存储器件、或者非易失性存储器件和易失性存储器件的组合存储器件。
半导体装置22可以包括半导体存储装置(例如，图形双数据速率同步动态随机存取存储器(GDDR SDRAM))，其操作规范已经确定在自刷新操作之后执行时钟训练。
半导体装置22可以被配置为仅在真实训练(例如，初始上电过程)中执行一次时钟训练，并且被配置为在初始上电过程之后不执行关于自刷新退出命令SRX和时钟训练进入命令W2CE的时钟训练。
半导体装置22的时钟信号处理电路102可以根据自刷新退出命令SRX和时钟训练进入命令W2CE中的至少一个以及数据时钟信号WCK和WCKB中的任何一个来执行时钟缓冲控制操作。
时钟缓冲控制操作可以包括如下操作：直到开始切换数据时钟信号WCK/WCKB为止，将接收数据时钟信号WCK和WCKB的时钟缓冲器200的输出信号固定到确定电平，并且防止从时钟信号处理电路102输出的多相分频信号ICK、QCK、ICKB和QCKB的振荡。
半导体装置22中的时钟信号处理电路102可以生成控制信号EQ，该控制信号EQ根据自刷新退出命令SRX或自刷新退出命令SRX之后的时钟训练进入命令W2CE而转变为高电平，并且在数据时钟信号WCK的上升沿转变为低电平。
直到开始切换数据时钟信号WCK和WCKB为止，半导体装置22可以在控制信号EQ转变为高电平时将时钟缓冲器200的输出信号CKOUT和CKOUTB固定为低电平和高电平，因此可以防止分频电路300的输出信号的振荡。
因为半导体装置22可以在直到开始切换数据时钟信号WCK和WCKB为止都防止分频电路300的输出信号的振荡，所以在自刷新操作已经完成之后即使没有执行真实训练，半导体装置22也可以将基于数据时钟信号WCK和WCKB所生成的多个多相分频信号ICK、QCK、ICKB和QCKB的相位与系统时钟信号HCK和HCKB的相位相匹配。
此外，半导体装置22可以通过将时钟信号处理部分划分为初步段和主段来执行时钟信号处理操作，该时钟信号处理操作通过时钟信号处理电路102来生成与系统时钟信号相位相匹配的多个多相分频信号。控制器12可以向半导体装置22提供初步部分中的频率低于主部分的目标频率的数据时钟信号WCK和WCKB，并且半导体装置22可以将基于具有低频率(1/2目标频率)的数据时钟信号WCK和WCKB所生成的多个多相分频信号ICK、QCK、ICKB和QCKB的相位与系统时钟信号HCK和HCKB的相位初步匹配。随后，控制器12可以向半导体装置22提供在主段中具有目标频率的数据时钟信号WCK和WCKB，并且半导体装置22可以将基于具有目标频率的数据时钟信号WCK和WCKB所生成的多个多相分频信号ICK、QCK、ICKB和QCKB的相位与系统时钟信号HCK和HCKB的相位相匹配。因此，控制器12可以稳定地维持根据数据时钟信号WCK和WCKB在半导体装置22中生成的多个多相分频信号ICK、QCK、ICKB和QCKB与系统时钟信号HCK和HCKB之间的相位匹配状态。
以上描述的本发明的实施例旨在进行说明而不对本发明进行限制。各种替换和等同物是可能的。本发明不限于在本文描述的实施例。本发明也不受限于任何特定类型的半导体器件。鉴于本公开，其他添加、减少或修改是显而易见的，并且旨在落入所附权利要求的范围内。

Claims (22)

1.一种时钟信号处理电路，包括：
时钟缓冲器，其在接收具有相反相位的第一时钟信号对之后生成具有相反相位的第二时钟信号对，并且根据控制信号将所述第二时钟信号对固定为确定电平直到开始切换所述第一时钟信号对为止。
2.根据权利要求1所述的时钟信号处理电路，进一步包括分频电路，其通过在开始切换所述第一时钟信号对时对所述第二时钟信号对进行分频来生成第三时钟信号。
3.根据权利要求1所述的时钟信号处理电路，其中，所述时钟缓冲器包括：
第一电流通路电路，其基于所述第一时钟信号对中的任何一个来生成所述第二时钟信号对中的任何一个；
第二电流通路电路，其基于所述第一时钟信号对中的另一个来生成所述第二时钟信号对中的另一个；以及
均衡电路，其根据所述控制信号通过对所述第一电流通路电路的第一电流通路和所述第二电流通路电路的第二电流通路进行均衡来将所述第二时钟信号对固定为所述确定电平直到开始切换所述第一时钟信号对为止。
4.根据权利要求1所述的时钟信号处理电路，进一步包括：控制电路，其基于自刷新退出命令、时钟训练进入命令和时钟训练退出命令中的至少一个以及所述第一时钟信号对中的任何一个来生成所述控制信号。
5.根据权利要求4所述的时钟信号处理电路，其中，所述控制电路包括：锁存器，其允许所述控制信号基于所述自刷新退出命令和所述时钟训练进入命令中的至少一个而转变为第一电平，并且允许所述控制信号基于所述第一时钟信号对中的所述一个而转变为第二电平。
6.根据权利要求1所述的时钟信号处理电路，进一步包括：控制电路，其基于所述自刷新退出命令和所述时钟训练进入命令中的至少一个以及所述第二时钟信号对中的任何一个来生成所述控制信号。
7.根据权利要求6所述的时钟信号处理电路，其中，所述控制电路包括：
第一开关，其耦接在电源端子和连接节点之间，并且基于第一初步控制信号来控制；
第二开关，其耦接在所述连接节点和接地端子之间，并且基于第二初步控制信号来控制；
逻辑门，其基于反相的第一初步控制信号和所述第二时钟信号对中的一个来生成所述第二初步控制信号；
比较器，其将耦接到所述连接节点的第一输入端子的电压电平与输入到第二输入端子的参考电压相比较，并且作为所述控制信号来输出比较结果；以及
电容器，其耦接在所述比较器的所述第一输入端子和所述接地端子之间。
8.根据权利要求7所述的时钟信号处理电路，其中，所述第一初步控制信号是基于所述自刷新退出命令和所述时钟训练进入命令中的至少一个所生成的。
9.一种半导体装置，包括：
训练电路，其仅在初始上电过程中执行一次时钟训练操作并且禁止在所述初始上电过程之后执行关于自刷新退出命令和时钟训练进入命令的所述时钟训练操作；以及
时钟信号处理电路，其根据所述自刷新退出命令和所述时钟训练进入命令中的至少一个来执行时钟缓冲控制操作，所述时钟缓冲控制操作控制接收数据时钟信号的时钟缓冲器的输出。
10.根据权利要求9所述的半导体装置，其中，所述时钟训练操作包括将从所述半导体装置外部提供的所述数据时钟信号和系统时钟信号的相位相匹配的操作。
11.根据权利要求9所述的半导体装置，其中，所述时钟缓冲控制操作包括将所述时钟缓冲器的输出固定为确定电平直到开始切换从所述半导体装置外部提供的所述数据时钟信号为止的操作。
12.根据权利要求9所述的半导体装置，其中，所述时钟信号处理电路包括：
时钟缓冲器，其在接收具有相反相位的数据时钟信号对之后生成具有相反相位的输出信号对，并且根据控制信号将所述输出信号对固定为确定电平直到开始切换所述数据时钟信号对为止；以及
分频电路，其通过对所述时钟缓冲器的所述输出信号对进行分频来生成多相分频信号。
13.根据权利要求12所述的半导体装置，其中，所述时钟缓冲器包括：
第一电流通路电路，其基于所述数据时钟信号对中的任何一个来生成所述输出信号对中的任何一个；
第二电流通路电路，其基于所述数据时钟信号对中的另一个来生成所述输出信号对中的另一个；以及
均衡电路，其根据所述控制信号通过对所述第一电流通路电路的第一电流通路和所述第二电流通路电路的第二电流通路进行均衡而将所述输出信号对固定为所述确定电平直到开始切换所述数据时钟信号对为止。
14.根据权利要求12所述的半导体装置，其中，所述时钟信号处理电路进一步包括：控制电路，其允许所述控制信号基于所述自刷新退出命令和所述时钟训练进入命令中的至少一个而转变为第一电平，并且允许所述控制信号基于所述数据时钟信号对中的一个而转变为第二电平。
15.根据权利要求12所述的半导体装置，其中，所述时钟信号处理电路进一步包括：控制电路，其根据所述自刷新退出命令和所述时钟训练进入命令中的至少一个以及所述输出信号对中之一来生成所述控制信号。
16.一种半导体系统，包括：
半导体装置，其仅在初始上电过程中执行一次时钟训练操作，并且根据自刷新退出命令和时钟训练进入命令中的至少一个来执行对接收数据时钟信号的时钟缓冲器的输出进行控制的时钟缓冲控制操作，而在所述初始上电过程之后不执行关于所述自刷新退出命令和所述时钟训练进入命令的所述时钟训练操作；以及
控制器，其向所述半导体装置提供系统时钟信号、所述数据时钟信号、所述自刷新退出命令以及所述时钟训练进入命令中的至少一个，并且向所述半导体装置提供在初步段和主段中具有不同频率的所述数据时钟信号，
其中，所述控制器提供在所述初步段中的频率低于所述主段的目标频率的所述数据时钟信号。
17.根据权利要求16所述的半导体系统，其中，所述时钟训练操作包括将所述数据时钟信号和所述系统时钟信号的相位相匹配的操作。
18.根据权利要求16所述的半导体系统，其中，所述时钟缓冲控制操作包括将所述时钟缓冲器的输出固定为确定电平直到开始切换所述数据时钟信号为止的操作。
19.根据权利要求16所述的半导体系统，其中，所述半导体装置包括：
时钟缓冲器，其在接收具有相反相位的数据时钟信号对之后生成具有相反相位的输出信号对，并且根据控制信号将所述输出信号对固定为确定电平直到开始切换所述数据时钟信号对为止；以及
分频电路，其通过对所述时钟缓冲器的输出信号对进行分频来生成多相分频信号。
20.根据权利要求19所述的半导体系统，其中，所述时钟缓冲器包括：
第一电流通路电路，其基于所述数据时钟信号对中的任何一个来生成所述输出信号对中的任何一个；
第二电流通路电路，其基于所述数据时钟信号对中的另一个来生成所述输出信号对中的另一个；以及
均衡电路，其根据所述控制信号通过对所述第一电流通路电路的第一电流通路和所述第二电流通路电路的第二电流通路进行均衡而将所述输出信号对固定为所述确定电平直到开始切换所述数据时钟信号为止。
21.根据权利要求19所述的半导体系统，其中，所述半导体装置进一步包括：控制电路，其允许所述控制信号基于所述自刷新退出命令和所述时钟训练进入命令中的至少一个而转变为第一电平，并且允许所述控制信号基于所述数据时钟信号对中的一个而转变为第二电平。
22.根据权利要求19所述的半导体系统，其中，所述半导体装置进一步包括：控制电路，其根据所述自刷新退出命令和所述时钟训练进入命令中的至少一个以及所述输出信号对中的一个来生成所述控制信号。
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