CN115117012A - 一种表面设置有金属凸点结构的载板的制作方法及其应用 - Google Patents
一种表面设置有金属凸点结构的载板的制作方法及其应用 Download PDFInfo
- Publication number
- CN115117012A CN115117012A CN202210499059.4A CN202210499059A CN115117012A CN 115117012 A CN115117012 A CN 115117012A CN 202210499059 A CN202210499059 A CN 202210499059A CN 115117012 A CN115117012 A CN 115117012A
- Authority
- CN
- China
- Prior art keywords
- carrier plate
- layer
- metal bump
- metal
- bump structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000002184 metal Substances 0.000 title claims abstract description 194
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 194
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 239000000463 material Substances 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 26
- 229910000679 solder Inorganic materials 0.000 claims description 26
- 229920002120 photoresistant polymer Polymers 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 19
- 230000008569 process Effects 0.000 claims description 15
- 239000003990 capacitor Substances 0.000 claims description 14
- 238000006243 chemical reaction Methods 0.000 claims description 11
- 238000009713 electroplating Methods 0.000 claims description 11
- 239000000919 ceramic Substances 0.000 claims description 8
- 230000004888 barrier function Effects 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 238000000465 moulding Methods 0.000 claims description 4
- 239000012774 insulation material Substances 0.000 claims description 2
- 150000001875 compounds Chemical class 0.000 claims 1
- 230000002829 reductive effect Effects 0.000 abstract description 21
- 230000003071 parasitic effect Effects 0.000 abstract description 10
- 238000011161 development Methods 0.000 abstract description 7
- 230000007547 defect Effects 0.000 abstract description 4
- 230000010354 integration Effects 0.000 abstract description 4
- 238000012545 processing Methods 0.000 abstract description 4
- 239000000758 substrate Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 167
- 239000004065 semiconductor Substances 0.000 description 13
- 239000010949 copper Substances 0.000 description 9
- 229910052802 copper Inorganic materials 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000005476 soldering Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 230000035882 stress Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 229940125810 compound 20 Drugs 0.000 description 2
- 238000005485 electric heating Methods 0.000 description 2
- 230000004907 flux Effects 0.000 description 2
- JAXFJECJQZDFJS-XHEPKHHKSA-N gtpl8555 Chemical compound OC(=O)C[C@H](N)C(=O)N[C@@H](CCC(O)=O)C(=O)N[C@@H](C(C)C)C(=O)N[C@@H](C(C)C)C(=O)N1CCC[C@@H]1C(=O)N[C@H](B1O[C@@]2(C)[C@H]3C[C@H](C3(C)C)C[C@H]2O1)CCC1=CC=C(F)C=C1 JAXFJECJQZDFJS-XHEPKHHKSA-N 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Wire Bonding (AREA)
Abstract
本发明公开了一种表面设置有金属凸点结构的载板的制作方法及其应用,包括载板及芯片;载板包括载板上表面、内层电连接层、载板下表面及垂直电连接通路,载板上表面设置有布线层,布线层上设置有金属凸点结构;芯片倒装焊接在金属凸点结构上,芯片的至少一个电极与金属凸点结构电连接。本发明提供了一种表面设置有金属凸点结构的载板,以减少系统集成时对多个芯片表面进行处理带来的高成本、长开发周期的缺点。而且,由于金属凸块结构和基板的膨胀系数的匹配性远高于芯片和金属凸块结构的匹配性,由此可以进一步提高凸块面积及密度,可以进一步降低连接阻抗,及寄生电感,从而降低系统损耗,提高器件可靠性。
Description
技术领域
本发明属于半导体技术领域,尤其涉及一种表面设置有金属凸点结构的载板的制作方法及其应用。
背景技术
随着第三代半导体GaN/SiC的逐步成熟,其应用也越来越广泛。相对传统硅器件,其等效内阻大幅度下降,因此对外部互联的电阻提出了更高的要求。同时,第三代半导体,也具备更优秀的开关特性,其开关损耗大为下降,更易工作在高频之下,这又对外部互联的寄生电感提出了更高的要求。
在功率芯片上设置solerball/Cu bump等凸点阵列的方式并将其倒装到一封装载板上的方式,参考图1,可以有效降低在芯片表面较薄的布线层上的走线距离,从而降低寄生电阻,同时,可以通过载板上的回路设计有效降低回路电感。对于垂直型器件而言,为了降低器件通态电阻,芯片越来越薄,主流芯片厚度已经低于400um,虽然厚度对水平器件的性能影响甚微,但为了降低系统厚度,水平器件亦越来越薄。此时,在功率芯片上设置凸点阵列的做法具备如下缺点,芯片为了减少功率芯片对外闪出的寄生电阻,希望凸点的尺寸和排布密度越高越好,甚至希望以凸块的形式制作,此时,由于制程过程中的应力(如solderball制作过程中热失配引起的热应力,Cu bump电镀过程中的内应力等),芯片很容易出现翘曲现象,这对后续制程及可靠性都带来的很多挑战。
因此,如何能够有效降低薄型芯片和载板的连接工艺难度,是一个亟待解决的问题。
发明内容
有鉴于此,本发明的目的在于提供一种表面设置有金属凸点结构的载板的制作方法及其应用,可以有效降低薄型芯片和载板的连接工艺难度,为进一步降低系统薄度以及器件通态电阻提供了有力支撑。
本发明第一方面提供了一种表面设置有金属凸点结构的载板的应用,包括载板及芯片;
所述载板包括载板上表面、内层电连接层、载板下表面及垂直电连接通路,所述载板上表面设置有布线层,所述内层电连接层通过至少一个垂直电连接通路与布线层电连接,所述布线层上设置有金属凸点结构;
所述芯片倒装焊接在金属凸点结构上,所述芯片的至少一个电极与金属凸点结构电连接。需要说明的是,本发明所述的载板上表面和载板下表面是指载板的两个相对的表面,并不特征某一具体的表面。
优选的,所述金属凸点结构大面积铺设于载板上,以形成圆形阵列、条状结构中的一种或多种的结合。
优选的,所述金属凸点结构包括钉头凸点、带弧线尾丝的凸点、金属焊料球。
优选的,所述金属凸点结构的表面设置有导电连接材料。
优选的,所述导电连接材料为焊料。
优选的,所述金属凸点结构具有不同的高度。
优选的,所述芯片为堆叠器件,所述堆叠器件由至少两个器件单元堆叠而成,所述载板通过不同高度的金属凸点结构与堆叠器件电性连接,不同高度的所述金属凸点结构用于补偿至少两个器件单元的高度差。
优选的,所述堆叠器件由一垂直型器件与一平面型器件堆叠而成,所述垂直型器件靠近载板上表面,所述垂直型器件与平面型器件之间通过导电的芯片键合材料实现互联,所述垂直型器件的下表面和平面型器件的下表面分别通过不同高度的金属凸点结构实现与布线层的电连接。
优选的,所述堆叠器件由一平面型器件与一垂直型器件堆叠而成,所述平面型器件靠近载板上表面,所述平面型器件通过硅通孔工艺实现上部电极和下部电极的互联,并通过导电的芯片键合材料与垂直型器件实现互联,所述垂直型器件的上部电极通过金属连接件实现与布线层的电连接,所述垂直型器件的下表面和平面型器件的下表面分别通过不同高度的金属凸点结构实现与布线层的电连接。
优选的,所述堆叠器件由两个平面型器件堆叠而成,分别为上层平面型器件和下层平面型器件,所述下层平面型器件通过硅通孔工艺实现上部电极和下部电极的互联,并通过导电的芯片键合材料与上层平面型器件实现互联,所述上层平面型器件的下表面和下层平面型器件的下表面分别通过不同高度的金属凸点结构实现与布线层的电连接。
优选的,所述堆叠器件由两个垂直型器件堆叠而成,分别为上层垂直型器件和下层垂直型器件,所述上层垂直型器件的上部电极通过金属连接件实现与布线层的电连接,所述上层垂直型器件的下表面和下层垂直型器件的下表面分别通过不同高度的金属凸点结构实现与布线层的电连接。
优选的,还包括一功率变换桥臂及一电容,所述功率变换桥臂包括至少两个串联连接的芯片,所述电容与功率变换桥臂并联;
所述芯片及电容均设置在载板上表面,所述芯片的电极均位于其下表面;
所述电容的至少一个电极通过内层电连接层与至少一个芯片的至少一个电极电连接。
优选的,还包括一绝缘导热板,所述绝缘导热板包括陶瓷绝缘层,以及分别设置在陶瓷绝缘层上下表面的上金属层和下金属层,所述芯片的上表面与下金属层热连接或电热连接。
优选的,还包括一塑封体,所述塑封体填充载板上表面与上金属层上表面之间的间隙区域。
优选的,所述芯片的一侧具有互联金属凸点结构,所述载板的金属凸点结构与芯片的互联金属凸点结构电性连接。
优选的,还包括底部填充绝缘材料,所述底部填充绝缘材料填充满芯片与载板上表面之间的区域。
本发明第二方面提供了一种表面设置有金属凸点结构的载板的制作方法,包括如下步骤:
S1:提供一载板,所述载板包括载板上表面、内层电连接层、载板下表面,所述载板上表面设置有布线层;
S2:完成内层电连接层与布线层的互联;
S3:至少在所述载板上表面、载板下表面及载板的侧面形成一金属种子层7;
S4:在所述载板上表面设置一光阻层;
S5:去除位于需要设置金属凸点结构的位置的光阻层;
S6:在所述载板上表面电镀金属,形成金属凸点结构;
S7:去除所述光阻层及金属种子层7,得到表面设置有金属凸点结构的载板。
优选的,在步骤S6与S7之间还包括:
设置至少一层金属阻挡层。
本发明第三方面提供了一种表面设置有金属凸点结构的载板的制作方法,包括如下步骤:
S1:提供一载板,所述载板包括载板上表面、内层电连接层、载板下表面,所述载板上表面设置有布线层;
S2:完成内层电连接层与布线层的互联;
S3:在非连接区的布线层上设置抗蚀刻层,所述非连接区为不设置金属凸点结构的区域;
S4:在所述载板上表面设置一光阻层;
S5:去除位于需要设置金属凸点结构的位置的光阻层;
S6:在所述载板上表面电镀金属,形成金属凸点结构;
S7:去除所述光阻层;
S8:蚀刻连接区的布线层,所述连接区为设置由金属凸点结构的区域;
S9:去除所述抗蚀刻层,得到表面设置有金属凸点结构的载板。
优选的,在步骤S3之前还包括:
至少在所述载板上表面、载板下表面形成一金属种子层7。
本发明第四方面提供了一种表面设置有金属凸点结构的载板的制作方法,包括如下步骤:
S1:提供一载板,所述载板包括载板上表面、内层电连接层、载板下表面,所述载板上表面设置有布线层;
S2:完成内层电连接层与布线层的互联;
S3:在布线层上设置抗蚀刻层;
S4:在所述载板上表面设置一光阻层;
S5:去除位于需要设置金属凸点结构的位置的光阻层;
S6:去除外露的抗蚀刻层;
S7:在所述载板上表面电镀金属,形成金属凸点结构;
S8:去除所述光阻层;
S9:去除所述抗蚀刻层,得到表面设置有金属凸点结构的载板。
与现有技术相比,本发明具有以下有益效果:
本发明提供了一种表面设置有金属凸点结构的载板在芯片上的应用,通过将金属凸点结构设置于载板上,可以减少系统集成时对多个芯片表面进行处理带来的高成本、长开发周期的缺点。而且,由于金属凸点结构和载板的膨胀系数的匹配性远高于芯片和金属凸点结构的匹配性,由此可以进一步提高凸点面积及密度,可以进一步降低连接阻抗,及寄生电感,从而降低系统损耗,提高器件可靠性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为现有技术中的载板与芯片的连接示意图;
图2A为本发明实施例所公开的载板的结构示意图;
图2B为本发明实施例所公开的载板与芯片的连接示意图;
图3A至图3C为本发明实施例所公开的载板的金属凸点结构的示意图;
图4A和图4B为本发明实施例所公开的载板与堆叠器件的连接示意图;
图5A和图5B为本发明实施例所公开的载板的应用示意图;
图6A和图6B为本发明实施例所公开的载板的另一应用示意图;
图7A至图7F为本发明实施例所公开的载板的制作方法的示意图;
图8A至图8C为本发明实施例所公开的载板的另一制作方法的示意图。
其中:1载板;2金属凸点结构;3导电连接材料;4芯片;5布线层;6内层电连接层;7金属种子层;8光阻层;9抗蚀刻层;10底部填充绝缘材料;11较高凸块;12 较低凸块;13芯片键合材料;14硅通孔;15平面型器件;16垂直型器件;17金属连接件;18互联金属凸点结构;19陶瓷绝缘层;20塑封体;21半导体功率器件;22上金属层;23电容;24垂直电连接通路;25下金属层。
具体实施方式
本发明的目的在于提供一种表面设置有金属凸点结构的载板的制作方法及其应用,可以减少系统集成时对多个芯片表面进行处理带来的高成本、长开发周期的缺点。而且,由于金属凸点结构和载板的膨胀系数的匹配性远高于芯片和金属凸点结构的匹配性,由此可以进一步提高凸点面积及密度,可以进一步降低连接阻抗,及寄生电感,从而降低系统损耗,提高器件可靠性。
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
请参阅图2A和图2B,本发明实施例公开了一种表面设置有金属凸点结构的载板的应用,包括载板1和芯片4,载板1包括载板上表面、内层电连接层6、载板下表面及垂直电连接通路24,载板上表面设置有布线层5,内层电连接层6通过至少一个垂直电连接通路24与布线层5电连接,布线层5上设置有金属凸点结构2,并可以在金属凸点结构2表面设置导电连接材料3,较佳地,导电连接材料3为焊料,随后将芯片4倒装到载板1上,如图2B所示。需要说明的是,本发明实施例的载板上表面和载板下表面是指载板1的两个相对的表面,并不特征某一具体的表面。
本实施例的载板1与金属凸点结构2的膨胀系数相匹配,载板1与金属凸点结构2的膨胀系数的匹配性远高于芯片4与金属凸点结构2的膨胀系统的匹配性,使得金属凸点结构2在载板1上的铺设面积及铺设密度大于其设置在芯片4上时。
本实施例在载板1上设置金属凸点结构2至少具备以下优点。首先,在载板1上设置金属凸点结构2,由于凸点材料和载板1材料的热膨胀系数较为接近,因此,在将芯片4和载板1 连接的回流焊过程中的热应力导致的变形比较小,而且,在装配过程中载板1的变形可以通过工装治具进一步被限制。因此,可以有效改善装配的工艺性。其次,可以在载板1表面整面涂敷助焊剂,相对于传统的带互联金属凸点结构18的芯片4需要每一颗蘸取助焊剂而言,可以大幅提升生产效率。
进一步地,金属凸点结构2大面积铺设于载板1上,以形成圆形阵列、条状结构中的一种或多种的结合。由于金属凸点结构2和载板1的热膨胀系数较为匹配且和芯片4组装过程中可以通过治具限位等方法控制其变形,因此,可以将金属凸点结构2的铺满面积加大,金属凸点的形状不仅限于圆形阵列,也可以采用条状金属块等结构,这可以更进一步降低连接电阻,寄生电感等,可以有效降低损耗,降低器件工作温度,提升器件工作的可靠性。此外,当一张载板1上搭载有多种需要倒装的芯片4时,将金属凸点结构2设置于载板1上,可以避免每一种芯片4均需要进行表面处理设置凸点带来的成本增加与开发周期变长问题。可以有效降低开发周期和成本,增加产品的竞争优势。
进一步地,金属凸点结构2还可以是不同形式,如钉头凸点、带弧线尾丝的凸点、金属焊料球,如图3A至图3C所示,具体说明,图3A为Cu或者Au钉头凸点,这可以用商用的丝球键合机实现。图3B为带弧线尾丝的凸点,其中尾丝部分可以被用来吸收高度公差。图 3C的金属凸点结构2为焊料球,当然也可以是金属(如铜,镍等)核心的焊料球。需要注意的是,相对于将焊料球设置于载板1上和传统的焊料球设置于芯片4上,前者更容易达成更高的可靠性。这是因为,载板1表面焊料的Ni阻挡层厚度通常可以达到3微米以上,而芯片4表面的焊料Ni阻挡层厚度通常在2um以下。因此,将焊球设置于载板1上,就可以使得靠近芯片4侧的Ni阻挡层少耐受一次回流焊接,从而提高其界面可靠性。更进一步的,由于芯片4和焊料球的热膨胀系数差异远大于载板1和焊料球的热膨胀系数差异,芯片4侧焊料发生失效的风险相对较高,因此减少芯片4侧重熔的次数对于提升器件的可靠性就显得更加重要。
进一步地,金属凸点结构2具有不同的高度,如图4A至图4B所示,不同高度的凸点可以被用来补偿堆叠器件的高度差。在本实施例中,芯片4为堆叠器件,堆叠器件包括至少两个器件单元,可以是平面型器件15堆叠于垂直型器件16之上,如图4A左侧的堆叠器件所示,芯片键合材料13可以采用导电材料,直接将需要互联的材料进行电连接,以此获得最短的连接阻抗。垂直型器件16的下表面和平面型器件15的下表面分别通过不同高度的金属凸点结构2实现与布线层5的电连接。具体地,如图4A左侧的堆叠器件所示,平面型器件15 的下表面通过一较高凸块11与布线层5电连接,垂直型器件16的下表面通过较低凸块12与布线层5电连接,较高凸块11与较低凸块12配合使得堆叠器件能够平稳的设置在载板1表面。
在其他实施例中,如图4A右侧的堆叠器件所示,堆叠器件由两个平面型器件15堆叠而成,分别为上层平面型器件和下层平面型器件,下层平面型器件通过硅通孔14工艺实现上部电极和下部电极的互联,并通过导电的芯片键合材料13与上层平面型器件实现互联,上层平面型器件的下表面和下层平面型器件的下表面分别通过不同高度的金属凸点结构2实现与布线层5的电连接。
在其他实施例中,如图4B左侧的堆叠器件所示,堆叠器件由一垂直型器件16堆叠在平面型器件15之上,平面型器件15通过硅通孔14工艺实现上部电极和下部电极的互联,并通过导电的芯片键合材料13与垂直型器件15实现互联,垂直型器件15的上部电极通过金属连接件17实现与布线层5的电连接,垂直型器件15的下表面和平面型器件16的下表面分别通过不同高度的金属凸点结构2实现与布线层5的电连接。其中,金属连接件17可以是键合引线、金属片等,
在其他实施例中,如图4B右侧的堆叠器件所示,堆叠器件由两个垂直型器件16堆叠而成,分别为上层垂直型器件和下层垂直型器件,上层垂直型器件的上部电极通过金属连接件17实现与布线层的电连接,上层垂直型器件的下表面和下层垂直型器件的下表面分别通过不同高度的金属凸点结构2实现与布线层5的电连接。
需要说明的是,上述的器件单元的上表面为该器件单元远离载板1的一面,其下表面为靠近载板1的一面;同样的,器件单元的上部电极为在其上表面的电极,下部电极为在其下表面的电极。
当然地,在实际应用中,若某一金属凸点结构2的高度不够时,可在其上方额外电连接其他金属凸点结构2来补足高度差,如图4B右侧的堆叠器件所示。
进一步地,如图5A所示,芯片4具有互联金属凸点结构18,载板1的金属凸点结构2与芯片4的互联金属凸点结构18通过导电连接材料3电性连接,将带有互联金属凸点结构18的芯片4和带有金属凸点结构2的载板1进行连接。该结构至少具备如下好处:首先,导电连接材料3,如常用的焊料,被设置于载板1的金属凸点结构2表面和芯片4的互联金属凸点结构18表面,焊料层和金属凸点结构2的热膨胀系数相对接近,因此,焊料层只需要承受芯片4和载板1宏观适配带来的应力。因此,可以有效降低焊料层的应力,提高装配结构的可靠性。
在一较佳的实施例中,如图5B所示,为了增加倒装芯片4的可靠性,一般会在芯片4底部设置底部填充绝缘材料10。此时,容易发生脱层的是底部填充绝缘材料10和芯片4或者载板上表面,将导电连接材料3偏移离开这两个表面,可以有效防止脱层将导电连接材料3拉裂,从而导致功能失效,这将极大降低失效风险,有效提高可靠性。
图6A和图6B示出了另一种表面设置有金属凸点结构的载板的应用,包括上述实施例中的载板1、一功率变换桥臂及一电容23,功率变换桥臂包括至少两个串联连接的芯片4,在本实施例中,芯片4为半导体功率器件21,电容23与功率变换桥臂并联;半导体功率器件21及电容23均设置在载板上表面;半导体功率器件21的电极均位于其下表面,半导体功率器件21的下表面通过载板1的金属凸点结构2与布线层5电连接;电容23的至少一个电极通过内层电连接层6与至少一个半导体功率器件21的至少一个电极电连接。
功率器件最常用的就是桥臂电路,即至少两个开关元件串联后与一电容23并联,用于将直流转为交流,或者交流整为直流。为了降低变换的开关损耗,追求开关元件的极致高速,就需要降低上述三个元件形成的回路电感。其中电容23的两极分别为直流Bus的Vbus+ 和Vbus-两极。半导体功率器件21以GaN器件为例,常用的是平面型器件,即其Pure Die的三个电极在同一面(Top面)。因此,其Top面的PAD非常密集。为了减少互联电阻和电感,采用在载板上表面设置分布式金属凸点结构2的方式,直接电性互联到一高精度多层电路板表层上,可以有效降低寄生电阻。其中Vbus+或者Vbus-至少一极,通过Via,互联表层和内层,使得回路电感通过两层的耦合,变得极小。同时,GaN器件的反面,通过高导热系数的材料,热互联到一电绝缘热导绝缘板上,如陶瓷绝缘层19。既将热传导到模组表面,又起到电性绝缘的作用,方便安装散热器。
绝缘导热板包括陶瓷绝缘层19,以及分别设置在陶瓷绝缘层19上下表面的上金属层22 和下金属层25,半导体功率器件21的上表面与下金属层25热连接或电热连接。
较佳地,还包括一塑封体20,塑封体20填充载板上表面与上金属层22上表面之间的间隙区域。
本发明通过将金属凸点结构2设置于载板1上,可以减少系统集成时对多个芯片表面进行处理带来的高成本、长开发周期的缺点。而且,由于金属凸点结构2和载板1的膨胀系数的匹配性远高于芯片4和金属凸点结构2的匹配性,由此可以进一步提高凸点面积及密度,可以进一步降低连接阻抗,及寄生电感,从而降低系统损耗,提高器件可靠性。
图7A至图7F示出了一种表面设置有金属凸点结构的载板的制作方法,包括如下步骤:
S1:提供一载板1,载板1包括载板上表面、内层电连接层6、载板下表面,载板上表面设置有布线层5。
S2:完成内层电连接层6与布线层5的互联,如图7A所示。
S3:至少在载板上表面、载板下表面形成一金属种子层7,如图7B所示;如通过采用化学镀铜、PVD溅射铜等方式形成金属种子层7;其中,采用化学镀铜时会在载板1的侧面也形成金属种子层7。
S4:在载板上表面设置一光阻层8。
S5:通过曝光、显影等工艺,去除位于需要设置金属凸点结构2的位置的光阻层8,如图7C所示。
S6:在载板上表面电镀金属,形成金属凸点结构2,如图7D所示。
S7:可选的,若有必要,在载板上表面形成导电连接材料层,使导电连接材料层位于金属凸点结构2上,如图7E所示;较佳地,导电连接材料3为焊料。
S8:去除光阻层8及金属种子层7,得到表面设置有金属凸点结构2的载板1,如图7F所示。
需要说明的是,在其他的一些实施例中,金属凸点结构2和导电连接材料层之间亦可根据需要设置Ni等阻挡层,以提高焊接接头的可靠性。在其他实施例中,载板1的表面也可以根据需要设置阻焊层,亦可以通过回流焊将电镀焊料层整形成规则形状。焊料层也可以通过设置焊膏,后再重熔形成。
图8A至图8C示出了一较佳的实施例的具体工艺流程,包括如下步骤:
S1:提供一载板1,载板包括载板上表面、内层电连接层6、载板下表面,载板上表面设置有布线层5。
S2:完成内层电连接层6与布线层5的互联。
S3:在掩膜保护下,在非连接区的布线层5上设置抗蚀刻层9,非连接区为非bump区域,也是不设置金属凸点结构2的区域,如图8A所示;较佳地,抗蚀刻层9为Sn层。
S4:在载板上表面设置一光阻层8。
S5:去除位于需要设置金属凸点结构2的位置的光阻层8。
S6:在载板上表面电镀金属,形成金属凸点结构2。
S7:可选的,若有必要,在载板上表面形成导电连接材料层,使导电连接材料层位于金属凸点结构2上,如图8B所示。
S8:去除光阻层。
S9:蚀刻连接区的布线层5,连接区为bump区域,也就是设置由金属凸点结构2的区域,在抗蚀刻层9的保护下,抗蚀刻层9底部的布线层5不会被蚀刻,而非连接区因为没有抗蚀刻层9的保护,所以非连接区未设置金属凸点结构2和导电连接材料层的布线层5会被蚀刻掉,如图8C所示。
S10:去除抗蚀刻层9,得到表面设置有金属凸点结构2的载板1。
采用该工艺流程的实施例,金属凸点结构2相对如图7A至图7F所示的实施例可以进一步加大,从而进一步降低连接电阻,寄生电感等,从而进一步降低损耗,提高可靠性。
需要说明的是,这里仅列出了关键的步骤,还有一些工艺步骤可以根据需要增减。比如,在图8A的非bump区域的布线层5表面通过电镀的方式设置抗蚀刻层9时,还可以先整板设置几微米厚的金属种子层7。再有,为了保证铜凸块毗邻区域的非bump区图形的图形完整性,抗蚀刻层9可以覆盖bump区,并在光阻层8开窗后将曝露的抗蚀刻层9去除,再进行后续的电镀铜凸块工序,具体如下步骤:
S1:提供一载板1,载板包括载板上表面、内层电连接层6、载板下表面,载板上表面设置有布线层5;
S2:完成内层电连接层6与布线层5的互联;
S3:在布线层5上设置抗蚀刻层9;
S4:在载板上表面设置一光阻层8;
S5:去除位于需要设置金属凸点结构2的位置的光阻层8;
S6:去除外露的抗蚀刻层9;
S7:在载板上表面电镀金属,形成金属凸点结构2;
S8:可选的,若有必要,在载板上表面形成导电连接材料层,使导电连接材料层位于金属凸点结构2上;
S9:去除光阻层8;
S10:去述抗蚀刻层9,得到表面设置有金属凸点结构2的载板1。
本说明书中各个实施例采用递进的方式描述,每个实施例重点说明的都是与其他实施例的不同之处,各个实施例之间相同相似部分互相参见即可。
对所公开的实施例的上述说明,使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的,本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下,在其它实施例中实现。因此,本发明将不会被限制于本文所示的这些实施例,而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (19)
1.一种表面设置有金属凸点结构的载板的应用,其特征在于,包括载板及芯片;
所述载板包括载板上表面、内层电连接层、载板下表面及垂直电连接通路,所述载板上表面设置有布线层,所述内层电连接层通过至少一个垂直电连接通路与布线层电连接,所述布线层上设置有金属凸点结构;
所述芯片倒装焊接在金属凸点结构上,所述芯片的至少一个电极与金属凸点结构电连接。
2.根据权利要求1所述的应用,其特征在于,所述金属凸点结构大面积铺设于载板上,以形成圆形阵列、条状结构中的一种或多种的结合。
3.根据权利要求1所述的应用,其特征在于,所述金属凸点结构包括钉头凸点、带弧线尾丝的凸点、金属焊料球。
4.根据权利要求1所述的应用,其特征在于,所述金属凸点结构具有不同的高度。
5.根据权利要求4所述的应用,其特征在于,所述芯片为堆叠器件,所述堆叠器件由至少两个器件单元堆叠而成,所述载板通过不同高度的金属凸点结构与堆叠器件电性连接,不同高度的所述金属凸点结构用于补偿至少两个器件单元的高度差。
6.根据权利要求5所述的应用,其特征在于,所述堆叠器件由一垂直型器件与一平面型器件堆叠而成,所述垂直型器件靠近载板上表面,所述垂直型器件与平面型器件之间通过导电的芯片键合材料实现互联,所述垂直型器件的下表面和平面型器件的下表面分别通过不同高度的金属凸点结构实现与布线层的电连接。
7.根据权利要求5所述的应用,其特征在于,所述堆叠器件由一平面型器件与一垂直型器件堆叠而成,所述平面型器件靠近载板上表面,所述平面型器件通过硅通孔工艺实现上部电极和下部电极的互联,并通过导电的芯片键合材料与垂直型器件实现互联,所述垂直型器件的上部电极通过金属连接件实现与布线层的电连接,所述垂直型器件的下表面和平面型器件的下表面分别通过不同高度的金属凸点结构实现与布线层的电连接。
8.根据权利要求5所述的应用,其特征在于,所述堆叠器件由两个平面型器件堆叠而成,分别为上层平面型器件和下层平面型器件,所述下层平面型器件通过硅通孔工艺实现上部电极和下部电极的互联,并通过导电的芯片键合材料与上层平面型器件实现互联,所述上层平面型器件的下表面和下层平面型器件的下表面分别通过不同高度的金属凸点结构实现与布线层的电连接。
9.根据权利要求5所述的应用,其特征在于,所述堆叠器件由两个垂直型器件堆叠而成,分别为上层垂直型器件和下层垂直型器件,所述上层垂直型器件的上部电极通过金属连接件实现与布线层的电连接,所述上层垂直型器件的下表面和下层垂直型器件的下表面分别通过不同高度的金属凸点结构实现与布线层的电连接。
10.根据权利要求1所述的应用,其特征在于,还包括一功率变换桥臂及一电容,所述功率变换桥臂包括至少两个串联连接的芯片,所述电容与功率变换桥臂并联;
所述芯片及电容均设置在载板上表面,所述芯片的电极均位于其下表面;
所述电容的至少一个电极通过内层电连接层与至少一个芯片的至少一个电极电连接。
11.根据权利要求10所述的应用,其特征在于,还包括一绝缘导热板,所述绝缘导热板包括陶瓷绝缘层,以及分别设置在陶瓷绝缘层上下表面的上金属层和下金属层,所述芯片的上表面与下金属层热连接或电热连接。
12.根据权利要求11所述的应用,其特征在于,还包括一塑封体,所述塑封体填充载板上表面与上金属层上表面之间的间隙区域。
13.根据权利要求1所述的应用,其特征在于,所述芯片的一侧具有互联金属凸点结构,所述载板的金属凸点结构与芯片的互联金属凸点结构电性连接。
14.根据权利要求13所述的应用,其特征在于,还包括底部填充绝缘材料,所述底部填充绝缘材料填充满芯片与载板上表面之间的区域。
15.一种表面设置有金属凸点结构的载板的制作方法,其特征在于,包括如下步骤:
S1:提供一载板,所述载板包括载板上表面、内层电连接层、载板下表面,所述载板上表面设置有布线层;
S2:完成内层电连接层与布线层的互联;
S3:至少在所述载板上表面、载板下表面形成一金属种子层;
S4:在所述载板上表面设置一光阻层;
S5:去除位于需要设置金属凸点结构的位置的光阻层;
S6:在所述载板上表面电镀金属,形成金属凸点结构;
S7:去除所述光阻层及金属种子层,得到表面设置有金属凸点结构的载板。
16.根据权利要求15所述的制作方法,其特征在于,在步骤S6与S7之间还包括:
设置至少一层金属阻挡层。
17.一种表面设置有金属凸点结构的载板的制作方法,其特征在于,包括如下步骤:
S1:提供一载板,所述载板包括载板上表面、内层电连接层、载板下表面,所述载板上表面设置有布线层;
S2:完成内层电连接层与布线层的互联;
S3:在非连接区的布线层上设置抗蚀刻层,所述非连接区为不设置金属凸点结构的区域;
S4:在所述载板上表面设置一光阻层;
S5:去除位于需要设置金属凸点结构的位置的光阻层;
S6:在所述载板上表面电镀金属,形成金属凸点结构;
S7:去除所述光阻层;
S8:蚀刻连接区的布线层,所述连接区为设置由金属凸点结构的区域;
S9:去除所述抗蚀刻层,得到表面设置有金属凸点结构的载板。
18.根据权利要求17所述的制作方法,其特征在于,在步骤S3之前还包括:
至少在所述载板上表面、载板下表面形成一金属种子层7。
19.一种表面设置有金属凸点结构的载板的制作方法,其特征在于,包括如下步骤:
S1:提供一载板,所述载板包括载板上表面、内层电连接层、载板下表面,所述载板上表面设置有布线层;
S2:完成内层电连接层与布线层的互联;
S3:在布线层上设置抗蚀刻层;
S4:在所述载板上表面设置一光阻层;
S5:去除位于需要设置金属凸点结构的位置的光阻层;
S6:去除外露的抗蚀刻层;
S7:在所述载板上表面电镀金属,形成金属凸点结构;
S8:去除所述光阻层;
S9:去除所述抗蚀刻层,得到表面设置有金属凸点结构的载板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202210499059.4A CN115117012A (zh) | 2022-05-09 | 2022-05-09 | 一种表面设置有金属凸点结构的载板的制作方法及其应用 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202210499059.4A CN115117012A (zh) | 2022-05-09 | 2022-05-09 | 一种表面设置有金属凸点结构的载板的制作方法及其应用 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN115117012A true CN115117012A (zh) | 2022-09-27 |
Family
ID=83327311
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202210499059.4A Pending CN115117012A (zh) | 2022-05-09 | 2022-05-09 | 一种表面设置有金属凸点结构的载板的制作方法及其应用 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN115117012A (zh) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090085190A1 (en) * | 2007-09-28 | 2009-04-02 | Juergen Simon | Semiconductor Device and Method for Making Same |
CN101989557A (zh) * | 2009-07-30 | 2011-03-23 | 株式会社东芝 | 半导体装置的制造方法以及半导体装置 |
CN203300639U (zh) * | 2013-05-29 | 2013-11-20 | 南通富士通微电子股份有限公司 | 半导体封装结构 |
CN105575823A (zh) * | 2015-12-24 | 2016-05-11 | 南通富士通微电子股份有限公司 | 半导体器件扇出封装结构的制作方法 |
CN110690131A (zh) * | 2019-09-24 | 2020-01-14 | 浙江集迈科微电子有限公司 | 一种具有大键合力的三维异构焊接方法 |
CN111415925A (zh) * | 2019-01-07 | 2020-07-14 | 台达电子企业管理(上海)有限公司 | 电源模块及其制备方法 |
-
2022
- 2022-05-09 CN CN202210499059.4A patent/CN115117012A/zh active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090085190A1 (en) * | 2007-09-28 | 2009-04-02 | Juergen Simon | Semiconductor Device and Method for Making Same |
CN101989557A (zh) * | 2009-07-30 | 2011-03-23 | 株式会社东芝 | 半导体装置的制造方法以及半导体装置 |
CN203300639U (zh) * | 2013-05-29 | 2013-11-20 | 南通富士通微电子股份有限公司 | 半导体封装结构 |
CN105575823A (zh) * | 2015-12-24 | 2016-05-11 | 南通富士通微电子股份有限公司 | 半导体器件扇出封装结构的制作方法 |
CN111415925A (zh) * | 2019-01-07 | 2020-07-14 | 台达电子企业管理(上海)有限公司 | 电源模块及其制备方法 |
CN110690131A (zh) * | 2019-09-24 | 2020-01-14 | 浙江集迈科微电子有限公司 | 一种具有大键合力的三维异构焊接方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10177090B2 (en) | Package-on-package semiconductor assembly having bottom device confined by dielectric recess | |
TWI508200B (zh) | 半導體元件以及在無焊料遮罩的回焊期間的導電凸塊材料的自我封閉之方法 | |
TWI242249B (en) | Three-dimensional device fabrication method | |
US10446526B2 (en) | Face-to-face semiconductor assembly having semiconductor device in dielectric recess | |
US20080188037A1 (en) | Method of manufacturing semiconductor chip assembly with sacrificial metal-based core carrier | |
US9230901B2 (en) | Semiconductor device having chip embedded in heat spreader and electrically connected to interposer and method of manufacturing the same | |
US20090085201A1 (en) | Direct device attachment on dual-mode wirebond die | |
CN105514077A (zh) | 具有引线接合件的功率覆层结构和制造其的方法 | |
KR100551576B1 (ko) | 반도체 장치 및 그 제조방법 | |
US11862587B2 (en) | Semiconductor package structure and method of manufacturing the same | |
CN217444385U (zh) | 芯片封装结构 | |
CN217387150U (zh) | 半导体封装结构 | |
CN111106070B (zh) | 便于电镀的陶瓷封装外壳及电镀方法 | |
CN110970387B (zh) | 半导体器件和形成半导体器件的方法 | |
US10790225B1 (en) | Chip package structure and chip package method including bare chips with capacitor polar plate | |
JP5338572B2 (ja) | 半導体装置の製造方法 | |
WO2023213218A1 (zh) | 一种高频高功率密度模块电源、并联组合、制作方法及软硬结合组件 | |
TWI459512B (zh) | 使用相互連接的三維層片將垂直封裝的mosfet和積體電路功率器件構建成集成模組 | |
CN115117012A (zh) | 一种表面设置有金属凸点结构的载板的制作方法及其应用 | |
TWI614855B (zh) | 具有電磁屏蔽及散熱特性之半導體組體及製作方法 | |
TWI362735B (en) | Semiconductor chip having tsv (through silicon via) and stacked assembly including the chips | |
TW201933568A (zh) | 中介層及電性元件併於基底板中之線路板製法 | |
TWI611530B (zh) | 具有散熱座之散熱增益型面朝面半導體組體及製作方法 | |
TWI657555B (zh) | 三維整合之半導體組體及其製作方法 | |
KR100621960B1 (ko) | 3차원 디바이스 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |