CN114978393A - 用于具有多个时间交织子系统的大规模系统的同步的方法和设备 - Google Patents

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CN114978393A CN202210167762.5A CN202210167762A CN114978393A CN 114978393 A CN114978393 A CN 114978393A CN 202210167762 A CN202210167762 A CN 202210167762A CN 114978393 A CN114978393 A CN 114978393A
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Abstract

本公开的实施例涉及用于具有多个时间交织子系统的大规模系统的同步的方法和设备。一种多实例时间交织(TI)系统及其操作方法。该系统包括多个TI设备,每个TI设备具有耦合到交织器网络的多个时钟生成单元(CGU)。在每个TI设备内,多个CGU提供交织器网络所需的多个时钟信号。相位检测器设备耦合到多个TI设备,并被配置成确定指定参考TI设备的时钟信号与每个其它TI设备的对应时钟信号之间的任何相位差。为了确定相位差,相位检测器可以使用逻辑比较器配置、时间-数字转换器(TDC)配置或自动相关配置。可使用内部相位控制、重定时器、延迟单元、有限状态机等将每一其它TI设备的时钟信号的相位与参考TI设备对准。

Description

用于具有多个时间交织子系统的大规模系统的同步的方法和 设备
相关申请的交叉引用
出于所有目的,本申请以引用的方式并入以下共同拥有的共同未决专利申请:2020年11月13日提交的题为“METHOD AND DEVICE FOR CLOCK GENERATION ANDSYNCHRONIZATION FOR TIME INTERLEAVED NETWORKS”的美国专利申请No.17/097,791。
技术领域
本发明一般涉及交织系统和集成电路(IC)设备。更具体地,本发明提供用于具有多个时间交织(TI)子系统的大规模系统的同步的方法和设备。
背景技术
在过去的几十年中,通信网络的使用已经激增。在因特网的早期,流行的应用限于电子邮件、公告板,以及大多数基于信息和文本的网页冲浪。由这种应用传送的数据量相对较小。当今,因特网和移动应用需要大量的带宽来传送照片、视频、音乐和其它多媒体文件。例如,社交网络平台可以每天处理超过500TB的数据。由于对数据存储和数据传送的这种高需求,需要改进现有的数据通信系统以解决这些需求。
为了解决对更高的操作速度和数据吞吐量的快速增长的需求,时钟控制架构需要发展并适应于利用技术优势的每个方面,同时保持功率与缩放趋势相称。时间交错涉及通过多个并行通道同时处理信号数据,这些并行通道被配置成定义的时钟关系,以便以更大的有效率产生组合输出。然而,由于非线性、增益/偏移失配、定时误差等,有效的时间交织网络难以设计。
已经有许多传统类型的方法和设备用于多实例TI系统的同步。不幸的是,这种传统的方法和设备具有各种缺点,包括增加的芯片面积、生产成本、功耗等。因此,非常需要具有使用这种网络的更有效对准的设备和方法的改进的多实例TI系统。
发明内容
本发明一般涉及时间交织系统和集成电路(IC)设备。更具体地,本发明提供了一种用于同步具有多个时间交织(TI)子系统的大规模系统的方法和设备。这些TI子系统可以被配置用于各种应用,诸如用于模数转换(ADC)、数模转换(DAC)、并行计算、光学、串行器/解串器(SerDes)等的应用。
在一个例子中,本发明提供一种具有相位检测器和多个TI设备(每个都是多层TI系统)的多实例TI系统。每个TI设备包括多个分频器,并且相位检测器被配置为确定指定参考TI设备的分频器输出时钟与多实例TI系统的其余TI设备的分频器输出时钟之间的相位差。此外,每个TI设备可以包括多路复用器,或者每个TI设备可以耦合到多路复用器级,该多路复用器级具有耦合到每个TI设备的多个多路复用器。
在特定示例中,相位检测器被配置为将参考TI设备的分频器输出时钟与每个其它TI设备的分频器输出时钟进行比较,从最高级分频器前进到最低级分频器,每次一级。使用多路复用器将这些分频器输出时钟发送到公共感测点(例如,相位检测器、相位检测器之前的缓冲级等)。这样,其它TI设备的每个分频器可以轮询方式从最高到最低与参考TI设备的每个分频器进行比较。
在特定实例中,相位检测器被配置为经由使用XOR/XNOR门相位检测设备或时间到数字转换器(TDC)设备的检测来执行对准。在另一特定示例中,相位检测器可被配置为经由使用基于预定输入模式的TI设备输出的自动相关或基于交替的预定状态模式的TI设备输出的自动相关的统计相关来执行对准。
通过本发明的各种实施例将认识到许多益处。与传统的多实例TI系统和方法相比,这样的好处包括具有同步输出的更有效的多实例TI系统和方法,使用负相位步进的改进的重新定时容限,以及用于多层和多实例TI系统的高度可缩放架构。根据实施例,在本发明中实现的技术也是成本有效的并且实现起来相对简单。本领域普通技术人员将认识到其它这样的益处。
本发明在已知IC制造工艺的背景下实现了这些优点和其它优点。然而,通过参考说明书的后面部分和附图可以实现对本发明的性质和优点的进一步理解。
附图说明
下面的图仅仅是示例,不应不适当地限制本文权利要求的范围。本领域普通技术人员将认识到许多其它变化、修改和替换。还应当理解,本文所述的实施例和实施方案仅用于说明性目的,并且根据其的各种修改或改变将被建议给本领域技术人员,并且将被包括在该方法的精神和权限以及所附权利要求的范围内。
图1是示出根据本发明示例的多个时间交织(TI)实例的网络系统的简化框图。
图2A是示出多TI实例网络中的未对准信号的简化图。
图2B是示出根据本发明的示例的多TI实例中的对准信号的简化图。
图3是示出被配置为使用根据本发明的示例的相位检测器对准多个TI设备(即,TI系统实例)的输出的多TI实例系统的简化框图;
图4A是示出根据本发明的示例的用于比较输出的XOR/XNOR门相位检测设备的简化电路图;
图4B是示出如图4A所示的XOR/XNOR门结构的操作的简化时序图;
图5是示出根据本发明的示例将图4A的相位检测器设备应用到图3的多TI实例设备的方法的简化时序图;
图6A是示出根据本发明的示例的基于时间-数字转换器(TDC)的相位检测器设备的简化电路框图;
图6B是示出根据本发明的示例的使用基于TDC的相位检测器设备的方法的简化时序图;
图6C是示出根据本发明的示例的使用基于TDC的相位检测器设备的方法的简化时序图;
图7是示出根据本发明的示例的使用自动相关的多TI实例网络的简化框图;
图8A是示出根据本发明的示例的使用公共伪随机二进制序列(PRBS)输入信号和正弦输入信号的自动相关方法的归一化相关输出的简化图;
图8B是示出根据本发明示例的使用公共PRBS输入信号和正弦输入信号的自动相关方法的检测阈值的简化图;
图9A是示出根据本发明的示例的使用不同偏移模式的自动相关方法的归一化相关输出的简化图;以及
图9B是示出根据本发明的示例的使用不同偏移模式的自动相关方法的检测阈值的简化图。
具体实施方式
本发明一般涉及时间交织系统和集成电路(IC)设备。更具体地,本发明提供了一种用于具有多个交织子系统的大规模系统的同步的方法和设备。这些TI子系统可以被配置用于各种应用,诸如用于模数转换(ADC)、数模转换(DAC)、并行计算、光学、串行器/解串器(SerDes)等的应用。
随着技术的进步和推动数据吞吐量的需求持续快速上升,IC中的系统在每一新一代和技术节点上几乎使它们的采样率加倍。为了在运算或数据转换的情况下实现操作速度的这种快速增长,时钟架构需要发展并适应于利用技术优势的每个方面,同时保持功率与缩放趋势相称。根据一个示例,本发明旨在设计用于具有多个交织子系统的大规模系统的基本同步技术,其中总系统输出包括其所有子系统输出的集合网络,诸如时间交织(TI)系统等。
本发明提供了使用同步具有多个TI实例的大规模交织系统的技术的几种方法和设备。所讨论的步骤的顺序不一定是强制的,并且可以省略、改组或修改任何步骤,这取决于实践本领域的个体的应用和技能。然而,本发明的示例将概括为具有多个时间交织实例的任何和所有交织场景或系统。下面讨论本发明的各种实施例的进一步细节。
呈现以下描述以使所属领域的技术人员能够制作和使用本发明并将其并入特定应用的上下文中。各种修改以及在不同应用中的各种用途对于本领域技术人员而言将是显而易见的,并且本文所定义的一般原理可以应用于宽范围的实施例。因此,本发明并不打算限于所呈现的实施例,而是应符合与本文所揭示的原理和新颖特征一致的最广范围。
在下面的详细描述中,阐述了许多具体细节以便提供对本发明的更彻底的理解。然而,对于本领域技术人员显而易见的是,本发明可以在不必限于这些具体细节的情况下实施。在其它实例中,以框图形式而不是详细地示出了公知的结构和设备,以避免模糊本发明。
读者的注意力指向与本说明书同时提交的并且与本说明书一起对公众检查开放的所有论文和文献,并且所有这些论文和文献的内容通过引用并入本文。本说明书(包括任何所附权利要求、摘要和附图)中公开的所有特征可以由用于相同、等效或类似目的的替代特征代替,除非另有明确说明。因此,除非另有明确说明,所公开的每个特征仅是一般系列的等同或类似特征的一个示例。
此外,权利要求中没有明确指出执行特定功能的“装置”或执行特定功能的“步骤”的任何要素都不应被解释为35U.S.C.112节第6段中规定的“装置”或“步骤”条款。特别地,在权利要求书中使用的“步骤”或“行为”不旨在援引35U.S.C.112第6段的规定。
请注意,如果使用,标签左、右、前、后、顶、底、前、后、顺时针和逆时针仅用于方便的目的,并不意味着任何特定的固定方向。相反,它们用于反映对象的各个部分之间的相对位置和/或方向。
图1是示出根据本发明的示例的多个时间交织(TI)实例的网络系统的简化框图。如图所示,系统100包括多个TI实例110,每个TI实例从时钟源接收一个或多个时钟信号。展开视图111示出了TI实例110的示例配置,TI实例110具有耦合到交织器130的网络的多个时钟生成单元(CGU)120。这些CGU中的每一个从时钟源接收一个或多个时钟信号,并将指定频率的特定时钟信号提供给交织器网络130。系统100可以是具有H个TI实例的大规模网络的典型多TI系统,每个TI实例本身可以是另一个大规模网络,或者在最低级是N层交织系统,许多交织元件的网络(如视图111所示)等。
在一个示例中,这些TI实例工作在相同的节拍或基频上,即使实际的源时钟在物理上可以是公共的或不同的。该大规模网络可以被配置为处理任意维数的一组输入信号张量x0…xH-1,并产生也是任意维数的相应的一组输出信号张量y0…yH-1。这些信号张量可以用于许多应用,例如信号处理、数据分析、机器学习等。
在一个示例中,多个CGU可被配置成为交织器网络130的所有子单元或较低级交织器生成必要的相位。这种CGU的示例包括但不限于晶体振荡器、锁相环(PLL)和集成电路中使用的CMOS分频器。当然,可以有其它变化、修改和替换。
然而,由于系统启动时时钟状态的不确定性,输出张量y0…yH-1可能在时间或相位关系上变得未对准(对于具有和不具有对准的一维正弦输出的简单情况,见图2A和2B)。在应用中,这些交织的输出需要在时间或相位关系上同步,这些CGU必须在算法上以实现正确的对准。
图2A是示出多TI实例网络中的未对准信号的简化图。如图所示,曲线图201示出了多个未对准的一维正弦输出,表示多交织实例系统的未对准输出信号张量。与图2A相反,图2B是示出根据本发明的示例的多TI实例中的对准信号的简化图。这里,曲线图202示出了现在对准的相同的多个一维正弦输出。
在商业应用中,我们经常有一个以上的TI系统实例彼此并行工作(见图1)。在这种场景下,这些TI系统实例可能具有不同的相位,这些相位可能由于各个分频器在整个时钟树中的随机起始状态而未对准。结果,当与外界接口时,这些实例的输出可能未对准(见图2A),这是不希望的。为了对准所有分频器相位,本发明提供了使用经由检测的对准、经由统计相关的对准等及其组合。
下面简要描述根据本发明的示例的使用经由检测的对准来操作多实例TI系统(或多实例TI系统)的方法:
1.指定TI实例之一作为多实例TI系统的参考TI实例;
2.使用多路复用器将来自多实例TI系统的所有TI实例的所有分频器输出时钟发送到相位检测器设备;
3.对于作为目标TI实例的每个其他TI实例,使用相位检测器确定参考TI实例的分频器输出时钟与目标TI实例的对应分频器输出时钟之间的相位差;
4.对于每个目标TI实例,使用其自己的内部相位控制,重定时器、有限状态机等将目标TI实例的分频器输出时钟重定时为参考TI实例的相应分频器输出时钟。
根据本发明的实施例,上述步骤序列用于操作多实例TI系统以对准多个TI设备(即,TI系统实例)的分频器相位。根据实施例,可以组合或去除这些步骤中的一个或多个,或者可以添加其它步骤而不脱离本文权利要求的范围。本领域普通技术人员将认识到其它变化、修改和替换。
在一个实例中,本发明提供一种具有相位检测器和多个TI设备的多实例TI系统。每个TI设备包括多个分频器,并且相位检测器被配置为确定指定参考TI设备的分频器输出时钟与多实例TI系统的其余TI设备的分频器输出时钟之间的相位差。此外,每个TI设备可以包括多路复用器,或者每个TI设备可以耦合到多路复用器级,该多路复用器级具有耦合到每个TI设备的多个多路复用器。
在特定示例中,相位检测器被配置为将参考TI设备的分频器输出时钟与每个其它TI设备的分频器输出时钟进行比较,从最高级分频器前进到最低级分频器,每次一级。使用多路复用器将这些分频器输出时钟发送到公共感测点(例如,相位检测器,相位检测器之前的缓冲器级等)。这样,其它TI设备的每个分频器可以轮询方式从最高到最低与参考TI设备的每个分频器进行比较。也可以以其它方式执行比较顺序,诸如最低到最高,或作为二进制分组树等(而不是轮询),以减少比较次数。然而,这些选择伴随着通常增加实施成本和复杂性的分配器类型的某些限制。在这种情况下,由于其简单性和广泛的适用性,使用轮询比较过程仅仅是本发明的一个例子。然而,不管所选择的对准算法如何,关键的是多路复用器、分配器和布局布线的所有实例(即,多实例TI系统中的所有TI设备)匹配得足够好,使得由它们的失配引起的检测误差保持为最小。当然,可以有其它变化、修改和替换。
考虑多个TI设备/实例的4-16-8TI网络系统,其中每个TI设备包括4分频(Div-4)和8分频(Div-8)分频器,并被配置为接收四个输入时钟相位并生成128个输出时钟相位。在这种情况下,系统可以具有一个TI设备,该TI设备从它的Div-4和Div-8分频器的随机起始点与另一个TI设备不对准。在前述方法的示例应用中,本发明提供了一种方法,该方法从最高级分频器Div-4开始对准这两个分频器,并且通过交织树向下朝着最低级分频器Div-8前进。参考图3讨论进一步的细节。
图3是示出被配置成使用根据本发明示例的相位检测器来对准多个TI设备(即,TI系统实例)的输出的多TI实例系统300的简化框图。如图所示,设备300包括经由多个多路复用器330耦合到多个TI设备320的相位检测器310。多路复用器330可配置在每个TI设备320内(如图所示)或与TI设备320分开。在这种情况下,每个TI设备320是2层4-16-8TI系统,包括Div-4分频器340和Div-8分频器350。然而,TI设备320可以是不同的多层TI设备,例如3层TI系统或具有更多层/尺寸的TI系统。根据一个示例,TI设备320中的一个被指定为参考(由虚线区域321标记),并且所有其它分支以轮询方式或以如上所述的其它方式与参考分支对准。
在一个示例中,相位检测器被配置为确定参考TI设备和每个其它TI设备之间的相位差。参考TI设备的参考分频器输出与目标TI设备的相应目标分频器输出进行比较。在特定示例中,从最高级分频器到最低级分频器顺序地比较参考和目标TI设备的分频器。参考图3,具有4-16-8TI设备的该过程的示例是首先比较和对准参考和目标TI设备的Div-4(即,最高级别分频器),然后比较和对准参考和目标TI设备的Div-8(即,最低级别分频器)。如先前所讨论的,所有目标TI设备可以轮询方式或以其它方式与参考TI设备进行比较和对准。本领域普通技术人员将认识到其它变化、修改和替换。
为了比较来自两个不同分频器输出的分频器状态,本发明提供使用各种相位检测器设备架构,包括诸如XOR/XNOR门型相位检测器的相位检测设备、诸如时间数字转换器(TDC)设备的转换器等,及其组合。XOR/XNOR门相位检测方法是模拟类型的相位检测方法,而TDC方法是数字类型的相位检测方法。
图4A是示出根据本发明的示例的用于比较输出的XOR/XNOR门相位检测设备的简化电路图401。如图所示,设备2001包括XNOR门410,其被配置为接收并比较参考时钟信号(REF)和目标时钟信号(CLK)。XNOR门410生成REF和CLK信号之间的相位差,并将该差输出到低通滤波器420,以将该时间差转换到电压域。
作为示例,低通滤波器420包括以RC低通滤波器配置的电阻器421和电容器422。在RC低通滤波器级之后是分压器级430,其包括耦合到电压源(Vdd)的第一电阻器431和耦合到地的第二电阻器432。分压器级还包括被配置为接收偏移电压(BIAS)的压控电阻器的晶体管440。低通滤波器420被配置为将REF和CLK信号之间的时间差转换到电压域,然后由耦合到低通滤波器2020的输出的模数转换器(ADC)450测量该电压域。基于ADC 450的测量,通过使用由数字信号处理器实现的重定时器或状态机,可以将产生CLK信号的分频器的相位调整为与产生REF信号的分频器对准。本领域普通技术人员将认识到其它变化、修改,替换。
图4B是示出如图4A所示的XOR/XNOR门结构的操作的简化时序图402。如图所示,时序图402示出了具有总共N个状态的参考时钟和多个目标时钟。参考时钟信号可以表示图3所示的参考TI设备421的分频器的输出。多个目标时钟可表示对应于目标TI设备320(即,多TI实例系统中的所有其它TI设备)的分频器的多个输出中的剩余输出,所述分频器将与参考TI设备321的分频器对准。
图5是简化时序图500,示出了根据本发明的示例将图4A的相位检测器设备401应用于图3的多TI实例设备300的方法。如图所示,时序图500示出了参考时钟、目标时钟和相位检测器设备401的XNOR门410的滤波器固定输出的输出。这里,Div-4分频器340的目标时钟信号具有四个不同的状态,当馈送到XNOR门410时,取决于两个输入相位有多好地匹配或不匹配,这产生三个可能的电压。简单的2位ADC可以检测最高或最低值,表示两个输入分频器状态(参考和目标)完全对准或未对准。当相位检测器设备401循环通过目标分频器输出(即,目标时钟)状态时,分频器状态的历史将重复,这可以用作指示不同分频器对准有多远或接近的另一度量。
在Div-8分频器的情况下,取决于两个输入相位有多好地匹配或不匹配,相位检测器设备401将检测五个可能的电压电平。在一个示例中,用于产生N个状态(即,Div-n)的分频器的相位检测将具有取决于匹配/失配的N/2+1个电压。相位检测器需要检测的电平越多,检测ADC所需的分辨率就越精细。因此,ADC必须具有比其试图检测的N/2+1电压电平更好的分辨率和范围。
在另一示例中,相位检测设备可使用被配置为接收并比较参考时钟信号与目标时钟信号并将输出馈送到高通滤波器的XOR门来实现类似性能。当然,可以有其它变化、修改和替换。
在时间数字转换器(TDC)方法中,TDC设备被配置为具有足够精细的步长和长度,以使用时间网格来测量两个输入时钟的状态差。图6A是示出根据本发明示例的基于TDC的相位检测器设备601的简化电路框图。如图所示,设备601包括被配置为接收第一输入时钟信号(表示为“H”)的触发器链的多个触发器610和被配置为接收第二输入时钟信号(表示为“V”)的缓冲器延迟链的多个缓冲器设备620。根据该拓扑,V信号用于经由缓冲延迟链生成时间网格,而H信号由触发器链采样用于与时间网格比较。在该TDC方法中,任何两个时钟信号可以是H和V信号。
更具体地,TDC设备601被配置为使用V时钟信号从多个缓冲器设备620生成多个延迟单元输出。这多个延迟单元输出用作时间网格,其在V时钟的不同状态中移动一步。使用时间网格,多个触发器610(例如,D触发器等)被配置为接收H时钟信号并且将H信号与时间网格进行比较以确定H与V时钟信号之间的相位/对准差异。换句话说,使用时间网格对由多个触发器610接收的H时钟信号进行采样和重新定时,时间网格由耦合到缓冲器设备610的交错输出的触发器610的时钟输入示出。在特定实施例中,缓冲器设备和触发器的数目都由多TI实例系统中的每个TI设备中的时钟信号的总数来确定。根据实现方式(例如,比较中的时钟类型),时间网格表示当前TDC输出或要用于确定对准状态的TDC输出的历史。
在一个示例中,时钟缓冲器设备可以用于向TDC设备601提供H和V时钟信号。时钟缓冲器设备可以被配置为在TDC设备601之前缓冲参考时钟信号(REF)和目标时钟信号(CLK),并且以任一顺序向TDC设备601发送REF和CLK信号。在一个示例中,时钟缓冲器设备可以包括具有用于REF和CLK信号中的每一个的多个反相器的延迟链。每个延迟链中的反相器可以配置有电阻反馈。此外,时钟缓冲器设备的输入可以具有耦合电容器。可以有其它变化、修改和替换。
图6B是示出根据本发明的示例的使用基于TDC的相位检测器设备的方法的简化时序图602。时序图602示出了一个时钟输入如何被用于经由延迟链生成时间网格,并且该时间网格然后被用于经由触发器链对另一个时钟进行采样。当H和V不对准时,TDC输出是全零或全一(可以跳过这些值,直到发生转换)。然而,当通过V的状态时,在TDC输出从全零变为全一(或反之亦然)的时刻发生完全对准。根据TDC的长度,全0状态和全1状态之间的“关键转换状态”(即,1和0的混合)可以存在或不存在。在这种“关键转换状态”存在的情况下(如图6B所示),“对准状态”是紧跟在这种“关键转换状态”之后的状态。如前所述,TDC输出的历史或TDC输出本身可用于确定对准状态。
TDC分辨率越高,TDC长度越长,检测结果越好。在特定示例中,TDC的要求可以包括:(1)TDC必须比其试图检测的最小UI具有更少的噪声,以及(2)TDC长度必须比最低频率时钟周期的50%大足够的余量,使得TDC不会在与完美对准紧邻的状态之间混淆。本领域的普通技术人员将认识到对前述基于TDC的相位检测系统的架构和要求的其它变化、修改和替换。
图6C是示出根据本发明的示例的使用基于TDC的相位检测器设备的方法的简化时序图603。如图所示,时序图603示出了由基于TDC的相位检测器设备评估的N个目标时钟信号。在底部,示出了等效时间网格,其表示每个目标时钟与参考时钟对准的时间网格。
上述每个相位检测方法可以彼此结合使用,或者与另一种类似的方法结合使用,用于检测精度的冗余。在一个示例中,XOR/XNOR门相位检测器和TDC相位检测器可以经由一个或多个多路复用器一起配置,这允许系统在模式之间进行选择。当然,可以有其它变化、修改和替换。
本发明还提供使用各种基于统计相关的设备架构,包括使用预先确定的输入信号模式、预先确定的交替状态模式或多个预先确定的模式等、及其组合的自动相关。在可以控制系统输入或状态的某些应用中(诸如模拟到数字、数字到模拟、任何神经网络等),可以改变通过交织网络的信号(例如,使用硬件实现、固件、微处理器、微控制器或其它嵌入式处理单元等),以创建可以揭示相位差或内部时钟级的某些效果。可以实现以下拓扑结构中的任何一种(以及用于检测精度冗余的拓扑结构的组合)来对准多实例交织网络系统的多个交织子系统。
图7是示出根据本发明的示例的使用自动相关的多TI实例网络的简化框图。如图所示,系统700包括耦合到自动相关设备720的多个TI实例710。实例中的一个可以被指定为参考实例(由虚线标记)。这里,具有比各个交织时钟的周期大的周期的预先确定的输入模式被馈送到不同的TI实例710(通过交织器网络),并且所得到的输出的自动相关被用于检测对准。当自动相关设备720的输出呈现最大相关值时,实现对准。
在特定示例中,对该方法和设备拓扑的要求可以包括以下各项:(1)将进入TI系统的输入数据切换到所有要对准的TI实例上的预定模式的能力;(2)模式周期长于待对准的目标时钟周期;和(3)最大对准时的自动相关输出比所有噪声源之和以外的相邻近对准状态的自动相关输出高得多。
作为用于说明的简单示例,可以将公共伪随机二进制序列(PRBS)或正弦输入馈送到图7所示的系统700中。从实例#1开始,当迫使其时钟通过不同状态(例如,经由内部相位控制、重定时器、有限状态机等)且自动相关设备720测量其输出(即,实例#1的自动相关输出)与实例#0(即,参考实例)的输出之间的相关性时,出现看上去类似于图8A和8B的某一模式。相关的最大值仅在两个输出完全对准时出现,无论是否具有PRBS、斜坡、周期性斜坡、交替周期性斜坡、阶梯形、尖峰、周期性尖峰、交替周期性尖峰、正弦或其它信号激励。因此,对准算法可以保持步进实例#1的时钟状态,直到达到该值,并且随后前进到其余实例,直到所有实例类似地对准到实例#0。类似于XOR/XNOR相位检测器的情况,经由自动相关的对准可以以轮询方式进行,或者根据应用以任何其它顺序进行。
图8A是归一化相关输出的简化图,示出了在根据本发明的示例的多实例TI系统中使用公共PRBS输入信号和正弦输入信号的自动相关方法。如图所示,曲线图801示出了TI实例离相位偏移值0越远(即,完全对准),归一化相关输出越接近1。该曲线图801示出了图8B中的检测阈值曲线图802的归一化版本。
图8B是示出根据本发明的示例的多实例TI系统中使用公共PRBS输入信号和正弦输入信号的自动相关方法的检测阈值的简化图。如图所示,曲线802示出了TI实例离相位偏移值0越远(即,完全对准),相关输出就越小。完美对准和其它非对准状态之间的相关值的差被称为“检测阈值”,其相对于实际相位偏移绘制。可以看出,要检测的最难状态是最接近相位偏移=0的状态,其中检测阈值是最低的或最接近零,并且必须充分大于系统噪声以允许有效检测,如前所述。
在另一示例中,代替将相同的输入模式馈送到所有交织实例,IT实例的内部状态/偏移点可在不同且交替的状态签名中(例如,在其正常状态与相反状态之间)变化。可基于不同变量(即,内部状态变量)(例如,偏移、增益、失真特性、幅值特性等)来调制IT实例的内部状态。当它们的时钟异相时,这些交替状态随时间的平均自动相关在最终输出中生成足够不同的特征。当相关值最大化时,实现了完美的对准。
考虑在图7所示的系统700的第i个TI实例中以交替或预定模式改变偏移的实例,其在时间t处的输出写为如下:
Figure BDA0003517211110000141
其中xi是零均值信号,
Figure BDA0003517211110000142
是其交替偏移,并且ni是与该实例相关联的噪声。尽管xi和ni两者都是时间上的平稳过程,
Figure BDA0003517211110000143
上的~表示具有时变特性的准平稳过程,诸如由于其交替特性而引起的时变偏移和方差。
考虑到以上内容,此第i个实例与另一第k个实例之间的自动相关(AC)可由以下等式描述:
Figure BDA0003517211110000144
其中xi[t]和xk[t]分别是第i个和第k个实例信号输出;并且
Figure BDA0003517211110000145
Figure BDA0003517211110000146
分别是第i个和第k个实例偏移;并且ni[t]和nk[t]分别是第i个和第k个实例噪声;Xik[t]是第i和第k实例信号输出的自动相关;Nik[t]是第i个和第k个实例噪声的自动相关;B为偏移值;并且
Figure BDA0003517211110000151
是第i个和第k个实例偏移的自动相关。
在上述等式中,任何类型对(例如,信号和噪声、偏移和信号、噪声和偏移等)之间的自动相关减小到零,因为它们是统计上独立的过程。因此,自动相关两个输出模式将减少到与信号和噪声能量成比例的统计上恒定的偏移项B加上取决于偏移模式的位置的变化项
Figure BDA0003517211110000152
通过循环通过不同的分频器状态(在TI实例的情况下),这种偏移模式被移位。当自动相关输出最大化时,则实现了完美对准。
对于使用其他状态变量类型(例如,增益、失真、幅度等)的自动相关,相关联的自动相关函数将用对应的状态项替换偏移项,并且在增益的情况下,加法操作将变成乘法。参考具有第i个和第k个实例的上述等式,用于交替增益状态的相应状态项将包括作为第i个和第k个实例的增益
Figure BDA0003517211110000153
Figure BDA0003517211110000154
以及作为增益变化的结果的第i个和第k个实例的自动相关
Figure BDA0003517211110000155
本领域普通技术人员将认识到其它变化、修改和替换。
图9A是示出根据本发明的示例的多实例TI系统中使用不同偏移模式的自动相关方法的归一化相关输出的简化图。如图所示,曲线图901具有为演示而绘制的三个模式:(1)无模式;(2)周期性尖峰信号;以及(3)周期性斜坡。类似于图8的曲线图801,曲线图901是图9B中的偏移曲线图902的归一化版本。这里没有示出相反的子图,但是可以想象为:相反状态=-正常状态。此外,在该示例中,我们应用具有50%占空比的两个偏移状态(正常和相反)的交替。只要在自动相关函数的计算中作为因子计入所选择的占空比,就可以使用其它占空比。
图9B是示出根据本发明的示例的多实例TI系统中使用不同偏移模式的自动相关方法的检测阈值的简化图。如图所示,曲线图902示出了时间上的平均自动相关与先前讨论的三个偏移模式的交织相位偏移的关系。这三个偏移情况可以描述如下:
1.没有偏移编程的自动相关导致所有自动相关值接近零,而不管两个TI实例之间的相位关系;
2.使用交替的周期性尖峰偏移模式,这导致易于检测的自动相关传递函数在相位偏移=0处具有尖锐的最大峰值(即,与相位偏移=0相邻的状态显著更小,导致更大的检测阈值并因此导致更容易的检测要求);
3.周期性斜坡导致良好的自动相关传递函数,但具有较平缓的特性(即,相邻状态的自动相关值逐渐变小,它们离零相位偏移越远,导致与交替的周期性尖峰偏移模式相比检测阈值越小)。
如情形(2)和(3)中所示,当发生完美对准时,可以容易地检测到自动相关峰值,这证明了该拓扑的有效性。此外,先前拓扑(相同输入模式)的这种拓扑的优点在于它不需要将输入切换到预定模式,这在某些应用中可能是困难的要求。另一方面,为了使该算法工作并且取决于具体应用,必须满足以下条件中的一些或全部。在特定示例中,对该方法和设备拓扑的要求可以包括以下:(1)对于所有交织实例,偏移改变模式必须相同(或足够接近),以允许在零偏移状态附近的相邻状态之间的差的可检测自动相关;(2)馈送到交织器的偏移模式具有充分大于系统总噪声的信号能量;(3)自动相关窗口(在其上计算上述等式)足够长以平均所有噪声效应和偏移模式交替的效应;以及(4)在某些应用中,在两个或多个交织实例上使用这些交替偏移模式必须同时发生(或至少在时间上同时足够接近),使得这种偏移应用的相对时间误差不会导致在最终自动相关输出中大于一个相位偏移样本。
上述自动相关方法中的每一种都可以彼此结合使用,或者与另一种类似的方法结合使用,用于检测精度的冗余。在不失一般性的情况下,本领域的普通技术人员将认识到组合任何或所有上述方法和拓扑,它们的变型和替换以同步任何大规模交织系统的许多可能性。时钟相位或状态的校正可以经由将不同的状态编程到各个TI实例的CGU树中或经由操纵它们的最终输出(例如,通过内部相位控制,附加的重定时器和/或延迟单元,有限状态机等)来进行。此外,即使自动相关最大值被用作对准的条件,在需要相反对准的系统中,或者如果TI实例的输出符号被翻转,反相也是适用的。无论哪种情况,当前描述的方法和拓扑应当在最终相位检测中提供足够的粒度或分辨率,使得几乎任何期望的离散相位关系都可以作为对准的目标。
虽然以上是对特定实施例的完整描述,但可使用各种修改、替代构造和等效物。因此,上述描述和说明不应当被认为是对由所附权利要求限定的本发明的范围的限制。

Claims (20)

1.一种多实例时间交织TI系统,所述系统包括:
多个TI设备,所述多个TI设备中的每个TI设备包括耦合到交织器网络的多个时钟生成单元CGU,所述多个CGU被配置为从时钟源信号生成多个时钟信号、并将所述多个时钟信号提供到所述交织器网络;以及
相位检测器设备,耦合到所述多个TI设备;
其中,所述相位检测器设备被配置为将来自所述多个TI设备的参考TI设备的所述多个时钟信号与所述多个TI设备中的每个其它TI设备的所述多个时钟信号进行比较,所述相位检测器设备被配置为确定所述参考TI设备的所述多个时钟信号与所述多个TI设备中的每个其它TI设备的所述多个时钟信号之间的任何相位差。
2.根据权利要求1所述的系统,其中所述相位检测器设备包括逻辑比较器设备,所述逻辑比较器设备被配置为将来自所述多个TI设备的参考TI设备的所述多个时钟信号与所述多个TI设备中的每个其它TI设备的所述多个时钟信号进行比较。
3.根据权利要求2所述的系统,其中所述逻辑比较器设备包括:
XOR门,被配置为从所述参考TI设备接收所述多个时钟信号中的每个时钟信号作为参考时钟信号,并且从所述多个TI设备中的每个其它TI设备接收所述多个时钟信号中的每个时钟信号作为目标时钟信号;
低通滤波器,耦合到所述XOR门;
分压器级,耦合到所述低通滤波器;以及
模数转换器(ADC),耦合到所述分压器;
其中所述逻辑比较器设备被配置为确定所述参考时钟信号与所述目标时钟信号之间的相位差。
4.根据权利要求2所述的系统,其中所述逻辑比较器设备包括:
XNOR门,被配置为从所述参考TI设备接收所述多个时钟信号中的每个时钟信号作为参考时钟信号,并且从所述多个TI设备中的每个其它TI设备接收所述多个时钟信号中的每个时钟信号作为目标时钟信号;
高通滤波器,耦合到所述XNOR门;
分压器级,耦合到所述高通滤波器;以及
模数转换器(ADC),耦合到所述分压器;
其中所述逻辑比较器设备被配置为确定所述参考时钟信号与所述目标时钟信号之间的相位差。
5.根据权利要求1所述的系统,其中所述相位检测器设备被配置为以轮询方式将所述参考TI设备的所述多个时钟信号与所述多个TI设备中的每个其它TI设备的所述多个时钟信号进行比较。
6.根据权利要求1所述的系统,其中所述多个TI设备中的每个TI设备的所述多个CGU和所述交织器网络与所述多个TI设备中的每个其它TI设备的所述多个CGU和所述交织器网络相匹配。
7.一种多实例时间交织TI系统,所述系统包括:
多个TI设备,所述多个TI设备中的每个TI设备包括耦合到交织器网络的多个时钟生成单元CGU,所述多个CGU被配置为从时钟源信号生成多个时钟信号且将所述多个时钟信号提供到所述交织器网络;以及
耦合到所述多个TI设备的相位检测器设备;
其中,所述相位检测器设备被配置为针对来自所述多个TI设备的参考TI设备的所述多个时钟信号中的每个时钟信号生成时间网格,所述相位检测器设备被配置为使用所述多个时间网格来确定所述参考TI设备的所述多个时钟信号与所述多个TI设备中的每个其它TI设备的所述多个时钟信号之间的任何相位差。
8.根据权利要求7所述的系统,其中所述相位检测器设备包括时间-数字转换器TDC设备,所述TDC设备被配置成生成与所述参考TI设备的所述多个时钟信号相关联的所述多个时间网格,并根据所述多个时间网格对所述多个TI设备中的每个其它TI设备的所述多个时钟信号进行采样。
9.根据权利要求8所述的系统,其中所述TDC设备被配置成将所述多个TI设备中的每个其它TI设备的所述多个时钟信号中的每个时钟信号采样为目标时钟信号,所述TDC设备被配置成根据相应的时间网格来采样所述目标时钟信号,直到确定关键转换状态为止。
10.根据权利要求8所述的系统,其中所述TDC设备包括:
多个触发器设备,所述多个触发器设备串联配置、并且被配置成从所述多个TI设备中的每个其它TI设备接收所述多个时钟信号中的每个时钟信号作为目标时钟信号,所述触发器设备中的每个触发器设备具有时钟输入;
多个缓冲器设备,所述多个缓冲器设备串联配置、并且耦合到所述多个触发器设备,所述多个缓冲器设备被配置成:接收来自所述参考TI设备的所述多个时钟信号中的每个时钟信号作为参考时钟信号,并且使用所述参考时钟信号来产生多个经缓冲的时钟信号以形成时间网格,并且所述多个缓冲器设备中的每个缓冲器设备被耦合到所述多个触发器设备中的触发器设备的所述时钟输入,并且将所述多个经缓冲的时钟信号中的一个经缓冲的时钟信号提供给所述多个触发器设备中的触发器设备的所述时钟输入;
其中所述多个触发器设备被配置为根据所述时间网格对所述目标时钟信号进行取样。
11.根据权利要求8所述的系统,其中所述TDC设备被配置成生成与所述参考TI设备的所述多个时钟信号相关联的所述多个时间网格,并根据所述多个时间网格以轮询方式对所述多个TI设备中的每个其它TI设备的所述多个时钟信号进行采样。
12.根据权利要求7所述的系统,其中所述多个TI设备中的每个TI设备的所述多个CGU和所述交织器网络与所述多个TI设备中的每个其它TI设备的所述多个CGU和所述交织器网络相匹配。
13.一种多实例时间交织TI系统,所述系统包括:
多个TI设备,所述多个TI设备中的每个TI设备包括耦合到交织器网络的多个时钟生成单元CGU,所述多个CGU被配置为从时钟源信号生成多个时钟信号、并将所述多个时钟信号提供给所述交织器网络;
其中,所述多个TI设备中的每个TI设备的交织器网络被配置为接收预定输入并产生输出信号;以及
耦合到所述多个TI设备的自动相关设备;
其中,所述自动相关设备被配置为接收所述多个设备中的参考TI设备的输出信号作为参考输出信号,所述自动相关设备被配置为接收所述多个TI设备中的每个其它TI设备的所述输出信号中的每个输出信号作为目标输出信号,并且所述自动相关设备被配置为确定所述参考输出信号与所述目标输出信号之间的相关性。
14.根据权利要求13所述的系统,其中,由所述多个TI设备中的每个TI设备的交织器网络接收的所述预定输入包括伪随机二进制序列(PRBS)输入信号、斜坡输入信号、阶梯输入信号、尖峰输入信号或正弦输入信号。
15.根据权利要求13所述的系统,其中所述自动相关设备被配置成使所述参考输出信号与所述目标输出信号之间的所述相关性最大化。
16.根据权利要求13所述的系统,其中所述预定输入包括预定交替偏移模式;
其中所述参考输出信号包括参考信号、参考偏移和参考噪声;
其中所述目标输出信号包括目标信号、目标偏移和目标噪声;以及
其中所述自动相关设备被配置成根据以下项使所述参考输出信号与所述目标输出信号之间的所述相关性最大化:
Figure FDA0003517211100000041
其中xi[t]和xk[t]分别为所述参考信号和所述目标信号;
Figure FDA0003517211100000042
Figure FDA0003517211100000043
分别为所述参考偏移和所述目标偏移;ni[t]和nk[t]分别为所述参考噪声和所述目标噪声;Xik[t]是参考信号和所述目标信号的自动相关;Nik[t]是所述参考噪声和所述目标噪声的自动相关;B是偏移值;并且
Figure FDA0003517211100000051
是所述参考偏移和所述目标偏移的自动相关。
17.根据权利要求16所述的系统,其中所述预定交替偏移模式包括交替周期性斜坡模式、交替周期性尖峰模式或交替阶梯模式。
18.根据权利要求13所述的系统,其中由所述多个TI设备的每一个接收的所述预定输入包括被配置成根据内部状态变量调制所述TI设备的所述输出信号的预定交替状态模式。
19.根据权利要求13所述的系统,其其中所述自动相关设备被配置成以轮询方式确定所述参考输出信号与所述目标输出信号之间的相关性。
20.根据权利要求13所述的系统,其中所述多个TI设备中的每个TI设备的所述多个CGU和所述交织器网络与所述多个TI设备中的每个其它TI设备的所述多个CGU和所述交织器网络相匹配。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11750166B2 (en) 2021-01-13 2023-09-05 Marvell Asia Pte. Ltd. Method and device for high bandwidth receiver for high baud-rate communications
US11309904B1 (en) 2021-02-24 2022-04-19 Marvell Asia Pte Ltd. Method and device for synchronization of large-scale systems with multiple time interleaving sub-systems

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6118438A (en) 1997-03-18 2000-09-12 Ati Technologies, Inc. Low comment mode impedence differential driver and applications thereof
US5977796A (en) 1997-06-26 1999-11-02 Lucent Technologies, Inc. Low voltage differential swing interconnect buffer circuit
US6111431A (en) 1998-05-14 2000-08-29 National Semiconductor Corporation LVDS driver for backplane applications
JP3171175B2 (ja) 1998-12-08 2001-05-28 日本電気株式会社 差動トライステート発生方法及び差動トライステート回路
US6417708B1 (en) 2000-10-02 2002-07-09 Lsi Logic Corporation Resistively-loaded current-mode output buffer with slew rate control
US6552582B1 (en) 2001-09-27 2003-04-22 Applied Micro Circuits Corporation Source follower for low voltage differential signaling
US6686772B2 (en) 2001-11-19 2004-02-03 Broadcom Corporation Voltage mode differential driver and method
US7265433B2 (en) 2005-01-13 2007-09-04 International Business Machines Corporation On-pad broadband matching network
WO2006117860A1 (ja) 2005-04-28 2006-11-09 Thine Electronics, Inc. 差動駆動回路およびそれを内蔵する電子機器
GB0702590D0 (en) 2007-02-09 2007-03-21 Texas Instruments Ltd A clock circuit
CN101689859A (zh) * 2007-06-04 2010-03-31 Nxp股份有限公司 时间交错式信号处理装置中的误差处理
JP2009159296A (ja) 2007-12-26 2009-07-16 Panasonic Corp クロック信号生成装置及び方法
US8022729B2 (en) 2008-04-11 2011-09-20 Micron Technology, Inc. Signal driver circuit having adjustable output voltage for a high logic level output signal
US7714617B2 (en) 2008-09-11 2010-05-11 Micron Technology, Inc. Signal driver circuit having an adjustable output voltage
US7728753B2 (en) * 2008-10-13 2010-06-01 National Semiconductor Corporation Continuous synchronization for multiple ADCs
US8086208B2 (en) 2008-12-05 2011-12-27 Passif Semiconductor Corp. Passive wireless receiver
US8638130B1 (en) 2010-02-17 2014-01-28 Entropic Communications, Inc. Low headroom line driver
US8581634B2 (en) 2010-02-24 2013-11-12 Texas Instruments Incorporated Source follower input buffer
JP5692780B2 (ja) 2010-10-05 2015-04-01 日本電気株式会社 マルチコア型誤り訂正処理システムおよび誤り訂正処理装置
FR3002391A1 (fr) * 2013-02-20 2014-08-22 St Microelectronics Sa Procede et dispositif pour notamment compenser le desappariement des decalages d'horloges de plusieurs convertisseurs analogiques/numeriques temporellement entrelaces
EP2849021B1 (en) * 2013-09-12 2020-01-01 Socionext Inc. Signal-alignment circuitry and methods
US9496840B2 (en) 2014-05-16 2016-11-15 Linear Technology Corporation Radio receiver
US9401677B2 (en) 2014-08-20 2016-07-26 Short Circuit Technologies Llc Split transformer based digitally controlled oscillator and DC-coupled buffer circuit therefor
US9219490B1 (en) 2014-09-08 2015-12-22 Lockheed Martin Corporation Front end sample and hold circuit for a reconfigurable analog-to-digital converter
US9432000B1 (en) 2015-02-04 2016-08-30 Inphi Corporation Low power buffer with gain boost
US10545205B2 (en) 2017-03-27 2020-01-28 Waveguide Corporation Voltage-mode passive mixer with integrated input and output buffers
US10374838B2 (en) 2017-06-30 2019-08-06 Futurewei Technologies, Inc. Image distortion correction in a wireless terminal
US10873336B2 (en) 2017-10-27 2020-12-22 Analog Devices, Inc. Track and hold circuits for high speed and interleaved ADCs
CN109245766B (zh) 2018-07-20 2021-03-30 中国电子科技集团公司第二十四研究所 一种时间交织结构模数转换器的误差补偿校正系统及方法
US11258431B2 (en) 2018-08-16 2022-02-22 Intel Corporation Method and apparatus for implementing a super sample rate oversampling channelizer
GB2582784B (en) 2019-04-02 2021-05-19 Graphcore Ltd Booting tiles of processing units
US11880760B2 (en) 2019-05-01 2024-01-23 Samsung Electronics Co., Ltd. Mixed-precision NPU tile with depth-wise convolution
US10790845B1 (en) * 2019-05-31 2020-09-29 The Boeing Company Clocking circuit and method for time-interleaved analog-to-digital converters
US11233521B2 (en) 2019-07-16 2022-01-25 Uti Limited Partnership Sub-ranging analog to digital converter
US11159133B2 (en) 2019-12-17 2021-10-26 The Boeing Company Buffer circuit for radio frequency signals
US10873486B1 (en) 2020-01-23 2020-12-22 Goodix Technology Inc. Receiver circuits with blocker attenuating RF filter
US11157037B1 (en) 2020-11-13 2021-10-26 Marvell Asia Pte, Ltd. Method and device for clock generation and synchronization for time interleaved networks
US11469709B2 (en) 2020-12-21 2022-10-11 Intel Corporation Biasing scheme for constant regulated local oscillator in mm-wave tripler
US11309904B1 (en) 2021-02-24 2022-04-19 Marvell Asia Pte Ltd. Method and device for synchronization of large-scale systems with multiple time interleaving sub-systems

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