CN114816863A - 毛刺抑制装置和方法 - Google Patents

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CN114816863A CN202210062330.8A CN202210062330A CN114816863A CN 114816863 A CN114816863 A CN 114816863A CN 202210062330 A CN202210062330 A CN 202210062330A CN 114816863 A CN114816863 A CN 114816863A
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Abstract

本公开的各实施例涉及毛刺抑制装置和方法。装置包括主核处理器，被配置为通过第一主缓冲器接收第一信号、通过第二主缓冲器接收第二信号、通过第三主缓冲器接收第三信号并且通过第四主缓冲器接收第四信号；影子核处理器，被配置为通过第一影子缓冲器接收第一信号、通过第二影子缓冲器接收第二信号、通过第三影子缓冲器接收第三信号并且通过第四影子缓冲器接收第四信号；以及第一毛刺抑制缓冲器，被耦合到第一主缓冲器的输入和第一影子缓冲器的输入的公共节点。

Description

毛刺抑制装置和方法
技术领域
本发明总体上涉及双核锁步系统中的毛刺抑制装置和方法。
背景技术
随着汽车工业的持续扩张和汽车体积的增加，对设计用于安全关键应用的片上系统(SoC)半导体器件的需求不断增长。可靠性是满足一系列汽车应用(包括高级驾驶员辅助系统、电动助力转向系统、自适应巡航控制系统、制动控制系统等)的安全要求的关键问题。
在安全关键应用中，计算机系统中可能发生系统错误。如果该系统错误未被检测和被及时纠正，可能会导致计算机系统中止和崩溃。双核锁步计算机系统被用于检测系统错误，以防止计算机系统崩溃。
双核锁步计算机系统包括被配置为锁步操作的主核处理器和影子核处理器。主核处理器和影子核处理器均被配置为在任何给定时间接收相同的输入数据并执行相同程序代码的相同指令。在每个指令执行之后，主核处理器的结果与影子核处理器的结果进行比较。如果发现这两个核处理器的结果不匹配，则指示计算机系统存在故障。因此，计算机系统进入所定义的安全模式。
在双核锁步计算机系统中，在时钟、复位、测试信号和数据信号上放置了许多定时缓冲器。这些定时缓冲器可能会导致双核锁步计算机系统出现毛刺。双核锁步计算机系统旨在捕捉系统故障。然而，发生在时钟、复位和测试信号的公共路径上的故障(例如，单事件翻转转换故障)是不可检测的。公共路径上发生的故障可能会导致可靠性问题。期望有简单可靠的毛刺抑制装置来保持计算机系统可靠地操作。
发明内容
根据一个实施例，装置包括：主核处理器，被配置为通过第一主缓冲器接收第一信号、通过第二主缓冲器接收第二信号、通过第三主缓冲器接收第三信号以及通过第四主缓冲器接收第四信号；影子核处理器，其被配置为通过第一影子缓冲器接收第一信号、通过第二影子缓冲器接收第二信号、通过第三影子缓冲器接收第三信号以及通过第四影子缓冲器接收第四信号；以及第一毛刺抑制缓冲器，其被耦合到第一主缓冲器的输入和第一影子缓冲器的输入的公共节点。
根据另一实施例，方法包括：在第一公共信号路径的端部处放置第一毛刺抑制缓冲器，以在第一信号流入与主核处理器和影子核处理器分别耦合的两个不同信号路径之前，抑制第一信号的毛刺；在第二公共信号路径的端部处放置第二毛刺抑制缓冲器，以在第二信号流入与主核处理器和影子核处理器分别耦合的两个不同信号路径之前，抑制第二信号的毛刺；以及在第三公共信号路径的端部处放置第三毛刺抑制缓冲器，以在第三信号流入与主核处理器和影子核处理器分别耦合的两个不同信号路径之前，抑制第三信号的毛刺。
根据又一实施例，系统包括：多个毛刺抑制缓冲器，其被配置为抑制多个信号的多个毛刺，多个毛刺抑制缓冲器中的每个毛刺抑制缓冲器被放置在对应信号的公共路径的端部处，该端部在对应信号被路由到两个不同路径之前；主核处理器，其被配置为通过多个主缓冲器接收多个信号；影子核处理器，其被配置为通过多个影子缓冲器接收多个信号；以及故障控制单元，其被配置为将主核处理器的输出信号与影子核处理器的输出信号进行比较，以及检测主核处理器的输出信号与影子核处理器的输出信号是否匹配。
前面已相当宽泛地概述了本公开的特征和技术优点，以可以更好地理解以下公开的详细描述。本公开的附加特征和优点将在下文中描述，其形成本公开的权利要求的主题。本领域技术人员应当理解，所公开的概念和具体实施例可以被容易地用作修改或设计用于实现本公开内容的相同目的的其他结构或过程的基础。本领域技术人员还应认识到，这样的等效构造不脱离所附权利要求中阐述的本公开的精神和范围。
附图说明
为了更完整地理解本公开及其优点，现结合附图参考以下描述，其中：
图1图示了根据本公开的各种实施例的双核锁步系统的框图；
图2图示了根据本公开的各种实施例的图1所示的双核锁步系统的示意图；
图3图示了根据本公开的各种实施例的图2中所示的毛刺抑制缓冲器的示意图；以及
图4图示了根据本公开的各种实施例的用于抑制图1所示的双核锁步系统中的毛刺的方法的流程图。
除非另有说明，否则不同图中对应的附图标记一般指代对应的部分。这些图被绘制来清楚地图示各种实施例的相关方面并且不一定按比例绘制。
具体实施方式
以下详细讨论本公开的实施例的制作和使用。然而，应当理解，本文中所公开的概念可以体现在多种特定上下文中，并且本文中讨论的特定实施例仅是例示性的，并不用于限制权利要求的范围。此外，应当理解，在不脱离由所附权利要求限定的本公开的精神和范围的情况下，可以在本文中进行各种改变、替换和变更。
本公开将结合特定上下文中的优选实施例来描述，即，双核锁步系统中的毛刺抑制装置。然而，本公开也可以应用于各种安全关键应用。在下文中，将参考附图详细解释各种实施例。
图1图示了根据本公开的各种实施例的双核锁步系统的框图。双核锁步系统100包括第一处理器102、第二处理器104、第一缓冲器101、第二缓冲器103、故障控制单元106和毛刺抑制器110。双核锁步系统100被配置为接收时钟信号、复位信号、多个测试信号和多个数据信号。基于所接收的信号，双核锁步系统100生成多个功能输出信号和故障输出信号。
时钟信号由时钟发生器(未示出)生成。时钟信号被用于调节多个知识产权(IP)组件(例如，通信IP、定时器IP和存储器IP)。应当注意，图1仅图示了一个时钟信号。这只是一个示例。双核锁步系统100可以包括多个时钟信号。本文中图示的时钟信号仅限于清楚例示各种实施例的创造性方面的目的。
复位信号被用于在功能操作开始之前将双核锁步系统100的不同部分复位。应注意，图1仅图示了一个复位信号。这只是一个示例。根据设计需要，双核锁步系统100可以包括多个复位信号。
测试信号在双核锁步系统100被配置为在测试模式下操作时使用。数据信号在双核锁步系统100被配置为在功能模式下操作时使用。数据信号由各种IP生成并且被分别馈入第一处理器102和第二处理器104。第一处理器102处理数据信号并且将经处理的数据信号馈送到与第一处理器102的输出连接的多个IP。
如图1所示，时钟信号流动通过公共信号路径。在节点A处，时钟信号流入与第一处理器102和第二处理器104分别耦合的两个不同信号路径。同样，复位信号流动通过公共信号路径。在节点B处，复位信号流入与第一处理器102和第二处理器104分别耦合的两个不同信号路径。多个测试信号流动通过公共信号路径。在节点C处，多个测试信号流入与第一处理器102和第二处理器104分别耦合的两个不同信号路径。多个数据信号流动通过公共信号路径。在节点D处，多个数据信号流入与第一处理器102和第二处理器104分别耦合的两个不同信号路径。
在一些实施例中，第一处理器102和第二处理器104是两个相同的处理器。这两个处理器在相同的状态下复位，并且被馈送相同的输入信号。如果这两个处理器正确操作，则这两个处理器生成相同的输出。在操作中，可能会发生故障并且故障到达这两个处理器中的一个处理器的输出。该故障可以通过比较两个处理器的输出来检测。在检测到这样的故障之后，双核锁步系统100可以采取适当的动作来处理故障，以防止系统崩溃。在一些实施例中，第一处理器102被配置为执行系统操作。第二处理器104被配置为确认第一处理器102的操作的正确性。在整个描述中，第一处理器102可以备选地被称为主核处理器102。第二处理器104可以被称为影子核处理器104。
第一缓冲器101包括多个缓冲器。根据设计需要，多个缓冲器被添加在与主核处理器102连接的不同信号路径上。多个缓冲器中的每个缓冲器可以被实现为级联连接的两个反相器。在整个描述中，在与主核处理器102连接的信号路径上添加的缓冲器可以备选地被称为多个主缓冲器。以下将结合图2描述第一缓冲器101的详细示意图。
第二缓冲器103包括多个缓冲器。根据设计需要，多个缓冲器被添加在与影子核处理器104连接的不同信号路径上。多个缓冲器中的每个缓冲器可以被实现为级联连接的两个反相器。在整个描述中，在与影子核处理器104连接的信号路径上添加的缓冲器可以备选地被称为多个影子缓冲器。以下将结合图2来描述第二缓冲器103的详细示意图。
如图1所示，毛刺抑制器110被放置在时钟信号、复位信号和测试信号的公共路径上。具体地，毛刺抑制器被放置在公共信号路径的端部处。毛刺抑制器110被用于消除在公共信号路径上出现的毛刺。以下将关于图2-图3来讨论毛刺抑制器110的详细示意图。
故障控制单元106包括比较单元。在一些实施例中，比较单元被实现为比较器。比较单元的第一输入与主核处理器102的输出连接，第二输入与影子核处理器104的输出连接。故障控制单元106被配置用于比较主核处理器的输出信号102与影子核处理器104的输出信号，并且检测主核处理器102的输出信号是否与影子核处理器104的输出信号匹配。如果发现这两个核处理器的结果不匹配，则双核锁步系统中存在故障。因此，双核锁步系统进入所定义的安全模式。
图2图示了根据本公开的各种实施例的图1中所示的双核锁步系统的示意图。毛刺抑制器110包括多个毛刺抑制缓冲器115、125和135，其被配置为抑制在时钟、复位和测试信号上出现的多个毛刺。更具体地，第一毛刺抑制缓冲器115被用于抑制时钟信号上出现的毛刺。第二毛刺抑制缓冲器125被用于抑制复位信号上出现的毛刺。第三毛刺抑制缓冲器135被用于抑制多个测试信号上出现的毛刺。
如图2所示，第一毛刺抑制缓冲器115被放置在时钟信号的公共路径的端部处，该端部在时钟信号被馈送到两个不同路径之前。在节点A处，时钟信号离开公共路径，并且通过两个不同的路径而到达主核处理器和影子核处理器。如图2所示，节点A与主核处理器102之间耦合的第一路径包括缓冲器111、112和113。节点B与影子核处理器104之间耦合的第二路径包括缓冲器211、212和213。
在节点B处，复位信号离开公共路径，并且通过两个不同的路径而到达主核处理器102和影子核处理器104。如图2所示，节点B与主核处理器102之间耦合的第一路径包括缓冲器121。节点B与影子核处理器104之间耦合的第二路径包括缓冲器221。在节点C处，多个测试信号离开公共路径，并且通过两个不同的路径到达主核处理器102和影子核处理器104。如图2所示，节点C与主核处理器102之间耦合的第一路径包括缓冲器131。节点C与影子核处理器104之间耦合的第二路径包括缓冲器231。
在节点D处，多个数据信号离开公共路径，并且通过两个不同的路径到达主核处理器102和影子核处理器104。如图2所示，节点D与主核处理器102之间连接的第一路径包括缓冲器141。节点D与影子核处理器104之间连接的第二路径包括缓冲器241。
缓冲器(例如，缓冲器111-113、121、131、141、211-213、221、231和241)被用来控制馈送到主核处理器102和影子核处理器中的信号的时序104。缓冲器可以被实现为级联连接的两个反相器。
具有毛刺抑制缓冲器115、125和135的一个有利特征是毛刺抑制缓冲器仅被添加在时钟、复位和测试信号路径上。这些毛刺抑制缓冲器有助于抑制公共信号路径上发生的转换故障。与数据输入相比，双核锁步系统的输入中存在较少的时钟、复位和测试信号。仅在时钟、复位和测试信号路径上添加毛刺抑制缓冲器有助于减少双核锁步系统的半导体面积。此外，与在所有信号路径上具有延迟级触发器的常规毛刺抑制装置相比，图2所示的系统允许去除延迟级触发器，从而简化系统，以使其更可靠。
图3图示了根据本公开的各种实施例的图2中所示的毛刺抑制缓冲器的示意图。毛刺抑制缓冲器115、125和135具有相同的结构。为简单起见，本文使用毛刺抑制缓冲器115作为示例。
如图3所示，毛刺抑制缓冲器115包括第一与非(NAND)门302、第二与非门304、第三与非门306、第四与非门308和延迟缓冲器310。
第一与非门302具有与毛刺抑制缓冲器115的输出连接的第一输入、与延迟缓冲器310的输出连接的第二输入、以及与第四与非门308的第一输入连接的输出。
第二与非门304具有与第一与非门302的第二输入连接的第一输入、与毛刺抑制缓冲器115的输入连接的第二输入、以及与第四与非门308的第二输入连接的输出。
第三与非门306具有与毛刺抑制缓冲器115的输入连接的第一输入、与毛刺抑制缓冲器115的输出连接的第二输入、以及与第四与非门的第三输入连接的输出308。
第四与非门308具有与第一与非门302的输出连接的第一输入、与第二与非门304的输出连接的第二输入、与第三与非门306的输出连接的第三输入以及与毛刺抑制缓冲器115的输出连接的输出。
延迟缓冲器310被连接在毛刺抑制缓冲器115的输入与第二与非门的第一输入之间。
在操作中，当毛刺抑制缓冲器115的输入信号处于逻辑低状态时，毛刺抑制缓冲器115的输出生成逻辑低信号。毛刺(例如，逻辑高毛刺)可能发生在毛刺抑制缓冲器115的输入处。延迟缓冲器310延迟传入毛刺并且在延迟缓冲器310的输出处生成经延迟的毛刺。
在第一时刻，毛刺到达第二与非门304的第二输入和第三与非门306的第一输入。由于延迟缓冲器310生成的延迟，逻辑低信号在第一时刻，在延迟缓冲器310的输出处生成。该逻辑低信号被施加到第一与非门302的第二输入和第二与非门304的第一输入。如图3所示，毛刺抑制缓冲器115的输出被馈送到第一与非302门的第一输入和第三与非门306的第二输入。根据与非门的操作原理，与非门302、304和306在第一时刻均生成逻辑高信号。第四与非门308在第一时刻保持逻辑低状态。
在毛刺传递通过毛刺抑制缓冲器115之后，在第二时刻，经延迟的毛刺到达第一与非门302的第二输入和第二与非门304的第一输入。逻辑低信号被施加到第一与非门302的第一输入、第二与非门304的第二输入、第三与非门306的输入。根据与非门的操作原理，与非门302、304和306在第一时刻，均生成逻辑高信号。第四与非门308在第二时刻保持逻辑低状态。如此，毛刺被毛刺抑制缓冲器115消除或吸收。
在操作中，当输入信号处于逻辑高状态时，毛刺抑制缓冲器115的输出生成逻辑高信号。在毛刺抑制缓冲器115的输入处可能出现毛刺(例如，逻辑低毛刺)。毛刺抑制缓冲器115能够消除该逻辑低毛刺并维持逻辑高状态。消除该逻辑低毛刺的操作原理与上述类似，并且在此不再赘述。
需要注意，图3所示的毛刺抑制缓冲器只是示例，不应过度限制权利要求的范围。本领域的普通技术人员会认识到许多变化、备选和修改。
图4图示了根据本公开的各种实施例的用于抑制图1所示的双核锁步系统中的毛刺的方法的流程图。图4所示的流程图仅为示例，不应过度限制权利要求的范围。本领域的普通技术人员会认识到许多变化、备选和修改。例如，图4中所示的各个步骤可以被添加、移除、替换、重新布置和重复。
双核锁步系统包括主核处理器(例如，图1-图2中的处理器I)和影子核处理器(例如，图1-图2中的处理器II)。主核处理器和影子核处理器均被配置为接收相同的输入信号，包括时钟信号、复位信号、多个测试信号和多个数据信号。
时钟信号流动通过公共时钟信号路径。在第一节点(例如，图1-图2中的节点A)处，时钟信号被路由到与主核处理器和影子核处理器分别连接的两个不同信号路径。为了控制馈入主核处理器的时钟信号的定时，多个第一主缓冲器(例如，图2中的缓冲器111、112和113)被放置在第一节点和主核处理器之间的信号路径中。为了控制馈入影子核处理器的时钟信号的定时，多个第一影子缓冲器(例如，图2中的缓冲器211、212和213)被放置在第一节点和影子核处理器之间的信号路径中。
复位信号流动通过公共复位信号路径。在第二节点(例如，图1-图2中的节点B)处，复位信号被路由到与主核处理器和影子核处理器分别连接的两个不同信号路径。为了控制馈入主核处理器中的复位信号的定时，第二主缓冲器(例如，图2中的缓冲器121)被放置在第二节点和主核处理器之间的信号路径中。为了控制馈入影子核处理器的复位信号的定时，第二影子缓冲器(例如，图2中的缓冲器221)被放置在第二节点和影子核处理器之间的信号路径中。
多个测试信号流动通过公共测试信号路径。在第三节点(例如，图1-图2中的节点C)处，多个测试信号被路由到与主核处理器和影子核处理器分别连接的两个不同信号路径。为了控制馈入主核处理器中的多个测试信号的定时，第三主缓冲器(例如，图2中的缓冲器131)被放置在第三节点与主核处理器之间的信号路径中。为了控制馈入影子核处理器的多个测试信号的定时，第三影子缓冲器(例如，图2中的缓冲器231)被放置在第三节点与影子核处理器之间的信号路径中。
多个数据信号流动通过公共数据信号路径。在第四节点(例如，图1-图2中的节点D)处，多个数据信号被路由到与主核处理器和影子核处理器分别连接的两个不同信号路径。为了控制馈入主核处理器的多个数据信号的定时，第四主缓冲器(例如，图2中的缓冲器141)被放置在第四节点与主核处理器之间的信号路径中。为了控制馈入影子核处理器的多个数据信号的定时，第四影子缓冲器(例如，图2中的缓冲器241)被放置在第四节点与影子核处理器之间的信号路径中。
主核处理器和影子核处理器均处理所接收的信号。在故障控制单元(例如，图1-图2中所示的故障控制单元106)处，主核处理器的输出与影子核处理器的输出进行比较。故障控制单元确定主核处理器的输出信号与影子核处理器的输出信号是否匹配。如果这些核处理器的输出彼此不匹配，则指示双核锁步系统中存在故障。双核锁步系统进入预定的安全模式，以防止故障传播。
在操作中，毛刺可能出现在公共信号路径中。常规的双核配置无法检测毛刺，因为毛刺被同时馈送到主核处理器和影子处理器中。以下步骤被用于抑制公共信号路径中出现的毛刺。
在步骤402处，第一毛刺抑制缓冲器(例如，图2中所示的第一毛刺抑制缓冲器115)被放置在第一公共信号路径的端部处，以在第一信号流入与主核处理器和影子核处理器分别耦合的两个不同的信号路径之前，抑制第一信号的毛刺。第一信号是时钟信号。第一公共信号路径是公共时钟信号路径。第一毛刺抑制缓冲器被放置在公共时钟信号路径的端部处，该端部在时钟信号被路由到两个不同的信号路径之前。
在步骤404处，第二毛刺抑制缓冲器(例如，图2中所示的第二毛刺抑制缓冲器125)被放置在第二公共信号路径的端部处，以在第二信号流入与主核处理器和影子核处理器分别耦合的两个不同的信号路径之前，抑制第二信号的毛刺。第二信号是复位信号。第二公共信号路径是公共复位信号路径。第二毛刺抑制缓冲器被放置在公共复位信号路径的端部处，该端部在复位信号被路由到两个不同的信号路径之前。
在步骤406处，第三毛刺抑制缓冲器(例如，图2中所示的第三毛刺抑制缓冲器135)被放置在第三公共信号路径的端部处，以在第三信号流入与主核处理器和影子核处理器分别耦合的两个不同的信号路径之前，抑制第三信号的毛刺。第三信号包括多个测试信号。第三公共信号路径是公共测试信号路径。第三毛刺抑制缓冲器被放置在公共测试信号路径的端部处，该端部在多个测试信号被路由到两个不同的信号路径之前。
尽管已详细描述了本公开的实施例及其优点，但是应当理解，在不脱离由所附权利要求限定的本公开的精神和范围的情况下，可以在本文中进行各种改变、备选和变更。
此外，本申请的范围不旨在限于说明书中描述的过程、机器、制造、物质组成、手段、方法和步骤的特定实施例。本领域的普通技术人员将容易地从本公开的公开内容中理解目前存在的或以后将开发的、执行与根据本公开可以利用本文中描述的对应实施例基本相同的功能或实现基本相同的结果的过程、机器、制造、物质组合物、手段、方法或步骤。因此，所附权利要求旨在将这样的过程、机器、制造、物质组成、手段、方法或步骤包括在它们的范围内。

Claims (20)

1.一种装置，包括：
主核处理器，被配置为通过第一主缓冲器接收第一信号、通过第二主缓冲器接收第二信号、通过第三主缓冲器接收第三信号以及通过第四主缓冲器接收第四信号；
影子核处理器，被配置为通过第一影子缓冲器接收所述第一信号、通过第二影子缓冲器接收所述第二信号、通过第三影子缓冲器接收所述第三信号以及通过第四影子缓冲器接收所述第四信号；以及
第一毛刺抑制缓冲器，被耦合到所述第一主缓冲器的输入和所述第一影子缓冲器的输入的公共节点。
2.根据权利要求1所述的装置，其中
所述第一信号是时钟信号。
3.根据权利要求1所述的装置，还包括：
第二毛刺抑制缓冲器，被耦合到所述第二主缓冲器的输入和所述第二影子缓冲器的输入的公共节点。
4.根据权利要求3所述的装置，其中：
所述第二信号是复位信号。
5.根据权利要求1所述的装置，还包括：
第三毛刺抑制缓冲器，被耦合到所述第三主缓冲器的输入和所述第三影子缓冲器的输入的公共节点。
6.根据权利要求5所述的装置，其中：
所述第三信号包括多个测试信号。
7.根据权利要求1所述的装置，其中：
所述第四信号包括多个数据信号。
8.根据权利要求1所述的装置，其中所述第一毛刺抑制缓冲器包括：
第一与非门，具有与所述第一毛刺抑制缓冲器的输出连接的第一输入；
第二与非门，具有与所述第一与非门的第二输入连接的第一输入以及与所述第一毛刺抑制缓冲器的输入连接的第二输入；
第三与非门，具有与所述第一毛刺抑制缓冲器的所述输入连接的第一输入以及与所述第一毛刺抑制缓冲器的所述输出连接的第二输入；
第四与非门，具有与所述第一与非门的输出连接的第一输入、与所述第二与非门的输出连接的第二输入、与所述第三与非门的输出连接的第三输入以及与所述第一毛刺抑制缓冲器的所述输出连接的输出；以及
延迟缓冲器，被连接在所述第一毛刺抑制缓冲器的所述输入与所述第二与非门的所述第一输入之间。
9.根据权利要求1所述的装置，还包括：
比较器，具有与所述主核处理器的输出耦合的第一输入以及与所述影子核处理器的输出耦合的第二输入，其中所述比较器被配置为将所述主核处理器的输出信号与所述影子核处理器的输出信号进行比较，并且检测所述主核处理器的所述输出信号与所述影子核处理器的所述输出信号是否匹配。
10.根据权利要求1所述的装置，其中：
所述第一毛刺抑制缓冲器被放置在所述第一信号的公共路径的端部处，所述端部在所述第一信号被路由到与所述主核处理器和所述影子核处理器分别连接的两个不同信号路径之前。
11.一种方法，包括：
在第一公共信号路径的端部处放置第一毛刺抑制缓冲器，以在所述第一信号流入与主核处理器和影子核处理器分别耦合的两个不同信号路径之前，抑制第一信号的毛刺；
在第二公共信号路径的端部处放置第二毛刺抑制缓冲器，以在所述第二信号流入与所述主核处理器和所述影子核处理器分别耦合的两个不同信号路径之前，抑制第二信号的毛刺；以及
在第三公共信号路径的端部处放置第三毛刺抑制缓冲器，以在所述第三信号流入与所述主核处理器和所述影子核处理器分别耦合的两个不同信号路径之前，抑制第三信号的毛刺。
12.根据权利要求11所述的方法，还包括：
通过在所述第一毛刺抑制缓冲器的输出与所述主核处理器之间添加多个第一主缓冲器来延迟所述第一信号，所述第一信号是时钟信号；
通过在所述第二毛刺抑制缓冲器的输出与所述主核处理器之间添加至少一个第二主缓冲器来延迟所述第二信号，所述第二信号是复位信号；以及
通过在所述第三毛刺抑制缓冲器的输出与所述主核处理器之间添加至少一个第三主缓冲器来延迟所述第三信号，所述第三信号包括多个测试信号。
13.根据权利要求11所述的方法，其中：
通过在所述第一毛刺抑制缓冲器的输出与所述影子核处理器之间添加多个第一影子缓冲器来延迟所述第一信号，其中所述第一信号是时钟信号；
通过在所述第二毛刺抑制缓冲器的输出与所述影子核处理器之间添加至少一个第二影子缓冲器来延迟所述第二信号，其中所述第二信号是复位信号；以及
通过在所述第三毛刺抑制缓冲器的输出与所述影子核处理器之间添加至少一个第三影子缓冲器来延迟所述第三信号，其中所述第三信号包括多个测试信号。
14.根据权利要求11所述的方法，还包括：
通过在所述主核处理器与公共数据信号路径的端部之间添加至少一个第四主缓冲器来延迟多个数据信号，所述端部在所述多个数据信号被路由到与所述主核处理器和所述影子核处理器分别耦合的两个不同信号路径之前；以及
通过在所述影子核处理器与所述公共数据信号路径的所述端部之间添加至少一个第四影子缓冲器来延迟所述多个数据信号。
15.根据权利要求11所述的方法，其中所述第一毛刺抑制缓冲器包括：
第一与非门，具有与所述第一毛刺抑制缓冲器的输出连接的第一输入；
第二与非门，具有与所述第一与非门的第二输入连接的第一输入以及与所述第一毛刺抑制缓冲器的输入连接的第二输入；
第三与非门，具有与所述第一毛刺抑制缓冲器的所述输入连接的第一输入以及与所述第一毛刺抑制缓冲器的所述输出连接的第二输入；
第四与非门，具有与所述第一与非门的输出连接的第一输入、与所述第二与非门的输出连接的第二输入、与所述第三与非门的输出连接的第三输入以及与所述第一毛刺抑制缓冲器的所述输出连接的输出；以及
延迟缓冲器，被连接在所述第一毛刺抑制缓冲器的所述输入与所述第二与非门的所述第一输入之间。
16.根据权利要求11所述的方法，还包括：
比较所述主核处理器的输出信号与所述影子核处理器的输出信号；以及
基于将所述主核处理器的所述输出信号与所述影子核处理器的所述输出信号进行比较的步骤的比较结果，检测所述主核处理器的所述输出信号与所述影子核处理器的所述输出信号是否匹配。
17.一种系统，包括：
多个毛刺抑制缓冲器，被配置为抑制多个信号的多个毛刺，所述多个毛刺抑制缓冲器中的每个被放置在所述对应信号的公共路径的端部处，所述端子在对应信号被路由到两个不同路径之前；
主核处理器，被配置为通过多个主缓冲器接收所述多个信号；
影子核处理器，被配置为通过多个影子缓冲器接收所述多个信号；以及
故障控制单元，被配置为将所述主核处理器的输出信号与所述影子核处理器的输出信号进行比较，并且检测所述主核处理器的所述输出信号与所述影子核处理器的所述输出信号是否匹配。
18.根据权利要求17所述的系统，其中：
所述主核处理器被配置为通过第一毛刺抑制缓冲器接收时钟信号、通过第二毛刺抑制缓冲器接收复位信号、通过第三毛刺抑制缓冲器接收测试信号；并且
所述影子核处理器被配置为通过所述第一毛刺抑制缓冲器接收所述时钟信号、通过所述第二毛刺抑制缓冲器接收所述复位信号、通过所述第三毛刺抑制缓冲器接收所述测试信号。
19.根据权利要求17所述的系统，其中所述多个毛刺抑制缓冲器中的一个毛刺抑制缓冲器包括：
第一与非门，具有与所述一个毛刺抑制缓冲器的输出连接的第一输入；
第二与非门，具有与所述第一与非门的第二输入连接的第一输入以及与所述一个毛刺抑制缓冲器的输入连接的第二输入；
第三与非门，具有与所述一个毛刺抑制缓冲器的所述输入连接的第一输入以及与所述一个毛刺抑制缓冲器的所述输出连接的第二输入；
第四与非门，具有与所述第一与非门的输出连接的第一输入、与所述第二与非门的输出连接的第二输入、与所述第三与非门的输出连接的第三输入以及与所述一个毛刺抑制缓冲器的所述输出连接的输出；以及
延迟缓冲器，被连接在所述一个毛刺抑制缓冲器的所述输入与所述第二与非门的所述第一输入之间。
20.根据权利要求17所述的系统，其中：
所述主核处理器、所述影子核处理器和所述故障控制单元形成双核锁步系统。
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