CN114724850A - 多层电子组件和制造多层电子组件的方法 - Google Patents

多层电子组件和制造多层电子组件的方法 Download PDF

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刘志贤
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Abstract

本公开提供了一种多层电子组件和制造多层电子组件的方法。所述多层电子组件包括：主体，包括有效部和覆盖部，在所述有效部中交替地设置有多个内电极和多个第一介电层，所述覆盖部在所述主体的第一方向上设置在所述有效部上，所述第一方向是所述多个第一介电层层叠的方向，所述覆盖部包括第二介电层；以及外电极，设置在所述主体的外表面上并连接到所述内电极中的一个内电极。所述主体包括边缘部，所述边缘部覆盖所述内电极中的所述一个内电极的除了连接到所述外电极的侧表面之外的侧表面，并且所述边缘部包括介电图案，所述介电图案的孔隙率高于所述多个第一介电层中的一个第一介电层的孔隙率。

Description

多层电子组件和制造多层电子组件的方法
本申请要求于2021年1月4日在韩国知识产权局提交的第10-2021-0000511号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本公开涉及一种多层电子组件和制造多层电子组件的方法。
背景技术
多层陶瓷电容器(MLCC，一种多层电子组件)可以是安装在各种电子产品(诸如图像显示装置(如液晶显示器(LCD)或等离子体显示面板(PDP))、计算机、智能电话、移动电话等)的印刷电路板上的片式电容器，并且可充电或放电。
由于多层陶瓷电容器可具有小尺寸和高容量并且可容易地安装，因此这样的多层陶瓷电容器可用作各种电子装置的组件。随着电子装置的组件已经被设计成具有减小的尺寸，对多层陶瓷电容器的小型化和高容量的需求已经增加。
为了实现多层陶瓷电容器的小型化和高容量，可使用将内电极和介电层构造为具有减小的厚度并将内电极和介电层层叠成多个层的方法。然而，由于交替层叠的介电层和内电极之间的物理特性的差异，特别是烧结的收缩率的差异，可能发生元件(要素)之间的不匹配，使得多层陶瓷电容器的可靠性可能劣化。
在这种情况下，与其中交替设置介电层和内电极的芯(有效部)不同，在其中未设置内电极的边缘部或覆盖部中可仅存在介电片，使得在烧结时可能发生收缩或膨胀上的差异。因此，由于应力不均匀，在芯和边缘部之间或在芯和覆盖部之间可能发生诸如扭曲的变形，这可能由于多层陶瓷电容器的反向连接而导致诸如裂纹或破裂的产品缺陷。
因此，随着对多层陶瓷电容器的小型化和高容量的技术需求，可能需要通过减小芯和边缘部之间以及芯和覆盖部之间的收缩率的差异来确保产品的可靠性的技术。
发明内容
本公开的一方面在于提供一种可通过减小有效部和边缘部之间以及有效部和覆盖部之间的收缩率的差异来确保可靠性的多层电子组件。
根据本公开的一方面，一种多层电子组件包括：主体，包括有效部和覆盖部，在所述有效部中交替地设置有多个内电极和多个第一介电层，所述覆盖部在所述主体的第一方向上设置在所述有效部上，所述第一方向是所述多个第一介电层层叠的方向，所述覆盖部包括第二介电层；以及外电极，设置在所述主体的外表面上并连接到所述内电极中的一个内电极。所述主体包括边缘部，所述边缘部覆盖所述内电极中的所述一个内电极的除了连接到所述外电极的侧表面之外的侧表面，并且所述边缘部包括介电图案，所述介电图案的孔隙率高于所述多个第一介电层中的一个第一介电层的孔隙率。
根据本公开的一方面，一种制造多层电子组件的方法包括：制备其上分别形成有多个内电极图案的多个第一陶瓷生片；对于所述多个第一陶瓷生片，在除了所述内电极图案之外的区域中至少部分地形成介电材料；通过层叠所述多个第一陶瓷生片使得所述内电极图案中的第一内电极图案和第二内电极图案在层叠所述多个第一陶瓷生片的层叠方向上彼此交替，并且在所述层叠方向上将第二陶瓷生片层叠在所述多个第一陶瓷生片上来形成层叠体；以及通过烧结所述层叠体来制备主体，所述主体包括有效部和覆盖部，所述有效部包括利用所述多个第一陶瓷生片制成的第一介电层、利用所述内电极图案制成的内电极和利用所述介电材料制成的介电图案，所述覆盖部包括利用所述第二陶瓷生片制成的第二介电层。所述介电图案的孔隙率高于所述第一介电层的孔隙率。
根据本公开的一方面，一种多层电子组件包括：主体，包括有效部和覆盖部，所述有效部包括交替设置的第一介电层和内电极，所述覆盖部在所述主体的第一方向上设置在所述有效部上，所述第一方向是所述第一介电层和所述内电极层叠的方向，所述覆盖部包括第二介电层；以及外电极，设置在所述主体的外表面上并连接到所述内电极中的一个内电极。所述主体包括边缘部，所述边缘部覆盖所述内电极中的所述一个内电极的除了连接到所述外电极的侧表面之外的侧表面，所述边缘部包括介电图案。设置在所述有效部中的与所述内电极中的所述一个内电极叠置的区域中的所述第一介电层中的一个第一介电层的介电晶粒的平均尺寸与设置在所述边缘部中的介电晶粒的平均尺寸之间具有50nm或更小的偏差。
根据本公开的一方面，一种多层电子组件包括：主体，包括有效部和覆盖部，所述有效部包括交替设置的第一介电层和内电极，所述覆盖部在所述主体的第一方向上设置在所述有效部上，所述第一方向是所述第一介电层和所述内电极层叠的方向，所述覆盖部包括第二介电层；以及外电极，设置在所述主体的外表面上并连接到所述内电极中的一个内电极。所述主体包括边缘部，所述边缘部覆盖所述内电极中的所述一个内电极的除了连接到所述外电极的侧表面之外的侧表面，所述边缘部包括介电图案。设置在所述边缘部中的介电晶粒的平均尺寸与设置在所述有效部中的与所述内电极中的所述一个内电极叠置的区域中的所述第一介电层中的一个第一介电层的介电晶粒的平均尺寸之间的差与设置在所述边缘部中的介电晶粒的平均尺寸的比率为15.6％或更小。
附图说明
根据以下结合附图的具体实施方式，将更清楚地理解本公开的上述和其他方面、特征和优点，在附图中：
图1是示出根据本公开的示例实施例的多层电子组件的立体图；
图2是沿图1中的线I-I'截取的截面图；
图3是沿图1中的线II-II'截取的截面图；
图4是示出根据本公开的示例实施例的其中层叠介电层和内电极的主体的分解立体图；
图5是在X-Z平面上示出图4中的主体的变型示例的平面图；
图6A和图6B是根据本公开的示例实施例的多层电子组件的有效部和边缘部之间的边界的图像，图7A和图7B是普通多层电子组件的有效部和边缘部之间的边界的图像；
图8是示出根据本公开的示例实施例的其中层叠介电层和内电极的主体的分解立体图；
图9是示出图2中的沿着线I-I'截取的多层电子组件的变型示例的截面图；以及
图10是在X-Y平面上示出图9中的第一内电极的平面图。
具体实施方式
在下文中，将参照附图如下描述本公开的实施例。
然而，本公开可以以许多不同的形式例示，并且不应被解释为限于这里阐述的具体实施例。相反，提供这些实施例使得本公开将是彻底和完整的，并且将向本领域技术人员充分传达本公开的范围。为了描述的清楚性，附图中的要素的形状和尺寸可能被夸大，并且在附图中由相同的附图标记指示的要素是相同的要素。
此外，将理解的是，当部分“包括”要素时，它还可包括另一要素，而不排除另一要素，除非另有说明。
定义方向以清楚地描述示例实施例，附图中的X、Y和Z分别表示多层电子组件的长度方向、宽度方向和厚度方向。
此外，在示例实施例中，长度方向可以是X方向或第二方向，宽度方向可以是Y方向或第三方向，并且厚度方向可以是Z方向或第一方向。
多层电子组件
图1是示出根据示例实施例的多层电子组件的立体图。图2是沿图1中的线I-I'截取的截面图。图3是沿图1中的线II-II'截取的截面图。图4是示出根据示例实施例的其中层叠介电层和内电极的主体的分解立体图。
在下面的描述中，将参照图1至图4描述根据示例实施例的多层电子组件。
示例实施例中的多层电子组件100可包括主体110以及外电极131和132，主体110包括多个第一介电层111以及多个内电极121和122，多个内电极121和122交替地设置且第一介电层111介于它们之间，外电极131和132设置在主体110的外表面上并连接到内电极121和122。
主体110的形状不限于任何特定形状，并且可具有六面体形状或类似于六面体的形状，如图所示。由于在烧结过程期间包括在主体110中的陶瓷粉末的收缩，主体110可不具有包括完美直线的六面体形状，但主体110可具有大体上六面体形状。
主体110可具有在层叠方向(Z方向)上彼此相对的第一表面1和第二表面2、连接到第一表面1和第二表面2并且在长度方向(X方向)上彼此相对的第三表面3和第四表面4、以及连接到第一表面1、第二表面2、第三表面3和第四表面4并且在宽度方向(Y方向)上彼此相对的第五表面5和第六表面6。
主体110可包括有效部以及覆盖部112和113，在有效部中，多个第一介电层111与内电极121和122交替地设置，覆盖部112和113在第一方向(第一介电层111层叠的方向)上设置在有效部的两端上并且包括第二介电层116。
有效部可对电容器的电容的形成有贡献，并且可通过交替地设置多个内电极121和122且使第一介电层111介于多个内电极121和122之间而形成。
包括在有效部中的多个第一介电层111可处于烧结状态，并且相邻的第一介电层111之间的边界可成为一体，使得在不使用扫描电子显微镜(SEM)的情况下难以识别边界。
用于形成第一介电层111的原材料不限于任何特定材料，只要可获得足够的电容即可。例如，可使用钛酸钡材料、铅复合钙钛矿材料或钛酸锶材料等。
此外，除了诸如钛酸钡(BaTiO3)的粉末之外，用于形成第一介电层111的材料还可包括各种陶瓷添加剂、有机溶剂、粘合剂和分散剂。
覆盖部112和113可包括上覆盖部112和下覆盖部113，并且可防止由物理应力或化学应力引起的对内电极的损坏。覆盖部112和113可不包括内电极。
在示例实施例中，可通过在厚度方向上在有效部的上方和下方层叠第二介电层116来形成覆盖部112和113。
包括在覆盖部112和113中的多个第二介电层116可处于烧结状态，并且彼此相邻的第二介电层116之间的边界可成为一体，使得在不使用扫描电子显微镜(SEM)的情况下难以识别边界。
用于形成第二介电层116的原材料不限于任何特定材料，只要可获得足够的电容即可。例如，可使用钛酸钡材料、铅复合钙钛矿材料或钛酸锶材料等。
此外，除了诸如钛酸钡(BaTiO3)的粉末之外，用于形成第二介电层116的材料还可包括各种陶瓷添加剂、有机溶剂、粘合剂和分散剂。
包括在有效部中的第一介电层111和包括在覆盖部112和113中的第二介电层116可具有不同的介电成分。例如，第一介电层111和第二介电层116可利用不同类型的陶瓷材料形成，或者可按照不同的成分包括诸如锂(Li)和钠(Na)的副成分。
可选地，包括在有效部中的第一介电层111和包括在覆盖部112和113中的第二介电层116可具有相同的介电成分。在这种情况下，即使介电成分相同，包括在第一介电层111和第二介电层116中的陶瓷颗粒的尺寸也可不同。
可选地，包括在有效部中的第一介电层111的孔隙率可不同于包括在覆盖部112和113中的第二介电层116的孔隙率。因此，在最终产品中，包括在有效部中的第一介电层111的平均孔隙率和包括在覆盖部112和113中的第二介电层116的平均孔隙率可彼此不同。
多个内电极121和122可交替地设置，且多个第一介电层111介于多个内电极121和122之间。
外电极131和132可在第二方向(X方向)上形成在主体110的两个端表面上，并且多个内电极121和122可包括分别连接到外电极131和132的第一内电极121和第二内电极122。
第一内电极121和第二内电极122可交替地设置成彼此相对，且形成主体110的有效部的第一介电层111介于第一内电极121和第二内电极122之间，并且第一内电极121和第二内电极122可分别暴露于主体110的第三表面3和第四表面4。
参照图1至图3，第一内电极121可与第四表面4、第五表面5和第六表面6间隔开并且可通过第三表面3暴露，并且第二内电极122可与第三表面3、第五表面5和第六表面6间隔开并且可通过第四表面4暴露。
第一外电极131可设置在主体110的第三表面3上并且可连接到第一内电极121，并且第二外电极132可设置在主体的第四表面4上并且可连接到第二内电极122。
在这种情况下，第一外电极131与第二内电极122可在第二方向(X方向)上彼此间隔开，第二外电极132与第一内电极121可在第二方向(X方向)上彼此间隔开，并且第一外电极131与第二内电极122之间的最短间隔和第二外电极132与第一内电极121之间的最短间隔可相同。
参照图4，可通过以下方式来形成主体110：在厚度方向(Z方向)上交替层叠其上印刷有第一内电极121的第一介电层111和其上印刷有第二内电极122的第一介电层111，并烧结介电层。
在这种情况下，第一内电极121和第二内电极122可通过介于它们之间的第一介电层111彼此电分离。
用于形成第一内电极121和第二内电极122的材料不限于任何特定材料，并且可使用利用贵金属材料以及镍(Ni)和铜(Cu)中的至少一种形成的导电膏来形成。
作为印刷导电膏的方法，可使用丝网印刷法或凹版印刷法，并且其示例实施例不限于此。
边缘部可设置在主体110的有效部的侧表面上。边缘部可防止由物理应力或化学应力引起的对内电极的损坏。
边缘部可覆盖内电极121和122的除了连接到外电极131和132的侧表面之外的侧表面。在这种情况下，可通过在陶瓷生片的除了形成边缘部的部分之外的区域上涂覆导电膏来形成内电极，从而形成边缘部。
在示例实施例中，内电极121和122可包括第一内电极121和第二内电极122，第一内电极121暴露于主体110的第三表面3并与第四表面4、第五表面5和第六表面6间隔开，第二内电极122暴露于主体110的第四表面4并与第三表面3、第五表面5和第六表面6间隔开。内电极121和122可分别通过第三表面3和第四表面4连接到外电极131和132。
因此，在这种情况下，边缘部可设置为覆盖第一内电极121的与主体110的第四表面4、第五表面5和第六表面6相邻的侧表面以及第二内电极122的与主体110的第三表面3、第五表面5和第六表面6相邻的侧表面。
此外，参照图3，边缘部可包括设置在主体110的第六表面6上的边缘部114和设置在第五表面5上的边缘部115。因此，边缘部可包括在宽度方向上设置在陶瓷主体110的两个侧表面上的边缘部114和115。
参照图2至图4，边缘部可包括介电图案141和142。换句话说，内电极121和122分别设置在多个第一介电层111上，并且边缘部可形成在未设置内电极121和122的区域中，并且介电图案141和142可分别设置在边缘部中。
如图2所示，当第一内电极121和第二内电极122交替设置时，介电图案141和142可被设置为填充第一介电层111之间形成的间隙，从而介电图案141和142可防止多层电子组件100的裂纹或损坏。
此外，如图3所示，介电图案141和142可被设置为填充主体110的有效部的在第三方向(Y方向)上的两端上的边缘部114和115上形成的间隙，因此，可防止在烧结多层电子组件100时由有效部和边缘部之间的不均匀收缩或膨胀引起的破裂。
介电图案141和142可包括第一介电图案141和第二介电图案142，第一介电图案141在第一介电层111上围绕第一内电极121设置，第二介电图案142在第一介电层111上围绕第二内电极122设置。第一介电图案141和第二介电图案142可暴露于主体110的第三表面3、第四表面4、第五表面5和第六表面6。
如图4所示，可设置第一介电图案141以填充设置有第一内电极121的第一介电层111的其中未形成第一内电极121的区域，并且可设置第二介电图案142以填充设置有第二内电极122的第一介电层111的其中未形成第二内电极122的区域。
介电图案141和142可利用介电材料形成。用于形成介电图案141和142的介电材料不限于任何特定材料，只要可获得足够的电容即可。例如，可使用钛酸钡材料、铅复合钙钛矿材料或钛酸锶材料等。
此外，除了诸如钛酸钡(BaTiO3)的粉末之外，用于形成介电图案141和142的材料还可包括各种陶瓷添加剂、有机溶剂、粘合剂和分散剂。
在这种情况下，介电图案141和142与第一介电层111可具有不同的孔隙率。介电图案141和142的孔隙率可高于第一介电层111的孔隙率。
介电图案141和142的孔隙率和第一介电层111的孔隙率可根据在形成介电图案141和142以及第一介电层111的过程中应用的介电材料和陶瓷生片中包括的粘合剂的含量的不同而变化。换句话说，由于在用于形成介电图案141和142的介电材料中包括更大量的粘合剂，因此介电图案141和142可具有相对高的孔隙率，并且第一介电层111可具有相对低的孔隙率。
在示例实施例中的多层电子组件100中，在用于形成介电图案141和142的介电材料中可包括更大量的粘合剂，使得介电图案141和142的收缩率可高于第一介电层111的收缩率。
具体地，在本公开所属的技术领域中，内电极的收缩率通常可能低于介电层的收缩率，使得在烧结电子组件的过程中可能发生收缩率的偏差。因此，由于不均匀收缩，在电子组件中可能发生诸如反向连接的变形，这可能是使可靠性劣化的因素。
因此，示例实施例中的介电图案141和142可具有与第一介电层111的收缩率和内电极121和122的收缩率之间的值相对应的收缩率，使得可防止由收缩率的偏差引起的第一介电层111以及内电极121和122的可靠性的劣化。
包括在有效部中的第一介电层111以及介电图案141和142可具有不同的介电成分。例如，第一介电层111以及介电图案141和142可利用不同类型的陶瓷材料形成，或者可按照不同的成分包括诸如锂(Li)和钠(Na)的副成分。
可选地，除了烧结前的粘合剂的含量，第一介电层111以及介电图案141和142可具有相同的介电成分。在这种情况下，尽管介电成分相同，但是包括在第一介电层111以及介电图案141和142中的陶瓷颗粒的尺寸可以是不同的。
在示例实施例中，介电图案141和142的介电成分和第二介电层116的介电成分可以是相同的。形成在边缘部中的介电图案141和142以及由第二介电层116形成的主体110的覆盖部112和113可具有相同的介电成分。
在这种情况下，介电图案141和142以及第二介电层116可具有相同的平均孔隙率。换句话说，在形成介电图案141和142的介电材料和形成第二介电层116的陶瓷生片中包括的粘合剂的含量可以是相同的。因此，在烧结期间，介电图案141和142以及第二介电层116的收缩率可几乎相同。
在示例实施例中的多层电子组件100中，通过如上所述将介电图案141和142以及覆盖部112和113的收缩率构造为相同的，覆盖部112和113可被构造为具有与有效部的平均收缩率类似的收缩率。换句话说，通过将覆盖部112和113构造为具有与包括在有效部中的第一介电层111、内电极121和122以及介电图案141和142的收缩率的平均值类似的收缩率，可减小有效部与覆盖部112和113之间的收缩率的偏差。
因此，在烧结多层电子组件100时，可防止由有效部与覆盖部112和113之间的收缩率的偏差引起的主体110的分离和损坏。
外电极131和132可设置在主体110上，并且可连接到内电极121和122。
如图1至图3所示，外电极131和132可包括第一外电极131和第二外电极132，第一外电极131和第二外电极132分别设置在主体110的第三表面3和第四表面4上，并且分别连接到第一内电极121和第二内电极122。
在示例实施例中，描述了多层电子组件100具有两个外电极131和132的结构，但是外电极131和132的数量或形状可根据内电极121和122的形状和其他目的而变化。
外电极131和132可使用诸如金属的具有导电性的各种材料形成，并且可考虑电特性和结构稳定性来确定具体的材料。
例如，外电极131和132可以是包括导电金属和玻璃的烧结电极或者包括导电金属和树脂的树脂电极。
此外，外电极131和132可具有在主体110上依次形成烧结电极和树脂电极的形式。此外，外电极131和132可通过将包括导电金属的片材转印到主体110或通过将包括导电金属的片材转印到烧结电极来形成。
可使用具有优异导电性的材料作为外电极131和132中包括的导电金属，并且材料不局限于任何特定的材料。例如，导电金属可以是镍(Ni)、铜(Cu)和它们的合金中的一种或更多种。
此外，第一外电极131和第二外电极132还可包括镀层。镀层可包括第一镍(Ni)镀层和第二镍(Ni)镀层以及分别覆盖第一镍镀层和第二镍镀层的第一锡(Sn)镀层和第二锡(Sn)镀层。
图5是在X-Z平面上示出图4中的主体的变型示例的平面图。
参照图5，根据变型示例的主体110-1可包括具有受限高度的介电图案141和142。
在变型示例中的主体110-1中，第一介电层111与内电极121和122可交替地设置以形成有效部，类似于图4中所示的主体110。此外，第二介电层116可在层叠方向(第一方向)上层叠在有效部的两端上以形成覆盖部112和113。
介电图案141和142可具有相对于边缘部的30％至90％的填充率。例如，当介电图案141和142在第一方向上的平均高度被定义为t1，并且内电极121和122在第一方向上的平均高度被定义为t2时，t1可满足0.3t2≤t1≤0.9t2。
介电图案141和142可形成为具有与内电极121和122的高度相同的高度，并且在这种情况下，在烧结多层电子组件时由于收缩或膨胀，可能发生反向连接或断开。因此，优选地，介电图案141和142可形成为在第一方向上具有边缘部的整个高度的90％或更小的高度。换句话说，介电图案141和142在第一方向上的平均高度t1可满足t1≤0.9t2。
当介电图案141和142形成为具有过小的高度时，边缘部的填充率可能较低，使得可能无法适当地获得填充形成在第一介电层111之间的间隙的效果。因此，可能无法有效地防止多层电子组件100的诸如反向连接的不均匀变形。当边缘部的填充率具有小于30％的低值时，多层电子组件100的耐受电压特性(BDV)可能无法达到所需值。
因此，介电图案141和142可形成为在第一方向上具有边缘部的整个高度的30％或更大的高度。因此，介电图案141和142在第一方向上的平均高度t1可满足0.3t2≤t1。
形成覆盖部的第二介电层116在第一方向上的平均高度t11和t12不限于任何特定示例。作为示例，如图5所示，第二介电层116在第一方向上的平均高度t11和t12可与介电图案141和142在第一方向上的平均高度t1相同。
此外，第一介电层111在第一方向上的平均高度t3不限于任何特定示例。作为示例，如图5所示，第一介电层111在第一方向上的平均高度t3可大于介电图案141和142在第一方向上的平均高度t1。此外，第一介电层111在第一方向上的平均高度t3可与内电极121和122在第一方向上的平均高度t2相同。
然而，由于上述构造仅是示例，因此如果需要，可改变介电层111和116在第一方向上的高度。
每个元件(要素)的平均高度是多层电子组件的平行于X-Z平面或Y-Z平面的多个截面表面(例如，具有相同间隔的十个截面表面)中的元件(要素)在第一方向上的高度的平均值。在另一示例中，每个元件(要素)的平均高度是在多层电子组件的平行于X-Z平面的截面表面上的在X方向上具有相同间隔的位置处测量的元件(要素)在第一方向上的高度的平均值，或者是在多层电子组件的平行于Y-Z平面的截面表面上的在Y方向上具有相同间隔的位置处测量的元件(要素)的高度的平均值。可通过光学显微镜或扫描电子显微镜(SEM)执行测量，但本公开不限于此。可以以类似的方式测量其他参数。即使在本公开中没有描述，也可使用本领域普通技术人员理解的其他方法和/或其他工具。
因此，对于多层电子组件的不同截面表面，元件(要素)在第一方向上的高度可以是不同的。换句话说，介电图案141和142、第一介电层111、第二介电层116以及内电极121和122可不具有恒定的高度，并且可形成为在部分区域中突出或凹陷的形状。
在下面的描述中，将描述制造示例实施例中的多层电子组件100的方法。
可制备多个第一陶瓷生片。
可设置第一陶瓷生片以形成主体110的第一介电层111，并且可通过混合陶瓷粉末、聚合物和溶剂形成浆料并通过诸如刮刀法的方法将浆料形成为片状来形成第一陶瓷生片。
包括在形成第一介电层的浆料中的陶瓷粉末可包括BaTiO3作为主成分。
此后，可通过在第一陶瓷生片中的每个的至少一个表面上印刷用于内电极的导电膏来形成内电极121和122。用于内电极的导电膏可通过例如混合Ni粉末和Cu粉末或包括Ni-Cu合金粉末来形成。
作为印刷用于内电极的导电膏的方法，可使用丝网印刷法或凹版印刷法。
当在多个第一陶瓷生片上形成第一内电极图案或第二内电极图案时，可对于多个第一陶瓷生片中的每个在除第一内电极图案和第二内电极图案之外的区域的至少一部分中布置介电材料。
介电材料可对应于形成介电图案141和142的材料，并且介电图案141和142可具有比第一介电层111的孔隙率更高的孔隙率。
此外，在这种情况下，当包括在第一陶瓷生片中的粘合剂的体积分数为A，包括在第一内电极图案和第二内电极图案中的粘合剂的体积分数为B，并且包括在介电材料中的粘合剂的体积分数定义为C时，A、B和C可满足A>C≥B。换句话说，形成介电图案141和142的介电材料的粘合剂的含量可对应于包括在第一陶瓷生片和内电极图案中的粘合剂的含量之间的值，或者可等于内电极图案的粘合剂的含量。
因此，介电图案141和142在烧结时的收缩率可对应于第一介电层111的收缩率以及内电极121和122的收缩率之间的值，或者可与内电极121和122的收缩率几乎相同。因此，包括在边缘部中的介电图案141和142的孔隙率可高于包括在有效部中的第一介电层111的孔隙率。
参照图4，可交替层叠多个第一陶瓷生片，使得第一内电极图案和第二内电极图案可交替，并且可在层叠方向上压制多个第一陶瓷生片，使得可压缩多个层叠的第一陶瓷生片和形成在第一陶瓷生片上的内电极，从而形成层叠体。
此外，覆盖部112和113可通过在层叠体的上方和下方层叠至少一个第二陶瓷生片来形成。覆盖部112和113可具有与介电图案141和142的成分相同的成分。
在这种情况下，第二陶瓷生片可形成第二介电层116，并且第二陶瓷生片的介电成分可与形成介电图案141和142的介电材料的成分相同。
第一陶瓷生片和第二陶瓷生片可包括不同含量的粘合剂。因此，包括在有效部中的第一介电层111的孔隙率可与覆盖部112和113的孔隙率不同。
此后，可将层叠体切割成与单个电容器对应的每个区域的生坯，并且可在高温下烧结，使得可制造包括有效部以及覆盖部112和113的主体110，有效部包括第一介电层111、内电极121和122以及介电图案141和142，覆盖部112和113包括第二介电层116。
然后，可在主体110的外表面上形成第一外电极131和第二外电极132。第一内电极121和第二内电极122可形成为通过第一内电极121和第二内电极122的暴露于主体110的两个侧表面的暴露部分而电连接到第一外电极131和第二外电极132。
在这种情况下，如果需要，则第一外电极131的表面和第二外电极132的表面可镀覆有镍(Ni)或锡(Sn)。
图6A和图6B是根据示例实施例的多层电子组件的有效部和边缘部之间的边界的图像。图7A和图7B是普通多层电子组件的有效部和边缘部之间的边界的图像。
在图6A至图7B中的每个图像中，左侧是包括内电极的有效部，并且右侧是没有内电极的边缘部。此外，中间侧是内电极的端部，即有效部和边缘部之间的边界。
参照图6A至图7B，与图7A和图7B所示的普通多层电子组件不同，在图6A和图6B所示的示例实施例中的多层电子组件的图像中观察到更多数量的孔。此外，在图6A和图6B中，在右侧的边缘部中观察到比在左侧的有效部中更多数量的孔。
据推测，在示例实施例中，因为在形成主体110时，在形成边缘部中包括的介电图案141和142的介电材料中包括大量的粘合剂，因此出现如上所述的孔隙率。换句话说，可认为，边缘部的介电图案141和142以及有效部的第一介电层111可具有不同的孔隙率，这取决于在形成边缘部的介电图案141和142以及有效部的第一介电层111的过程中施加的介电材料和陶瓷生片中包括的粘合剂的含量。可在形成介电图案141和142的介电材料中包括更大量的粘合剂，使得介电图案141和142可具有相对高的孔隙率，并且第一介电层111可具有相对低的孔隙率。
示例实施例中的多层电子组件100可在形成介电图案141和142的介电材料中包括更大量的粘合剂，使得介电图案141和142可被构造为具有比第一介电层111的收缩率更高的收缩率。此外，通过减小烧结电子组件时发生的收缩率的偏差，可确保多层电子组件100的可靠性。
下面的表1列出了当制造示例实施例中的多层电子组件100时，根据用于形成每个元件(要素)的材料的粘合剂含量的收缩率。
通过计算理论线性收缩率的值来获得表1中的收缩率。在示例实施例中，理论线性收缩率可指当具有孔隙率a的对象在X方向、Y方向和Z方向上各向同性收缩并达到完全致密化时的收缩率。因此，理论线性收缩率可指在X方向、Y方向和Z方向中的一个方向上的线性收缩。
基于上述定义，使用如下公式计算表1中的实验示例中的每种材料的理论线性收缩率。
当每种材料的孔隙率为a时，材料的理论线性收缩率(S_linear)(％)计算为S_linear＝{1-(1-a)(1/3)}×100。
包括在第一介电层中的粘合剂的含量表示在烧结之前形成第一介电层的第一陶瓷生片(包括诸如BaTiO3的陶瓷材料)的粘合剂的体积与总体积的比率。此外，包括在内电极中的粘合剂的含量表示在烧结之前形成内电极图案的内电极膏(包括诸如Ni的导电金属)的粘合剂的体积与总体积的比率。此外，包括在第二介电层中的粘合剂的含量表示在烧结之前形成第二介电层的第二陶瓷生片(包括诸如BaTiO3的陶瓷材料)的粘合剂的体积与总体积的比率。此外，包括在介电图案中的粘合剂的含量表示在烧结之前形成介电图案的介电材料(包括诸如BaTiO3的陶瓷材料)的粘合剂的体积与总体积的比率。
[表1]
Figure BDA0003454598020000141
Figure BDA0003454598020000151
参照表1，表明每种成分中粘合剂的含量越高，理论线性收缩率越高。此外，在关于表1的示例实施例中的多层电子组件100中，介电图案141和142的粘合剂的含量被确定为第一介电层111以及内电极121和122的粘合剂的含量之间的值，从而减小第一介电层111与内电极121和122之间的收缩率的偏差。因此，减小了有效部和边缘部之间的收缩率的偏差，并且可防止由多层电子组件100的变形或反向连接引起的可靠性的劣化。
此外，当包括在介电图案141和142中的粘合剂的含量与内电极121和122的粘合剂的含量相同时，介电图案141和142与内电极121和122的收缩率可几乎相同，使得可获得与上述实验示例中相同的效果。
因此，在示例实施例中，包括在第一陶瓷生片中的粘合剂的体积分数被定义为A，包括在内电极图案中的粘合剂的体积分数被定义为B，并且包括在介电材料中的粘合剂的体积分数被定义为C，A、B和C可满足A>C≥B。
此外，在关于表1的示例实施例中的多层电子组件100中，由于形成覆盖部112和113的第二介电层116的粘合剂的含量可被确定为第一介电层111与内电极121和122的粘合剂的含量之间的值，因此可减小有效部与覆盖部112和113之间的收缩率的偏差。因此，可防止由多层电子组件100的不均匀变形引起的覆盖部112和113的分离和损坏。
参照图6A至图7B，在图6A和图6B所示的示例实施例中的多层电子组件100中，包括在有效部中的介电晶粒的平均尺寸与包括在边缘部中的介电晶粒的平均尺寸之间的偏差可相对较低。与示例实施例不同，在图7A和图7B所示的普通多层电子组件中，包括在有效部中的介电晶粒的平均尺寸与包括在边缘部中的介电晶粒的平均尺寸之间的偏差可相对较高。在一个示例中，介电晶粒的平均尺寸可在由本领域普通技术人员选择的区域内确定，并且通过对所选择的区域内的介电晶粒的测量尺寸求平均来计算。可通过光学显微镜或扫描电子显微镜(SEM)执行测量，但本公开不限于此。即使在本公开中没有描述，也可使用本领域普通技术人员理解的其他方法和/或其他工具。
具体地，根据从每个图像测量介电晶粒的平均尺寸的结果，包括在图7A中的有效部中的介电层的介电晶粒的平均尺寸为0.28μm，并且设置在边缘部中的介电晶粒的平均尺寸为0.42μm。此外，在图7B中，包括在有效部中的介电层的介电晶粒的平均尺寸为0.32μm，并且设置在边缘部中的介电晶粒的平均尺寸为0.42μm。
因此，在普通多层电子组件中，包括在有效部中的介电层的介电晶粒和边缘部的介电晶粒的平均尺寸彼此相差100nm至140nm。
与上述示例实施例不同，在图6A中，包括在有效部中的第一介电层的介电晶粒的平均尺寸为0.27μm，并且设置在边缘部中的介电晶粒的平均尺寸为0.32μm。此外，在图6B中，包括在有效部中的第一介电层的介电晶粒的平均尺寸为0.31μm，并且设置在边缘部中的介电晶粒的平均尺寸为0.32μm。在一个示例中，设置在边缘部中的介电晶粒的平均尺寸与包括在有效部中的与内电极叠置的区域中的第一介电层的介电晶粒的平均尺寸之间的差相对于设置在边缘部中的介电晶粒的平均尺寸可以是15.6％或更小。
因此，在示例实施例中，设置在有效部中与内电极121和122叠置的区域中的第一介电层111的介电晶粒的平均尺寸与设置在边缘部中的介电晶粒的平均尺寸之间可具有50nm或更小的偏差。
如上所述，由于设置在有效部中与内电极121和122叠置的区域中的第一介电层111的介电晶粒的平均尺寸与设置在边缘部中的介电晶粒的平均尺寸之间的偏差相对较低，因此可防止在内电极121和122的端部上发生漏电流。
图8是示出根据示例实施例的其中层叠介电层和内电极的主体的分解立体图。
示例实施例中的主体110-2可包括有效部以及覆盖部112'和113'，有效部包括多个第一介电层111以及多个内电极121和122，多个内电极121和122交替地设置且第一介电层111介于内电极121和122之间，覆盖部112'和113'设置在有效部的在层叠方向上的两端。
在这种情况下，介电图案141和142可形成在其上分别设置有第一内电极121和第二内电极122的第一介电层111上。
参照图8，可通过交替地设置第一介电层111和第二介电层116a来形成示例实施例中的覆盖部112'和113'。例如，覆盖部112'和113'可通过交替层叠第一介电层111和第二介电层116a来形成，或者可通过用第二介电层116a涂覆第一介电层111并层叠涂覆有第二介电层116a的第一介电层111来形成。
第一介电层111可与其中形成内电极121和122的有效部中包括的第一介电层111相同。
在示例实施例中，包括在覆盖部112'和113'中的第二介电层116a可具有与如上所述的介电图案141和142的介电成分相同的介电成分，或者可具有不同的介电成分。此外，第二介电层116a以及介电图案141和142可具有相同的孔隙率或不同的孔隙率。
在这种情况下，第二介电层116a可具有与内电极121和122的孔隙率或收缩率相同的孔隙率或收缩率，使得第二介电层116a可具有与内电极121和122的一部分或整个内电极121和122的性质相同的性质。
在图8所示的示例实施例中，与图4所示的示例实施例不同，在覆盖部112'和113'中，可交替层叠不同的第一介电层111和第二介电层116a。因此，由于覆盖部112'和113'以及有效部共同包括第一介电层111，因此可减小介电晶粒的平均尺寸的偏差。此外，也可减小覆盖部112'和113'与有效部之间的收缩率的偏差。
图9是示出图2中的沿着线I-I'截取的多层电子组件的变型示例的截面图。图10是在X-Y平面上示出图9中的第一内电极的平面图。
参照图9和图10，变型示例中的多层电子组件101可包括主体110-3以及外电极131和132，主体110-3包括多个第一介电层111以及多个内电极121和122，多个内电极121和122交替设置且第一介电层111介于多个内电极121和122之间，外电极131和132设置在主体110-3的外表面上并连接到内电极121和122。
介电图案141a、141b、142a和142b可形成在未形成多个内电极121和122的边缘部中。变型示例中的介电图案141a、141b、142a和142b可包括第一介电图案141a和141b以及第二介电图案142a和142b，第一介电图案141a和141b形成在其上形成有第一内电极121的第一介电层111上，第二介电图案142a和142b形成在其上形成有第二内电极122的第一介电层111上。
如图10所示，第一介电图案141a和141b可包括不与第一内电极121叠置的外围部141a和与第一内电极121叠置的叠置部141b。因此，第一介电图案141a和141b的至少部分区域可在层叠方向(第一方向)上与第一内电极121叠置。
类似地，第二介电图案142a和142b可包括不与第二内电极122叠置的外围部142a和与第二内电极122叠置的叠置部142b。因此，第二介电图案142a和142b的至少部分区域可在层叠方向(第一方向)上与第二内电极122叠置。
如上所述，由于变型示例中的介电图案141a、141b、142a和142b在部分区域中与内电极121和122叠置，因此可容易地印刷形成介电图案141a、141b、142a和142b的介电材料。
此外，在这种情况下，可改善介电图案141a、141b、142a和142b与内电极121和122之间的粘附性。因此，由于主体110-3的边缘部和有效部之间的结合力得到加强，因此可确保多层电子组件101的耐久性和可靠性。因此，尽管存在由烧结引起的变形，但是可防止边缘部和有效部之间的反向连接或分离。
根据上述示例实施例，可减小具有其中设置有内电极和介电层的复合结构的有效部与设置在侧表面上的边缘部上的介电层之间的收缩率的差异，使得可防止侧表面上的边缘部的不均匀变形或反向连接。
此外，可减小具有其中设置有内电极和介电层的复合结构的有效部与设置在有效部的上方和下方的覆盖部之间的收缩率的差异，使得可防止有效部和覆盖部之间的边界处的裂纹并且可确保可靠性。
虽然上面已经示出和描述了示例实施例，但是对于本领域技术人员将易于理解的是，在不脱离由所附权利要求限定的示例实施例的范围的情况下，可进行修改和改变。

Claims (28)

1.一种多层电子组件，包括：
主体，包括有效部和覆盖部，在所述有效部中交替地设置有多个内电极和多个第一介电层，所述覆盖部在所述主体的第一方向上设置在所述有效部上，所述第一方向是所述多个第一介电层层叠的方向，所述覆盖部包括第二介电层；以及
外电极，设置在所述主体的外表面上并连接到所述内电极中的一个内电极，
其中，所述主体包括边缘部，所述边缘部覆盖所述内电极中的所述一个内电极的除了连接到所述外电极的侧表面之外的侧表面，并且所述边缘部包括介电图案，所述介电图案的孔隙率不同于所述多个第一介电层中的一个第一介电层的孔隙率。
2.根据权利要求1所述的多层电子组件，其中，包括在所述有效部中的所述多个第一介电层中的所述一个第一介电层的孔隙率不同于所述覆盖部的孔隙率。
3.根据权利要求1所述的多层电子组件，其中，所述覆盖部包括彼此层叠的所述第二介电层。
4.根据权利要求1所述的多层电子组件，其中，所述覆盖部包括彼此交替设置的所述第一介电层和所述第二介电层。
5.根据权利要求1所述的多层电子组件，其中，所述介电图案的介电成分和所述第二介电层的介电成分是相同的。
6.根据权利要求1所述的多层电子组件，其中，设置在所述有效部中的与所述内电极中的所述一个内电极叠置的区域中的所述多个第一介电层中的所述一个第一介电层的介电晶粒的平均尺寸与设置在所述边缘部中的介电晶粒的平均尺寸之间具有50nm或更小的偏差。
7.根据权利要求1所述的多层电子组件，其中，所述介电图案的区域在所述第一方向上与所述内电极中的所述一个内电极至少部分地叠置。
8.根据权利要求1所述的多层电子组件，其中，0.3t2≤t1≤0.9t2，其中，t1是所述介电图案在所述第一方向上的平均高度，并且t2是所述内电极中的所述一个内电极在所述第一方向上的平均高度。
9.根据权利要求1所述的多层电子组件，其中，t3>t1，其中，t1是所述介电图案在所述第一方向上的平均高度，并且t3是所述多个第一介电层中的所述一个第一介电层在所述第一方向上的平均高度。
10.根据权利要求1所述的多层电子组件，
其中，所述主体包括在所述第一方向上彼此相对的第一表面和第二表面、连接到所述第一表面和所述第二表面并且在所述主体的第二方向上彼此相对的第三表面和第四表面、以及连接到所述第一表面至所述第四表面并且在所述主体的第三方向上彼此相对的第五表面和第六表面，并且
其中，所述内电极包括第一内电极和第二内电极，所述第一内电极暴露于所述主体的所述第三表面并与所述第四表面、所述第五表面和所述第六表面间隔开，所述第二内电极暴露于所述第四表面并与所述第三表面、所述第五表面和所述第六表面间隔开。
11.根据权利要求1所述的多层电子组件，其中，所述介电图案的孔隙率高于所述多个第一介电层中的一个第一介电层的孔隙率。
12.一种制造多层电子组件的方法，所述方法包括：
制备其上分别形成有多个内电极图案的多个第一陶瓷生片；
对于所述多个第一陶瓷生片，在除了所述内电极图案之外的区域中至少部分地形成介电材料；
通过层叠所述多个第一陶瓷生片使得所述内电极图案中的第一内电极图案和第二内电极图案在层叠所述多个第一陶瓷生片的层叠方向上彼此交替，并且在所述层叠方向上将第二陶瓷生片层叠在所述多个第一陶瓷生片上来形成层叠体；以及
通过烧结所述层叠体来制备主体，所述主体包括有效部和覆盖部，所述有效部包括利用所述多个第一陶瓷生片制成的第一介电层、利用所述内电极图案制成的内电极和利用所述介电材料制成的介电图案，所述覆盖部包括利用所述第二陶瓷生片制成的第二介电层，
其中，所述介电图案的孔隙率不同于所述第一介电层的孔隙率。
13.根据权利要求12所述的方法，其中，A>C≥B，其中，A是包括在用于形成所述多个第一陶瓷生片的材料中的粘合剂的体积分数，B是包括在用于形成所述内电极图案的材料中的粘合剂的体积分数，并且C是包括在所述介电材料中的粘合剂的体积分数。
14.根据权利要求12所述的方法，其中，包括在所述有效部中的所述第一介电层的孔隙率不同于所述覆盖部的孔隙率。
15.根据权利要求12所述的方法，其中，所述第二陶瓷生片的介电成分和所述介电材料的成分是相同的。
16.根据权利要求12所述的方法，其中，形成介电材料的步骤包括：布置所述介电材料，使得其部分区域与所述内电极图案叠置。
17.根据权利要求12所述的方法，其中，0.3t2≤t1≤0.9t2，其中，t1是所述介电图案在所述层叠方向上的平均高度，并且t2是所述内电极在所述层叠方向上的平均高度。
18.根据权利要求12所述的方法，其中，t3>t1，其中，t1是所述介电图案在所述层叠方向上的平均高度，并且t3是所述第一介电层在所述层叠方向上的平均高度。
19.根据权利要求12所述的方法，其中，所述介电图案的孔隙率高于所述第一介电层的孔隙率。
20.一种多层电子组件，包括：
主体，包括有效部和覆盖部，所述有效部包括交替设置的第一介电层和内电极，所述覆盖部在所述主体的第一方向上设置在所述有效部上，所述第一方向是所述第一介电层和所述内电极层叠的方向，所述覆盖部包括第二介电层；以及
外电极，设置在所述主体的外表面上并连接到所述内电极中的一个内电极，
其中，所述主体包括边缘部，所述边缘部覆盖所述内电极中的所述一个内电极的除了连接到所述外电极的侧表面之外的侧表面，所述边缘部包括介电图案，并且
设置在所述有效部中的与所述内电极中的所述一个内电极叠置的区域中的所述第一介电层中的一个第一介电层的介电晶粒的平均尺寸与设置在所述边缘部中的介电晶粒的平均尺寸之间具有50nm或更小的偏差。
21.根据权利要求20所述的多层电子组件，其中，所述覆盖部包括彼此层叠的所述第二介电层。
22.根据权利要求20所述的多层电子组件，其中，所述覆盖部包括彼此交替设置的所述第一介电层和所述第二介电层。
23.根据权利要求20所述的多层电子组件，其中，所述介电图案的介电成分和所述第二介电层的介电成分是相同的。
24.根据权利要求20所述的多层电子组件，其中，0.3t2≤t1≤0.9t2，其中，t1是所述介电图案在所述第一方向上的平均高度，并且t2是所述内电极中的所述一个内电极在所述第一方向上的平均高度。
25.一种多层电子组件，包括：
主体，包括有效部和覆盖部，所述有效部包括交替设置的第一介电层和内电极，所述覆盖部在所述主体的第一方向上设置在所述有效部上，所述第一方向是所述第一介电层和所述内电极层叠的方向，所述覆盖部包括第二介电层；以及
外电极，设置在所述主体的外表面上并连接到所述内电极中的一个内电极，
其中，所述主体包括边缘部，所述边缘部覆盖所述内电极中的所述一个内电极的除了连接到所述外电极的侧表面之外的侧表面，所述边缘部包括介电图案，并且
设置在所述边缘部中的介电晶粒的平均尺寸与设置在所述有效部中的与所述内电极中的所述一个内电极叠置的区域中的所述第一介电层中的一个第一介电层的介电晶粒的平均尺寸之间的差与设置在所述边缘部中的介电晶粒的平均尺寸的比率为15.6％或更小。
26.根据权利要求25所述的多层电子组件，其中，所述覆盖部包括彼此层叠的所述第二介电层。
27.根据权利要求25所述的多层电子组件，其中，所述覆盖部包括彼此交替设置的所述第一介电层和所述第二介电层。
28.根据权利要求25所述的多层电子组件，其中，0.3t2≤t1≤0.9t2，其中，t1是所述介电图案在所述第一方向上的平均高度，并且t2是所述内电极中的所述一个内电极在所述第一方向上的平均高度。
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