CN114724491A - 信号电路以及信号电路的控制方法 - Google Patents

Abstract

本公开文件提供一种信号电路以及信号电路的控制方法，信号电路包含上拉电路以及下拉电路。上拉电路耦接到第一发光信号输出端，用以上拉发光信号输出端的电压电平。下拉电路耦接到第一发光信号输出端，用以下拉发光信号输出端的电压电平。下拉电路包含第一晶体管、第二晶体管以及第一电容。第一晶体管耦接于系统低电压与第一发光信号输出端之间。第二晶体管耦接于电压信号源与第一晶体管的栅极之间，第二晶体管的栅极接收第一时钟信号。第一电容的一端耦接至第一晶体管的栅极，另一端接收第二时钟信号。第二时钟信号与第一时钟信号部分重叠。

Description

信号电路以及信号电路的控制方法

技术领域

本公开文件涉及一种信号电路与其控制方法，特别涉及一种脉冲宽度调制发光栅阵列信号电路的接线配置与其控制方法。

背景技术

在现今显示面板的驱动技术中，脉冲宽度调制(pulse width modulation,PWM)驱动技术在电流为稳定方波的条件下能有最佳的显示效果，但是为了产生稳定方波所制造的方波仿制电路会使用大量的引脚，使得电路体积增加，进而影响高阶面板的成本以及分辨率，因此通常在工艺中会使用一般的驱动电路来取代方波仿制电路。在过往的驱动电路中，存在驱动力不足或驱动电流太小的问题，由于电压变化(下降或抬升)过慢，使得电压变化会呈现出一个两阶段的阶梯波形而非方正的方波。在脉冲宽度调制技术中，方波输出的时间比例代表灰阶高低程度，当输出时间越短，驱动电路的电流不足造成电压变化过慢的状况会在整个输出波形中有越大的占比，进而影响低灰阶画面的呈现。

发明内容

本公开文件提供一种信号电路，包含上拉电路以及下拉电路。上拉电路耦接到第一发光信号输出端，用以上拉发光信号输出端的电压电平。下拉电路耦接到第一发光信号输出端，用以下拉发光信号输出端的电压电平。下拉电路包含第一晶体管、第二晶体管以及第一电容。第一晶体管耦接于系统低电压与第一发光信号输出端之间。第二晶体管耦接于电压信号源与第一晶体管的栅极之间，第二晶体管的栅极接收第一时钟信号。第一电容的一端耦接至第一晶体管的栅极，另一端接收第二时钟信号。第二时钟信号与第一时钟信号部分重叠。

本公开文件也提供一种信号电路的控制方法，步骤如下。开启系统高电压、系统低电压以及电压信号源。输入第一时钟信号至信号电路，下拉电路下拉第一发光信号输出端的电压电平。输入第二时钟信号至该信号电路，下拉电路再次下拉第一该发光信号输出端的电压电平。

附图说明

当结合说明书附图阅读时，将自下文的详细描述最佳地理解本公开的实施方式。应注意，根据工业中的标准实务，并未按比例绘制各特征。事实上，为了论述清楚，可任意增加或减小各特征的尺寸。

图1根据一些实施例示出信号电路的电路示意图；

图2根据一些实施例示出信号电路的电路示意图；

图3根据一些实施例示出信号电路的信号的时序图；

图4根据一些实施例示出信号电路的控制方法的流程图；以及

图5根据一些实施例示出信号电路的电路示意图。

附图标记说明：

100：信号电路

110：上拉电路

120：下拉电路

400：信号电路的控制方法

410～450：操作

500：信号电路

CLK1：第一时钟信号

CLK2：第二时钟信号

STV、STV_X：电压信号源

OUT1：第一发光信号输出端

OUT2：第二发光信号输出端

VGH：系统高电压

VGL：系统低电压

T1～T8：晶体管

C1,C2：电容

CLK1a1,CLK1a2,CLK2a1,CLK2a2：下降边缘

CLK1b1,CLK1b2,CLK2b1,CLK2b2：上升边缘

t1a1,t2a1,t1a2,t2a2：时间

具体实施方式

以下公开内容提供许多不同实施例或实例，以便实施所提供的标的的不同特征。下文描述部件及布置的特定实例以简化本公开。当然，这些仅为实例且不欲为限制性。举例而言，在下文的描述中，第一特征形成于第二特征上方或第二特征上可包括以直接接触形成第一特征与第二特征的实施例，且亦可包括可在第一特征与第二特征之间形成额外特征以使得第一特征与第二特征可不处于直接接触的实施例。另外，本公开可在各实例中重复元件符号及/或字母。此重复是出于简化与清楚目的，且本身并不指示所论述的各实施例及/或配置之间的关系。

图1根据一些实施例示出信号电路100的电路示意图。于一实施例中，信号电路100用以产生驱动显示面板(图中未示)所需的发光信号，一些实际应用中又称为EM信号。一般而言，发光信号用以控制显示面板中晶体管开关(图中未示)的栅极，随着发光信号切换为高电平或低电平时，晶体管开关相应开启或关闭允许发光元件导通点亮。

一般而言，发光信号是一种脉冲宽度调制(pulse width modulation,PWM)信号。理想情况下，发光信号为理想方波信号，可以在短时间内由低电平切换至高电平(短的上升缘)，且可以在短时间内由高电平切换至低电平(短的下降缘)。然而，真实情况中，由于显示面板的各个像素存在一定的负载(例如电容性负载或电阻性负载)，输入的发光信号无法达到理想的方波波形，若信号电路的驱动能力不足，可能导致电压抬升过慢，使得发光信号的输出电压的会呈现出一个两阶段的阶梯波形。若要提高信号电路的驱动能力需要采用较大元件尺寸的晶体管，将不利于显示面板的空间利用效率，可能导致显示面板的分辨率无法提高、或是显示面板的周边边框变粗，与现在显示技术发展主流相违背。因此，本公开文件的实施例中信号电路100其电路架构可用以避免发光信号的输出电压呈现出一个两阶段的阶梯波形，达到较为理想的波形。

如图1所示，信号电路100包含上拉电路110以及下拉电路120。上拉电路110耦接到第一发光信号输出端OUT1，用以上拉发光信号输出端OUT1的电压电平。下拉电路120耦接到第一发光信号输出端OUT1，用以下拉发光信号输出端OUT1的电压电平。通过上拉电路110以及下拉电路120的交互启动，可以将发光信号输出端OUT1的电压电平调整至高/低电平。

在一些实施例中，下拉电路120包含第一晶体管T1、第二晶体管T2以及第一电容C1。第一晶体管T1耦接于系统低电压VGL与第一发光信号输出端OUT1之间，用以控制是否将发光信号输出端OUT1的电压电平调整至系统低电压VGL。在一些实施例中，第二晶体管T2耦接于电压信号源STV与第一晶体管T1的栅极之间，且第二晶体管T2的栅极用以接收第一时钟信号CLK1。根据第一时钟信号CLK1，第二晶体管T2可以控制是否让电压信号源STV通过。在一些实施例中，第一电容C1的一端耦接至第一晶体管T1的栅极，且第一电容C1的另一端用以接收第二时钟信号CLK2。

在一些实施例中，电压信号源STV具有高电平(例如系统高电压VGH)以及低电平(例如系统低电压VGL)，用以控制要让上拉电路110或下拉电路120启动。

请一并参阅图2。图2根据一些实施例示出图1中信号电路100以及上拉电路110的电路示意图。图2所示的实施例中，上拉电路110包含第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7以及第二电容C2。

在图2所示的实施例中，第三晶体管T3耦接至系统高电压VGH与第一发光信号输出端OUT1之间。第四晶体管T4耦接至系统高电压VGH与第一晶体管T1的栅极之间，第四晶体管T4的栅极耦接至第三晶体管T3的栅极。第五晶体管T5耦接至系统低电压VGL与第四晶体管T4的栅极之间。第六晶体管T6耦接至系统高电压VGH与第四晶体管T4的栅极之间，第六晶体管T6的栅极耦接至第一晶体管T1的栅极。第七晶体管T7耦接至系统高电压VGH与第五晶体管T5的栅极之间，第七晶体管T7的栅极耦接至电压信号源STV。第二电容C2的一端耦接至第五晶体管T5的栅极，第二电容C2的另一端接收第一时钟信号CLK1。

在一些实施例中，晶体管T1～T7皆为P型金属氧化物半导体(P-type Metal OxideSemiconductor,PMOS)晶体管，或皆为N型金属氧化物半导体(N-type Metal OxideSemiconductor,PMOS)晶体管。为简洁起见，图2中仅以PMOS晶体管的符号表示晶体管T1～T7。

关于扫描电路100的操作与时序，请一并参照图3以及图4。图3根据一些实施例示出使用PMOS晶体管的信号电路100的信号的时序图。

在一些实施例中，第一时钟信号CLK1包含下降边缘CLK1a1、CLK1a2以及上升边缘CLK1b1、CLK1b2，第二时钟信号CLK2包含下降边缘CLK2a1、CLK2a2以及上升边缘CLK2b1、CLK2b2。第一时钟信号CLK1的下降边缘CLK1a1、CLK1a2在时序图上对应的时间分别为时间t1a1、t1a2，而第二时钟信号CLK2的下降边缘CLK2a1、CLK2a2在时序图上对应的时间分别为时间t2a1、t2a2。

在一些实施例中，第二时钟信号CLK2与第一时钟信号CLK1部分重叠。进一步来说，第二时钟信号CLK2的下降边缘CLK2a1介于第一时钟信号CLK1的下降边缘CLK1a1以及上升边缘CLK1b1之间，且第二时钟信号CLK2的下降边缘CLK2a1晚于第一时钟信号CLK1的下降边缘CLK1a1在5毫秒之内。此外，第二时钟信号CLK2的下降边缘CLK2a2介于第一时钟信号CLK1的下降边缘CLK1a2以及上升边缘CLK1b2之间，且第二时钟信号CLK2的下降边缘CLK2a2也晚于第一时钟信号CLK1的下降边缘CLK1a2在5毫秒之内。换句话说，时间t2a1在时序图中晚于时间t1a1在5毫秒之内，且时间t2a2在时序图中也晚于时间t1a2在5毫秒之内。也就是说，于图3所示，第二时钟信号CLK2的低电平区间皆与第一时钟信号CLK1的低电平区间部分重叠。

图4根据一些实施例示出信号电路的控制方法400的流程图。在一些实施例中，信号电路的控制方法400包含操作410～450。

如图2、图3以及图4所示，以信号电路100为例，在一些实施例中，信号电路100一开始进行操作410，开启系统高电压VGH、系统低电压VGL以及电压信号源STV。

在到达时间t1a1时，信号电路100进行操作420，将第一时钟信号CLK1输入至第二晶体管T2，第二晶体管T2会在接收到第一时钟信号CLK1的下降边缘CLK1a1时导通。于图3的例子中，由于电压信号源STV在时间t1a1时为低电平，步骤会进行至操作430。

操作430在时间t1a1以及时间t2a1之间进行。由于第二晶体管T2的导通，使得第一晶体管T1的栅极接收到低电平的电压信号源STV，进一步使第一晶体管T1导通，让发光信号输出端OUT1开始往系统低电压VGL下拉。换句话说，在时间t1a1以及时间t2a1之间，信号电路100的下拉电路120开始将发光信号输出端OUT1往系统低电压VGL下拉。

在一些实施例中，信号电路100中的晶体管T1～T7可以皆为NMOS，此时的下拉电路120的充电力充足，可以在短时间内将发光信号输出端OUT1下拉至系统低电压VGL。

另一方面，在上拉电路110中，由于第七晶体管T7的栅极所连接的电压信号源STV为低电平，第七晶体管T7导通，使得第五晶体管T5的栅极变为高电平而不导通。第六晶体管T6的栅极由于耦接第一晶体管T1的栅极(此时为低电平)，此时为导通。从上文可以得知，此时耦接于第五晶体管T5以及第六晶体管T6之间的第三晶体管T3的栅极为高电平，因此第三晶体管T3不导通。换句话说，在时间t1a1以及时间t2a1之间，上拉电路110因为第三晶体管T3不导通而不会对发光信号输出端OUT1产生上拉的作用。

在到达时间t2a1时，信号电路100进行操作440，将第二时钟信号CLK2输入至第一电容C1，此时因第二时钟信号CLK2处于下降缘。因连接至第一电容C1一端的第二时钟信号CLK2电压快速下降，通过第一电容C1的耦合效果将第一电容C1另一端的电压(此端即连接至第一晶体管T1的栅极)同样往下拉。因第一晶体管T1的栅极电压再次下拉(因第二时钟信号CLK2的下降缘)，进一步加强第一晶体管T1的导通状况，使得发光信号输出端OUT1再加速往系统低电压VGL下拉。此外，由于电压信号源STV维持相同电平，可以得知上拉电路110仍然不会动作。

如图3所示，由于第一时钟信号CLK1的第一个低电平区间与第二时钟信号CLK2的第一个低电平区间部分重叠，发光信号输出端OUT1在第一次下降后会立刻进行第二次下降，使得发光信号输出端OUT1的下降波形近似于方波的下降波形。

在一些其他例子中，假设第一时钟信号CLK1的第一个低电平区间与第二时钟信号CLK2的第一个低电平区间不重叠(如图3虚线示出的第二时钟信号CLK2，其低电平区间是继续在第一时钟信号CLK1的低电平区间之后，但两者不重叠)，此时，发光信号输出端OUT1在第一次下降后会有一段平缓的电压区间(如图3中虚线绘制的发光信号输出端OUT1)，并在第一时钟信号CLK1的低电平区间结束之后才再度下降，此现象使得发光信号输出端OUT1的输出呈现出一个明显的两阶段落差，亦即前文所描述的现有技术所面临的问题。

因此，因为信号电路100具有第二时钟信号CLK2以及第一电容C1耦接在第一晶体管T1的栅极，且第二时钟信号CLK2与第一时钟信号CLK1部分重叠，可以达到将发光信号输出端OUT1的电压电平快速下拉的作用，改善显示面板在低灰阶所面临的显示问题。

于图3的例子中，信号电路100在进行完下拉后，回复至操作420，并在时间t1a2接收到第一时钟信号CLK1的第二次下降边缘CLK1a2，使电二晶体管T2再次导通。由于电压信号源STV在时间t1a2时为高电平，步骤会进行至操作450。

操作450在时间t1a2以及时间t2a2之间进行。由于第二晶体管T2的导通，使得第一晶体管T1的栅极接收到高电平的电压信号源STV，因此第一晶体管T1不导通。换句话说，在时间t1a2以及时间t2a2之间，信号电路100的下拉电路120因为第一晶体管T1不导通而不会对发光信号输出端OUT1产生下拉的作用。

另一方面，在上拉电路110中，由于第七晶体管T7的栅极所连接的电压信号源STV为高电平，第七晶体管T7不导通，使得第五晶体管T5的栅极通过耦接于第一时钟信号CLK1的第二电容C2转变为低电平，因此第五晶体管T5导通。而第六晶体管T6的栅极由于耦接第一晶体管T1的栅极(此时为高电平)，此时为不导通。从上文可以得知，此时耦接于第五晶体管T5以及第六晶体管T6之间的第三晶体管T3的栅极为低电平，因此第三晶体管T3导通。换句话说，在时间t1a1以及时间t2a1之间，信号电路100的上拉电路110开始将发光信号输出端OUT1往系统高电压VGH上拉。

此外，在图3的实施例中，由于晶体管T1～T7为PMOS，因此上拉电路110的充电力充足，可以在短时间内将发光信号输出端OUT1上拉至系统高电压VGH。

在图3中，如上文所描述，由于上拉电路110的充电力充足，发光信号输出端OUT1在第一次上升时就能上拉至系统高电压VGH，使得发光信号输出端OUT1的上升波形近似于方波的上升波形。

需特别说明的是，第一时钟信号CLK1以及第二时钟信号CLK2的上升边缘与下降边缘的数量并不以图3中的实施例为限，其他上升边缘与下降边缘的数量均在本公开文件的范围内。因此，信号电路100在每次接收到第一时钟信号CLK1以及第二时钟信号CLK2皆会进行相同的动作。

通过连续下拉的操作，可以改善过往信号电路由于驱动力不足所造成的阶梯状发光信号的问题，使得发光信号的波形近似于方波，改善低灰阶下显示面板的表现。

图5根据一些实施例示出信号电路500的电路示意图。信号电路500相似于信号电路100，但是相异之处在于：第五晶体管T5与第六晶体管T6的相交处不耦接至第三晶体管T3的栅极以及第四晶体管T4的栅极，而是耦接至第二发光信号输出端OUT2，且信号电路200进一步包含第八晶体管T8，第八晶体管T8耦接至相反相位的电压信号源STV_X与第五晶体管T5的栅极之间。在一些实施例中，第二发光信号输出端OUT2所输出的信号为第一发光信号输出端OUT1所输出的信号的反相信号。

图5的信号电路500具有与图2的信号电路100相同的功能，可以通过第一时钟信号CLK1以及第二时钟信号CLK2将第一发光信号输出端OUT1以及第二发光信号输出端OUT2进行快速的下拉。

以图5的实施例中第一发光信号输出端OUT1的下拉为例，请同样参阅图3的信号波形图，信号电路500在时间t1a1以及时间t2a1之间，由于第二晶体管T2的导通，使得第一晶体管T1的栅极接收到低电平的电压信号源STV，进一步使第一晶体管T1导通，让发光信号输出端OUT1开始往系统低电压VGL下拉。换句话说，在时间t1a1以及时间t2a1之间，信号电路500开始将发光信号输出端OUT1往系统低电压VGL下拉。在到达时间t2a1时，因第一晶体管T1的栅极电压再次下拉(因第二时钟信号CLK2的下降缘)，进一步加强第一晶体管T1的导通状况，使得发光信号输出端OUT1再加速往系统低电压VGL下拉。因此，信号电路500的电路架构也能实现发光信号输出端OUT1在下降期间的连续两次下拉。

同样地，信号电路500的晶体管T1～T8可以皆为PMOS晶体管或是皆为NMOS晶体管。

同样情况，信号电路500的电路架构也能实现发光信号输出端OUT1在上升期间的快速上拉。

通过本公开文件中所提到的作法，可以在保持以往信号电路体积较小的优势之外，改善发光信号的输出状况，提升显示面板在低灰阶时的表现。

前文概述了数个实施例的特征，使得熟习此项技术者可更好地理解本公开的实施方式。熟习此项技术者应了解，可易于使用本公开作为设计或修改其他工艺及结构的基础以便实施本文所介绍的实施例的相同目的及/或实现相同优势。熟习此项技术者亦应认识到，此类等效结构并未脱离本公开的构思及范围，并且可在不脱离本公开的构思及范围的情况下在本文中实施各种变化、取代及修改。

Claims (10)

1.一种信号电路，包含：

一上拉电路，耦接到一第一发光信号输出端，用以上拉该发光信号输出端的电压电平；以及

一下拉电路，耦接到该第一发光信号输出端，用以下拉该发光信号输出端的电压电平，该下拉电路包含：

一第一晶体管，耦接于一系统低电压与该第一发光信号输出端之间；

一第二晶体管，耦接于一电压信号源与该第一晶体管的栅极之间，该第二晶体管的栅极接收一第一时钟信号，该电压信号源具有一高电平以及一低电平；以及

一第一电容，该第一电容的一端耦接至该第一晶体管的栅极，该第一电容的另一端接收一第二时钟信号，该第二时钟信号与该第一时钟信号部分重叠。

2.如权利要求1所述的信号电路，其中该第一时钟信号以及该第二时钟信号各自包含一下降边缘以及一上升边缘，且该第二时钟信号的该下降边缘介于该第一时钟信号的该下降边缘与该上升边缘之间。

3.如权利要求1所述的信号电路，其中该上拉电路包含：

一第三晶体管，耦接至一系统高电压与该第一发光信号输出端之间；

一第四晶体管，耦接至该系统高电压与该第一晶体管的栅极之间，该第四晶体管的栅极耦接至该第三晶体管的栅极；

一第五晶体管，耦接至该系统低电压；

一第六晶体管，耦接至该系统高电压与该第五晶体管之间，该第六晶体管的栅极耦接至该第一晶体管的栅极；

一第七晶体管，耦接至该系统高电压与该第五晶体管的栅极之间，该第七晶体管的栅极耦接至该电压信号源；以及

一第二电容，该第二电容的一端耦接至该第五晶体管的栅极，该第二电容的另一端接收该第一时钟信号。

4.如权利要求3所述的信号电路，其中

该第三晶体管的栅极以及该第四晶体管的栅极耦接至该第五晶体管与该第六晶体管的相交处。

5.如权利要求3所述的信号电路，其中

该第三晶体管的栅极以及该第四晶体管的栅极耦接至一第二发光信号输出端；以及

进一步包含一第八晶体管，该第八晶体管耦接至相反相位的该电压信号源与该第五晶体管的栅极之间，该第八晶体管的栅极耦接至该第一时钟信号。

6.如权利要求3所述的信号电路，其中

当该信号电路接收到该第一时钟信号以及该第二时钟信号，若该电压信号源位于该低电平，该下拉电路会下拉该第一发光信号输出端的电压电平。

7.如权利要求3所述的信号电路，其中

当该信号电路接收到该第一时钟信号以及该第二时钟信号，若该电压信号源位于该高电平，该上拉电路会上拉该第一发光信号输出端的电压电平。

8.一种信号电路的控制方法，包含：

开启一系统高电压、一系统低电压以及一电压信号源；

输入一第一时钟信号至该信号电路，一下拉电路下拉一第一发光信号输出端的电压电平；以及

输入一第二时钟信号至该信号电路，该下拉电路再次下拉该第一该发光信号输出端的电压电平。

9.如权利要求8所述的控制方法，其中该第一时钟信号以及该第二时钟信号各自包含一下降边缘以及一上升边缘，该第一时钟信号与该第二时钟信号部分重叠，且该第二时钟信号的该下降边缘介于该第一时钟信号的该下降边缘与该上升边缘之间。

10.如权利要求8所述的控制方法，进一步包含：

输入该第一时钟信号至该信号电路，一上拉电路上拉该第一发光信号输出端的电压电平。

Images