CN114579152A - 一种fpga下载器及其下载速度调节方法 - Google Patents

Abstract

本发明提供了一种FPGA下载器及其下载速度调节方法，该方法包括：在码流文件内设置标识码，所述标识码用于标注下载速度；在码流传输中，当检测到标识码，且基于检测到的标识码确定当前下载速度需要变换时，先以原速度继续下载Y个码流；基于检测到的所述标识码，更改对应的基础传输单元BYTE填充方式，然后以检测到的标识码对应的倍速下载剩余码流；若码流下载完毕，则结束本次下载；否则，继续执行数据传输。本方案使得在支持eHiway所有FPGA芯片下载的同时，尽量缩短下载时间；支持不同型号FLASH不同烧写速度，使得可以采用统一的下载器，极大减少售后技术支持的工作量。

Description

一种FPGA下载器及其下载速度调节方法

技术领域

本发明属于集成电路设计领域，尤其涉及一种下载速度可调节的FPGA下载器，及其对应的下载速度调节方法。

背景技术

现场可编程门阵列(Field Programmable Gate Array, FPGA)作为专用集成电路(ASIC)领域中的一种半定制电路而出现，既解决了定制电路功能固定的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA的逻辑功能按照用户对器件编程来确定，集成度很高。随着FPGA技术的发展，FPGA市场已经涉及到通信、工业控制、机器人、图像处理及消费类电子等各个领域。

FPGA下载器将码流下载到FPGA芯片进行配置时，下载速度快慢决定下载所需的时间，下载速度越快则需要时间越短。但是FPGA芯片初始时工作在低频率，只能接受FPGA下载器采用正常速度下载，并不能适应高速下载，在经过提高频率到高频率后，才能适应高速下载。

FPGA下载器将码流烧写到FLASH时，由于不同型号FLASH支持不同烧写速度，因此FPGA下载器需要针对不同型号FLASH采用不同下载速度，避免速度不匹配导致传送数据丢失而出现烧写错误。而目前，没有有效的方式能够在烧写到不同FLASH时进行方便的码流下载速度调节。

发明内容

为解决上述问题，本发明提出的FPGA下载器下载速度可以调节，能够很好的满足下载FPGA和烧写FLASH时，下载速度变化的需求。提出在码流文件内预设标识码，该标识码表示不同下载速度，例如正常速度(1倍速)，2倍速，3倍速，4倍速等等，计为S_i倍速。

具体而言，本发明提供了以下技术方案：

一方面，本发明提供了一种FPGA下载器下载速度调节方法，该方法包括：

步骤1、在码流文件内设置速度标识码，所述速度标识码用于标注下载器的下载速度；

步骤2、在码流传输过程中，当检测到所述速度标识码，且检测到的速度标识码对应的倍速大于当前工作速度时，先以当前工作速度继续下载特定数量个码流；

步骤3、基于检测到的所述速度标识码，更改对应的基础传输单元BYTE填充方式，然后以检测到的速度标识码对应的倍速下载剩余码流；

步骤4、若码流下载完毕，则结束本次下载；否则，返回步骤2。

通过速度标识码的设置，可以针对不同的传输数据以及传输对象，调整数据的传输速度，并且可以直接通过速度标识码的方式，方便地控制传输的过程。

此处需要说明的是，步骤2中，将检测到的速度标识码对应的倍速赋值给工作速度C，这一步骤可以设置在步骤2中，也可以设置在步骤3中以执行，其目的是为了记录当前的下载速度，以为后续的下载倍速比较而准备，因此，该“将检测到的速度标识码对应的倍速赋值给工作速度C”如果放在步骤3中执行，则也应当视为落入了本发明的保护范围之内。

优选的，所述速度标识码包含下载速度、速度属性，所述下载速度表示S_i倍速，所述速度属性表示速度变化要求，所述速度变化要求至少包括：保持原工作速度，以K表示；逐步变化下载速度，以F表示。此处需要指出的是，该些字母仅为了方便表述，不作为对本发明保护范围的限定来理解。

优选的，所述步骤2进一步包括：

当存在多个速度标识码时，当其中相邻两个速度标识码满足P_k+1对应的倍速（即S_k+1）大于等于P_k对应的倍速（即S_k）时，P_k+1和P_k两位置之间的码流数量M_k大于等于特定数量个码流；

所述特定数量个码流由前一速度标识码P_k对应的倍速及偏移参数B决定；所述偏移参数B表示特定数量码流中需要偏移的最低字节数。

通过这一设置，有效保证了在下载、传输速度发生变化时，对应的工作频率可以达到数据下载的速度要求。

优选的，所述步骤2进一步包括：

当所述速度标识码为两个或两个以上时，当检测到的速度标识码对应的倍速小于等于当前下载倍速时，则检测速度属性；

当速度属性为K时，则以当前的工作速度C继续下载，保持工作速度C不变；当速度属性为F时，则直接以检测到的速度标识码对应的倍速下载，并将检测到的速度标识码对应的倍速赋值给工作速度C。

优选的，所述特定数量的求解方式为：设当前检测到的速度标识码为P_k，则特定数量Y为：

Y=B+X；

X= S_k-1 - (速度标识码自身长度 + B) % S_k-1

其中，S_k-1表示速度标识码P_k-1对应的倍速；B为偏移参数，表示特定数量码流中需要偏移的最低字节数。

优选的，所述步骤3中，更改对应的基础传输单元BYTE填充方式具体为：

当下载速度是S_i倍速时，将i个bit填充到一定数量的BYTE中,i表示倍速值；当S_i倍速超过8倍速时，则使用多个BYTE。

优选的，当使用多个BYTE时，填充进去的i个bit连续。

优选的，当填充的BYTE未被i个bit的有效数据填充满时，空余的bit位设置为空或者作为无效数据。

优选的，当码流文件内仅有一个速度标识码时，该速度标识码所在位置之后的码流数量大于等于偏移参数B，且长度是该速度标识码对应倍速的整数倍；

所述偏移参数B表示特定数量码流中需要偏移的最低字节数。

对于仅有一个速度标识码的情况，对于速度标识码的设置位置进行两项限定，可以更有效确保整个倍速下载的过程中不存在数据传输错误，并且对FPGA芯片起到一定的保护作用。

另一方面，本发明还提供了一种FPGA下载器，该FPGA下载器包括接口模块、速度调节模块；

所述接口模块用以将FPGA下载器与FPGA芯片连接，并通过与速度调节模块的数据交互执行如上所述的FPGA下载器下载速度调节方法。

与现有技术相比，本发明技术方案的有益效果如下：

下载速度可以调节使得在支持eHiway所有FPGA芯片下载的同时，尽量缩短下载时间；支持不同型号FLASH不同烧写速度使得可以采用统一的下载器，这极大的减少售后技术支持的工作量。

附图说明

为了更清楚地说明本发明具体实施方式或现有技术中的技术方案下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例的只有一个速度标识码时的码流结构图；

图2为本发明实施例的包含多个速度标识码时的码流结构图；

图3为本发明实施例的只有一个速度标识码时的码流下载流程；

图4为本发明实施例的具有多个速度标识码时的码流下载流程；

图5为本发明实施例的X、Y值求解示意图；

图6为本发明实施例的6倍速BYTE填充情况示意图；

图7为本发明实施例的10倍速BYTE填充情况示意图。

具体实施方式

下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

下面结合具体的实施方式及说明书附图对本发明做进一步的解释说明。

本发明提出的FPGA下载器下载速度可以调节，可以很好的满足下载FPGA和烧写FLASH时，下载速度变化的需求。提出在码流文件内预设一个或多个速度标识码，该速度标识码由下载速度和速度属性两部分组成，例如下载速度可以是正常速度(1倍速)，2倍速，3倍速，4倍速等等，计为S_i倍速。速度属性可以是K(Keep)或者F(Follow)，其中K表示芯片收到速度标识码后，保持芯片原有工作速度；F表示芯片收到速度标识码后，其工作速度逐步变化，最后达到下载速度值的速度。

根据不同下载速度采用不同方式填充基础传输单元BYTE。先正常速度下载特定数量Y_i个码流，然后以S_i倍速下载剩余码流。

在一个具体的实施例中，本发明的技术方案可以通过以下方式实现：

FPGA下载器首先用正常速度下载码流，同时监测码流文件内速度标识码。当监测到速度标识码后，继续按照正常速度下载特定数量Y_i的码流，特定数量Y_i个码流下载完成后再按照S_i倍速下载，直到码流全部下载完成。

在一个更为优选的实施方式中，速度标识码在码流文件中的位置顺序编号为P₁，P₂，…，P_j，表示码流在当前位置时的下载速度和速度属性。例如编号P₃的具体值是S₅K，表示在P₃码流位置时，下载速度是5倍速，芯片保持原有工作速度。

如果码流文件内只有一个速度标识码，则一般设置其编号是P₁，编号之前的码流数量A可以是0个或者多个；编号P₁之后的码流数量是M₁。设置P₁位置时，需要确保M₁大于或者等于一特定的偏移参数B，表示特定数量Y码流中需要偏移的最低字节数，是一个经验值，基于不同FPGA芯片的特性进行调整，例如，该B可以1024、2048、4096等，并且长度是P₁对应倍速的整数倍。此时的码流结构可参考图1所示。

下面以包含多个速度标识码为例，参考图2，如果码流文件内有2个及以上速度标识码，假设位于第一个的编号P₁的速度标识码之前的码流数量A是0个或者多个；最后1个编号P_j之后的码流数量是M_j，其他两个相邻编号P_k和P_k+1之间的码流数量是M_k。如果P_k+1速度大于P_k速度，则设置P_k+1和P_k位置时，需要确保M_k长度大于或者等于特定数量Y个码流，Y值计算方法随后给出。

此处，以FPGA芯片由低工作频率上升为一更高工作频率为例。特定数量Y值依赖于FPGA芯片从低工作频率提高到高工作频率所需要的时间。具体来说，FPGA芯片收到FPGA下载器发送的标识码后，开始提高工作频率，经过一段时间后达到高工作频率，在该时间内接收到的码流数量记为Min个码流。因此只要Y值大于等于Min值，FPGA下载器发送Y个码流后，FPGA芯片一定是高工作频率，可以适应后面以S_i倍速下载。

当进行下载速度调节前，需要记录芯片当前的工作速度C。

在一个更为优选的实施方式中，依据不同下载速度采用不同方式填充基础传输单元BYTE。此处，我们依据码流文件内包含的速度标识码的数量不同，对下载速度调节的过程进行说明。

一、当码流文件中只有一个速度标识码时

参考图3所示，当码流文件内只有一个速度标识码时，FPGA下载器用正常速度，即S₁倍速下载码流，在下载过程中检测是否有速度标识码；当检测到速度标识码时，即直到速度标识码P₁位置后，继续以正常速度，即S₁倍速下载后面特定数量Y个码流，当Y个码流下载完毕后，按照P₁速度下载剩余的M₁码流，直到数据码流传输结束，即相应的文件数据传输结束。此处需要补充说明的是，在一个优选的实施方式中，在码流文件中预设值的速度标识码的数量是提前知晓的，即在预设速度标识码时，其总共含有的速度标识码的个数是已知的，因此，当仅有一个速度标识码时，不需要将改变倍速后的速度赋值给工作速度C，仅依据改变后的倍速进行下载，至文件下载完毕即可。当然，更进一步的，针对只设置一个速度标识码的情况，可以不设置工作速度这一变量，仅需要能够实现判断速度标识码对应的倍速与原下载速度的倍速之间的大小关系即可。

二、当存在2个或2个以上速度标识码时

参考图4所示，FPGA下载器用正常速度，例如S₁倍速下载码流，并随时检测是否有速度标识码，当到达第一个速度标识码P₁位置后，继续以原倍速下载后面特定数量Y₁个码流，并将P₁速度赋值给芯片当前工作速度C，然后按照P₁速度下载码流M₁剩余的码流，并继续检测速度标识码，直到下一个速度标识码所在的P₂位置。

达到P₂位置时，判断P₂速度和芯片当前工作速度C孰大孰小。

如果P₂速度大于C，即此时刻下载速度大于芯片当前工作速度。基于速度P₂，计算需要后续下载的特定数量Y₂个码流的数量，按照芯片当前工作速度C下载速度标识码P₂自身所包含的数据以及特定数量Y₂个码流，P₂自身和Y₂个码流下载完后，再按照P₂速度下载M₂剩余的码流，直到文件结束或者检测到第三个速度标识码P₃的位置。此时将P₂速度赋值给芯片当前工作速度C。

如果P₂速度小于C，即此时刻下载速度小于芯片当前工作速度。直接按照P₂速度下载M₂的码流，直到文件结束或者到下一个速度标识码P₃的位置。同时判断P₂速度属性，如果速度属性是K，则芯片当前工作速度C保持不变；如果速度属性是F，则将P₂速度赋值给芯片当前工作速度C。

如果P₂速度等于C，即此时刻下载速度等于芯片当前工作速度。保持P₂速度下载M₂的码流，直到文件结束或者到下一个速度标识码P₃的位置，保持芯片当前工作速度C不变。

达到P₃位置时，判断P₃速度和芯片当前工作速度C孰大孰小。过程和达到P₂位置时的处理过程完全类似，依此类推，直到整个文件码流下载完成。

在又一个具体的实施方式中，当FPGA芯片处于低工作速度P_k-1时，下载器以低工作速度发送码流。FPGA芯片收到高工作速度标识码P_k后，开始提高工作速度，经过一段时间后达到高工作速度。在该时间内下载器一直以低工作速度发送码流，该时间内发送的码流数量记为Min个码流。FPGA下载器在发送Min个码流后，FPGA芯片一定是高工作速度，可以适应后面的高速下载。由于Min难以精确得到，我们可以定义Y为大于等于Min的经验值，并且使得剩下的码流是高速度P_k的倍数，这样，我们就可以确定以原速度后续下载的特定数量Y个码流的具体值。

在一特定的实施方式中，以某FPGA芯片为例，该Y值是(2048+X)bit，其中X是0，1，2，…，(P_k的速度-1)，P_k的速度即为速度标识码P_k对应的倍速S_k。

X值的计算方法是：

X = S_k-1 - (速度标识码自身长度 + B) % S_k-1。

Y值的计算方法是：

Y = B + X

X值、Y值示意图参考图5所示，S_k-1表示速度标识码P_k-1对应的下载速度，即倍速。其中限定条件是，设置P_k-1和P_k位置时，需要确保以P_k-1速度下载的码流的长度Z是P_k-1的整数倍。其中，参数B为偏移参数，表示特定数量Y码流中需要偏移的最低字节数，是一个经验值，基于不同FPGA芯片的特性进行调整，例如，该B可以1024、2048、4096等。

在又一个具体的实施方式中，在FPGA进行数据码流下载时，下载器的通用数据传输格式是以BYTE为单位。因此正常速度(即1倍速)是将1bit码流数据填充到1个BYTE中，传输时将该BYTE进行下载。S_i倍速则是将i个bit填充到一定数量的BYTE内，如果超过8倍速则一般使用多个BYTE，其中，i表示倍速值，例如S₅表示5倍速。

6倍速填充情况参见图6所示。除去2bit无效数据外，将6个bit填充到1个BYTE内，形成一个BYTE，进行后续的传输及下载。

当超过8倍速时则使用多个BYTE，以10倍速为例，由于其超过了8倍速，一个BYTE无法容纳相应的码流，因此，此处可以选用2个BYTE进行填充，其中10bit为要传输或下载的数据，空余6个bit为无效数据，其填充情况如图7所示。

对FPGA进行配置和对FLASH进行烧写时，通过在码流文件内适当位置预设一个或多个速度标识码，可以起到发送速度可以调节的作用。

在又一个具体的实施例中，本发明还提供了一种FPGA下载器，该FPGA下载器包括接口模块、速度调节模块；

所述接口模块用以将FPGA下载器与FPGA芯片连接，并通过与速度调节模块的数据交互执行如上实施例中所述的FPGA下载器下载速度调节方法。

更进一步的，FPGA下载器还包括电源电路模块、电平转换模块、有源晶振；该电源电路模块可以为接口模块、速度调节模块供电，确保其正常工作。

更进一步的，所述FPGA下载器接口模块还可以与主机进行连接，以从主机接收数据或者向主机上传数据。该接口模块中，与主机之间的接口可以采用USB接口等，该主机可以是电脑等。

更进一步的，所述FPGA下载器还包括电平转换模块，所述电平转换模块用以调节下载器中不同模块的工作电平。

本方案在又一种实施方式下，可以通过一种电子设备的方式来实现，该设备可以包括执行上述各个实施方式中各个或几个功能的相应模块，或者搭载如上实施例所记载的FPGA下载器。因此，可以由相应模块执行上述各个实施方式的每个步骤或几个步骤，并且该设备可以包括这些模块中的一个或多个模块。模块可以是专门被配置为执行相应步骤的一个或多个硬件模块、或者由被配置为执行相应步骤的处理器来实现、或者存储在计算机可读介质内用于由处理器来实现、或者通过某种组合来实现。

该电子设备可以利用总线架构来实现。总线架构可以包括任何数量的互连总线和桥接器，这取决于硬件的特定应用和总体设计约束。总线将包括一个或多个处理器、存储器和/或硬件模块的各种电路连接到一起。总线还可以将诸如外围设备、电压调节器、功率管理电路、外部天线等的各种其它电路连接。

流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现特定逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本方案的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本方案的实施方式所属技术领域的技术人员所理解。处理器执行上文所描述的各个方法和处理。例如，本方案中的方法实施方式可以被实现为软件程序，其被有形地包含于机器可读介质，例如存储器。在一些实施方式中，软件程序的部分或者全部可以经由存储器和/或通信接口而被载入和/或安装。当软件程序加载到存储器并由处理器执行时，可以执行上文描述的方法中的一个或多个步骤。备选地，在其他实施方式中，处理器可以通过其他任何适当的方式(例如，借助于固件)而被配置为执行上述方法之一。

在流程图中表示或在此以其他方式描述的逻辑和/或步骤，可以具体实现在任何可读存储介质中，以供指令执行系统、装置或设备(如基于计算机的系统、包括处理器的系统或其他可以从指令执行系统、装置或设备取指令并执行指令的系统)使用，或结合这些指令执行系统、装置或设备而使用。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体（Read-Only Memory，ROM）或随机存储记忆体（Random AccessMemory，RAM）等。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种FPGA下载器下载速度调节方法，其特征在于，所述方法包括：

步骤1、在码流文件内设置速度标识码，所述速度标识码用于标注下载器的下载速度；

步骤2、在码流传输过程中，当检测到所述速度标识码，且检测到的速度标识码对应的倍速大于当前工作速度时，先以当前工作速度继续下载特定数量个码流；

步骤3、基于检测到的所述速度标识码，更改对应的基础传输单元BYTE填充方式，然后以检测到的速度标识码对应的倍速下载剩余码流；

步骤4、若码流下载完毕，则结束本次下载；否则，返回步骤2。

2.根据权利要求1所述的方法，其特征在于，所述速度标识码包含下载速度、速度属性，所述下载速度表示S_i倍速，所述速度属性表示速度变化要求，所述速度变化要求至少包括：保持原工作速度，以K表示；逐步变化下载速度，以F表示。

3.根据权利要求1所述的方法，其特征在于，所述步骤2进一步包括：

当存在多个速度标识码时，当其中相邻两个速度标识码满足P_k+1对应的倍速大于等于P_k对应的倍速时，P_k+1和P_k两位置之间的码流数量M_k大于等于特定数量个码流；

所述特定数量个码流由前一速度标识码P_k对应的倍速及偏移参数B决定；所述偏移参数B表示特定数量码流中需要偏移的最低字节数。

4.根据权利要求2所述的方法，其特征在于，所述步骤2进一步包括：

当所述速度标识码为两个或两个以上时，当检测到的速度标识码对应的倍速小于等于当前下载倍速时，则检测速度属性；

当速度属性为K时，则以当前的工作速度C继续下载，保持工作速度C不变；当速度属性为F时，则直接以检测到的速度标识码对应的倍速下载，并将检测到的速度标识码对应的倍速赋值给工作速度C。

5.根据权利要求1所述的方法，其特征在于，所述特定数量的求解方式为：设当前检测到的速度标识码为P_k，则特定数量Y为：

Y=B+X；

X= S_k-1 - (速度标识码自身长度 + B) % S_k-1

其中，S_k-1表示速度标识码P_k-1对应的倍速；B为偏移参数，表示特定数量码流中需要偏移的最低字节数。

6.根据权利要求1所述的方法，其特征在于，所述步骤3中，更改对应的基础传输单元BYTE填充方式具体为：

当下载速度是S_i倍速时，将i个bit填充到一定数量的BYTE中,i表示倍速值；当S_i倍速超过8倍速时，则使用多个BYTE。

7.根据权利要求6所述的方法，其特征在于，当使用多个BYTE时，填充进去的i个bit连续。

8.根据权利要求6所述的方法，其特征在于，当填充的BYTE未被i个bit的有效数据填充满时，空余的bit位设置为空或者作为无效数据。

9.根据权利要求1所述的方法，其特征在于，当码流文件内仅有一个速度标识码时，该速度标识码所在位置之后的码流数量大于等于偏移参数B，且长度是该速度标识码对应倍速的整数倍；

所述偏移参数B表示特定数量码流中需要偏移的最低字节数。

10.一种FPGA下载器，其特征在于，所述FPGA下载器包括接口模块、速度调节模块；

所述接口模块用以将FPGA下载器与FPGA芯片连接，并通过与速度调节模块的数据交互执行如权利要求1-9任一所述的FPGA下载器下载速度调节方法。

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