CN114496773A - 存储电容器的制造方法及其存储电容器 - Google Patents

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Abstract

本发明提供了一种存储电容器的制造方法及其存储电容器，包括：提供半导体衬底；形成第一掩膜层；刻蚀第一掩膜层，形成第一沟槽；形成第二掩膜层，使得形成第二沟槽，去除第一掩膜层上方的第二掩膜层、第一掩膜层、以及位于第二沟槽的底部的第二掩膜层；依次形成第三掩膜层、第四掩膜层和第五掩膜层；对第四掩膜层和第五掩膜层研磨减薄至暴露出第二掩膜层；形成第三沟槽和位于边界处的U形开口；刻蚀半导体衬底，于半导体衬底内形成第四沟槽；去除第三掩膜层、第四掩膜层、第五掩膜层；形成绝缘层；形成位于绝缘层上的第一介质层；形成第一导电层、第二介质层和第二导电层，该方法能够节省光刻次数、降低生产成本。

Description

存储电容器的制造方法及其存储电容器
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种存储电容器的制造方法及 其存储电容器。
背景技术
存储电容器的单位存储单元一般包括一个存储电容及一个MOS晶体管。其 存储密度的增加需要单位面积上集成更多的存储单元以及单位存储单元存储更 多的信息。随着半导体技术集成度和芯片性能要求的提高，芯片面积不断缩小， 为了实现单位面积上集成更多的存储单元，所需要的光刻步骤随之增加，对光 刻工艺的要求也越来越高，相应增加了工艺复杂度，提高了生产成本。
因此，有必要提供一种新型的存储电容器的制造方法以改善现有技术中存 在的上述问题。
发明内容
本发明的目的在于提供一种存储电容器的制造方法及其存储电容器，用以 在保证存储电容器性能的前提下，降低对光刻机光刻精度的要求，从而降低了 工艺复杂度和生产成本。
为实现上述目的，本发明的一种存储电容器的制造方法，包括：
提供半导体衬底；形成位于所述半导体衬底上的第一掩膜层；刻蚀所述第 一掩膜层，形成第一沟槽；形成位于所述第一沟槽的底部和侧壁，以及所述第 一掩膜层上方的第二掩膜层，使得形成第二沟槽，所述第二沟槽的槽宽和槽深 均小于所述第一沟槽的槽宽和槽深；去除所述第一掩膜层上方的第二掩膜层、 所述第一掩膜层、以及位于所述第二沟槽的底部的第二掩膜层；依次形成位于 所述剩余第二掩膜层上的第三掩膜层、所述第三掩膜层上的第四掩膜层和所述 第四掩膜层上的第五掩膜层；对所述第四掩膜层和第五掩膜层研磨减薄至暴露 出所述第二掩膜层；去除所述第二掩膜层和部分第四掩膜层，形成第三沟槽和 位于边界处的U形开口；以所述第三沟槽周围的第三掩膜层、所述部分第四掩 膜层、所述第五掩膜层作为阻挡层，刻蚀所述半导体衬底，于所述半导体衬底 内形成第四沟槽；去除所述第四沟槽上方的作为阻挡层的第三掩膜层、所述第 四掩膜层、所述第五掩膜层；形成位于所述第四沟槽的侧壁、所述第四沟槽的 底部，以及所述U形开口和所述半导体衬底上的绝缘层；形成位于所述绝缘层 上的第一介质层；形成位于所述第一介质层上的第一导电层；形成位于所述第 一导电层上的第二介质层；形成位于所述第二介质层上的第二导电层。
可选地，形成位于所述第四沟槽上的介质层和导电层，包括：
形成位于所述第四沟槽的侧壁、所述第四沟槽的底部以及半导体衬底上的 绝缘层；形成位于所述绝缘层上的第一介质层；形成位于所述第一介质层上的 第一导电层；形成位于所述第一导电层上的第二介质层；形成位于所述第二介 质层上的第二导电层。
可选地，所述方法还包括：形成位于所述第二导电层上的第三介质层，并 进行平坦化处理；刻蚀所述第三介质层形成通孔，以暴露出所述第一导电层和 所述第二导电层。
可选地，所述方法还包括：在所述通孔内填充第三导电层，并刻蚀所述第 三导电层，以完成金属互联。
可选地，所述第一掩膜层、第二掩膜层、第三掩膜层、第四掩膜层和所述 第五掩膜层的材料均为氮化硅。
可选地，所述绝缘层的材料为介电常数大于3.9的材料中的至少一种。
可选地，所述绝缘层的材料包括二氧化锆、氧化铝、氮化硅、二氧化铪、 三氧化二钇、二氧化硅、五氧化二钽、氧化镧、二氧化钛中的至少一种。
可选地，所述导电层的材料为铜、铝或钨。
本发明提供的存储电容器的制造方法的有益效果在于：上述制造方法可以 在使用普通光刻胶的生产条件下，完成较高光刻精度的刻蚀，最终制造的沟槽 的槽宽较窄，这样有助于增大电容的表面积，提升存储电容器的容量，在保证 存储电容器性能的前提下，降低对光刻机光刻精度的要求，从而降低了工艺复 杂度和生产成本。
第二方面，本发明实施例还提供一种存储电容器，包括：半导体衬底；
依次位于所述半导体衬底上的绝缘层、绝缘层上的第一介质层、第一介质 层上的第一导电层、第一导电层上的第二介质层和第二介质层上的第二导电层， 其中，位于边界处的第一导电层和第二导电层形成U型折叠区；位于所述第二 导电层上的第三介质层和所述第三介质层上的第三导电层，所述第三导电层通 过通孔与所述第一导电层和所述第二导电层电连接。
本发明提供的存储电容器的有益效果在于：该存储电容器的存储电容器的 容量大，制造成本低，在保证存储电容器性能的前提下，降低对光刻机光刻精 度的要求，从而降低了工艺复杂度和生产成本。
附图说明
图1为本发明提供的一种存储电容器的制造方法的流程图；
图2为本发明一些实施例的中间结构的示意图；
图3为本发明又一些实施例的中间结构的示意图；
图4A至图4G为本发明又一些实施例中的中间结构的示意图；
图4H为本发明提供的一种存储电容器结构的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图， 对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例 是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本 领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都 属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应 当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的 “包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面 列举的元件或者物件及其等同，而不排除其他元件或者物件。
图1示出了一种存储电容器的制造方法流程示意图，图2分别示出了该示 例下各个工艺制备阶段的阶段性中间结构剖面示意图。
参见图1，本发明实施例提供的存储电容器的制造方法包括如下步骤：
S101，提供半导体衬底100。
示例性地，如图2中的(a)所示，半导体衬底100可以是N型或P型硅衬 底。所述半导体衬底100的材料包括硅、锗、锗化硅、碳化硅、砷化镓、镓化 铟中的一种或多种组合，所述半导体衬底100还可以为绝缘体上的硅半导体衬 底或者绝缘体上的锗半导体衬底。
S102，形成位于所述半导体衬底100上的第一掩膜层201。
示例性地，如图2中的(a)所示，第一掩膜层201可以是氮化硅、碳化硅、 氮氧化硅或碳氮化硅中的任意一种或多种。
S103，刻蚀所述第一掩膜层201，形成第一沟槽01。
示例性地，如图2中的(b)所示，通过在第一掩膜层201涂覆光刻胶，然 后进行图形化刻蚀，可以形成如图所示的第一沟槽01。该步骤采用的光刻胶可 以是成本相对便宜的光刻胶。
S104，形成位于所述第一沟槽01的底部和侧壁，以及所述第一掩膜层201 上方的第二掩膜层202，使得形成第二沟槽02，所述第二沟槽02的槽宽和槽深 均小于所述第一沟槽01的槽宽和槽深。
示例性地，如图2中的(c)所示，去除第一掩膜层201上涂覆的光刻胶， 然后淀积一层多晶硅，可以形成如图所示的第二沟槽02，多晶硅可以是氮化硅、 碳化硅、氮氧化硅或碳氮化硅中的任意一种或多种。该步骤采用的光刻胶仍然 可以是成本相对便宜的光刻胶。
S105，去除所述第一掩膜层上方的第二掩膜层202、所述第一掩膜层201、 以及位于所述第二沟槽02的底部的第二掩膜层202。
示例性地，经过一次刻蚀，去除所述第一掩膜层201上方的第二掩膜层202、 以及位于所述第二沟槽02的底部的第二掩膜层202，之后，剩余的第一掩膜层 201和第二掩膜层202的结构如图2中的(d)所示。之后，进一步再经过一次 刻蚀，去除剩余第一掩膜层201，剩余的第二掩膜层202的结构如图2中的(e) 所示。
S106，依次形成位于所述剩余第二掩膜层202上的第三掩膜层203、所述第 三掩膜层203上的第四掩膜层204和所述第四掩膜层204上的第五掩膜层205。
示例性地，如图3中的(a)所示，在半导体衬底上形成第三掩膜层203， 之后，进一步地，如图3中的(b)所示，在所述第三掩膜层203的表面形成第 四掩膜层204；之后，如图3中的(c)所示，又所述第四掩膜层204表面形成 第五掩膜层205。第三掩膜层203、第四掩膜层204或第五掩膜层205可以是多 晶硅可以是氮化硅、碳化硅、氮氧化硅或碳氮化硅中的任意一种或多种。
S107，对所述第四掩膜层204和第五掩膜层205研磨减薄至暴露出所述第 二掩膜层202。
示例性地，对图3中的(c)所示的中间结构进行研磨，减薄至暴露出所述 第二掩膜层202，如图3中的(d)所示。
S108，去除所述第二掩膜层202和部分第四掩膜层203，形成第三沟槽03 和位于边界处的U形开口。
示例性地，通过湿法刻蚀或干法刻蚀，去除图3中的(d)所示的全部第二 掩膜层202，以及部分第四掩膜层203，形成如图3中的(e)所示的第三沟槽 03。
S109，以所述第三沟槽03周围的第三掩膜层203、所述部分第四掩膜层204、 所述第五掩膜层205作为阻挡层，刻蚀所述半导体衬底100，于所述半导体衬底 100内形成第四沟槽04。
示例性地，以所述第三沟槽03周围的第三掩膜层203、所述第四掩膜层204、 所述第五掩膜层205作为阻挡层，对如图3中的(e)所示的第三沟槽03进行 图形化刻蚀，从而刻蚀部分半导体衬底100，从而在半导体衬底100内形成第四 沟槽04，如图3中的(f)所示。从图中可见，第四沟槽04的槽宽较窄，这样 有助于增大电容的表面积，提升存储电容器的容量。
S110，去除所述第四沟槽上方的作为阻挡层的第三掩膜层、所述第四掩膜 层、所述第五掩膜层。
示例性地，去除所述第四沟槽上方的作为阻挡层的第三掩膜层、所述第四 掩膜层、所述第五掩膜层之后的中间结构如图3中的(g)所示。
S111，形成位于所述第四沟槽的侧壁、所述第四沟槽的底部，以及所述U 形开口和所述半导体衬底上的绝缘层。
可选地，所述绝缘层的材料为介电常数大于3.9的材料中的至少一种。可选 地，所述绝缘层的材料包括二氧化锆、氧化铝、氮化硅、二氧化铪、三氧化二 钇、二氧化硅、五氧化二钽、氧化镧、二氧化钛中的至少一种。绝缘层用于将 导电层与半导体衬底隔离，避免漏电。
S112，形成位于所述绝缘层上的第一介质层。
值得说明的是，下述图4A至图4H中的中间结构剖面图，并未示出绝缘层 和第一介质层。为了便于理解，图4A示意了U形开口位置的局部放大图，该 放大图中示意出了绝缘层3011和第一介质层3012。
S113，形成位于所述第一介质层上的第一导电层301。
示例性地，如图4A所示，通过沉积在所述第一介质层上形成第一导电层 301。
S114，形成位于所述第一导电层上的第二介质层302。
示例性地，如图4B所示，形成位于所述第一导电层301上的第二介质层 302。
S115，形成位于所述第二介质层302上的第二导电层303。
示例性地，如图4C所示，形成位于所述第二介质层302上的第二导电层 303。
可选地，上述方法还包括如下步骤：形成位于所述第二导电层303上的第 三介质层304，并进行平坦化处理；刻蚀所述第三介质层304形成通孔，以暴露 出所述第一导电层301和所述第二导电层303。在所述通孔内填充第三导电层 305，并刻蚀所述第三导电层305形成通孔，以完成顶部金属互联。
示例性地，结合图4D来说，形成位于所述第二导电层303上的第三介质层 304，之后再进行平坦化处理，形成如图4E所示的中间结构的剖面示意图。如 图4F所示，通过一次刻蚀所述第三介质层304，以暴露出所述第一导电层301 和第二导电层303。在所述通孔内填充第三导电层305，如图4G所示。对上述 半导体结构进行封装之前，通过涂覆光刻胶和图形化刻蚀所述第三导电层307， 暴露部分第三导电层307，以完成顶部金属互联，如图4H所示。
可见，上述制造方法除了完成自对准边界，以及将图2中(c)所示的两个 第二沟槽02扩展为图4A中的九个第四沟槽04，实现多倍侧壁图形的制作，还 可以通过在边界的U形开口处形成导电层折叠区，实现在导电层电连接这一阶 段节省光刻次数，达到节省成本的目的。
本实施例中，该第二导电层303即为电容器的第一极板，所述第二导电层 303与所述第一导电层301通过第二介质层302隔离绝缘。第一导电层301和第 三导电层305之间电连接，共同组成存储电容器的第二极板，第三介质层304 和第二介质层302共同组成存储电容器极板间电介质。
一种可能的实施例中，第一导电层301、所述第二导电层303或第三导电层 305的材料可以为铜、铝或钨。
值得说明的是，上述半导体结构在形成第二导电层303之后，以及相传第 三导电层305之前，还可以沉积更多层数的介质层和导电层，本实施例对此不 再一一示出。
本实施例中，通过上述制造方法可以在使用普通光刻胶的生产条件下，完 成较高光刻精度的刻蚀，最终制造的沟槽的槽宽较窄，这样有助于增大电容的 表面积，提升存储电容器的容量，在保证存储电容器性能的前提下，降低对光 刻机光刻精度的要求，从而降低了工艺复杂度和生产成本。另外，通过在边界 的U形开口处形成导电层折叠区，实现在导电层电连接这一阶段节省光刻次数， 达到节省成本的目的。
虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员 来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解， 这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且， 在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。

Claims (8)

1.一种存储电容器的制造方法，其特征在于，包括：
提供半导体衬底；
形成位于所述半导体衬底上的第一掩膜层；
刻蚀所述第一掩膜层，形成第一沟槽；
形成位于所述第一沟槽的底部和侧壁，以及所述第一掩膜层上方的第二掩膜层，使得形成第二沟槽，所述第二沟槽的槽宽和槽深均小于所述第一沟槽的槽宽和槽深；
去除所述第一掩膜层上方的第二掩膜层、所述第一掩膜层、以及位于所述第二沟槽的底部的第二掩膜层；
依次形成位于剩余的第二掩膜层上的第三掩膜层、所述第三掩膜层上的第四掩膜层和所述第四掩膜层上的第五掩膜层；
对所述第四掩膜层和第五掩膜层研磨减薄至暴露出所述第二掩膜层；
去除所述第二掩膜层和部分第四掩膜层，形成第三沟槽和位于边界处的U形开口；
以所述第三沟槽周围的第三掩膜层、所述部分第四掩膜层、所述第五掩膜层作为阻挡层，刻蚀所述半导体衬底，于所述半导体衬底内形成第四沟槽；
去除所述第四沟槽上方的作为阻挡层的第三掩膜层、所述第四掩膜层、所述第五掩膜层；
形成位于所述第四沟槽的侧壁、所述第四沟槽的底部，以及所述U形开口和所述半导体衬底上的绝缘层；
形成位于所述绝缘层上的第一介质层；
形成位于所述第一介质层上的第一导电层；
形成位于所述第一导电层上的第二介质层；
形成位于所述第二介质层上的第二导电层。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括：
形成位于所述第二导电层上的第三介质层，并进行平坦化处理；
刻蚀所述第三介质层形成通孔，以暴露出所述第一导电层和所述第二导电层。
3.根据权利要求2所述的方法，其特征在于，还包括：
在所述通孔内填充第三导电层，并刻蚀所述第三导电层，以完成金属互联。
4.根据权利要求1至3任一项所述的方法，其特征在于，还包括：
所述第一掩膜层、第二掩膜层、第三掩膜层、第四掩膜层和所述第五掩膜层的材料均为氮化硅。
5.根据权利要求1至3任一项所述的方法，其特征在于，还包括：
所述绝缘层的材料为介电常数大于3.9的材料中的至少一种。
6.根据权利要求1至3任一项所述的方法，其特征在于，所述绝缘层的材料包括二氧化锆、氧化铝、氮化硅、二氧化铪、三氧化二钇、二氧化硅、五氧化二钽、氧化镧、二氧化钛中的至少一种。
7.根据权利要求1至3任一项所述的方法，其特征在于，所述第一导电层、第二导电层和第三导电层的材料均为铜、铝或钨。
8.一种存储电容器，其特征在于，包括：
半导体衬底；
依次位于所述半导体衬底上的绝缘层、绝缘层上的第一介质层、第一介质层上的第一导电层、第一导电层上的第二介质层和第二介质层上的第二导电层，其中，位于边界处的第一导电层和第二导电层形成U型折叠区；
位于所述第二导电层上的第三介质层和所述第三介质层上的第三导电层，所述第三导电层通过通孔与所述第一导电层和所述第二导电层电连接。
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