CN114388375A - 形成芯片封装体的方法和芯片封装体 - Google Patents

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Abstract

提供了一种形成芯片封装体的方法。所述方法可以包括：提供其上形成有导电材料层的可延展载体；和将可延展载体形状配合地装配到芯片以用可延展载体至少部分地包围芯片；其中，所述层至少部分地物理接触芯片，使得所述层电接触芯片的芯片接触部，且所述层形成再分布层。

Description

形成芯片封装体的方法和芯片封装体
技术领域
各种实施例总体上涉及一种形成芯片封装体的方法以及一种芯片封装体。
背景技术
半导体芯片的封装可能是昂贵的，因为它可能需要一组可能需要相当长的时间的串行工艺。一种这样的工艺可能是导线连接，这也可能是防止更大衬底的工艺，因此像面板工艺(MPPL)那样通过衬底面积降低成本。
另一个挑战可能是功率产品与逻辑器件和驱动器的异构集成：许多组装方法可能无法提供逻辑器件所需的精细结构，同时无法提供功率芯片所需的粗线、例如铜线。
通常，半导体芯片可以被接合到引线框架，然后它们可以进行导线连接和模制。特别是引线框架和用于导线连接的串行工艺可能涉及高昂的材料成本。此外，每个封装体平台可能需要专用设备和材料。对于像MPPL这样的面板解决方案，热超声导线连接可能是不可能的，因为在没有严重氧化问题的情况下，无法在那里提供的大面积上施加所需的温度。其它方法(如芯片嵌入)可能仍需要串行工艺、如激光钻孔。
发明内容
提供了一种形成芯片封装体的方法。所述方法可包括：提供其上形成有导电材料层的可延展载体；和将可延展载体形状配合地装配到芯片，以用可延展载体至少部分地包围芯片；其中，所述层至少部分地物理接触芯片，使得所述层电接触芯片的芯片接触部，且所述层形成再分布层。
附图说明
在附图中，相同的附图标记在不同的视图中通常指代相同的部分。附图不一定按比例绘制，而是重点通常放在说明本发明的原理上。在以下描述中，参考以下附图描述了本发明的各种实施例，其中：
图1示意性地示出了根据各种实施例的形成芯片封装体的方法；
图2示意性地示出了根据各种实施例的形成芯片封装体的方法；
图3示意性地示出了根据各种实施例的形成芯片封装体的方法；
图4和图5中的每一个示意性地示出了根据各种实施例的芯片封装体；
图6示意性地示出了根据各种实施例的形成芯片封装体的方法；
图7示意性地示出了根据各种实施例的形成芯片封装体的两种方法；
图8示意性地示出了根据各种实施例的形成芯片封装体的方法的详细方面；
图9A和图9B中的每一个示意性地示出了根据各种实施例的形成芯片封装体的方法；
图10A和图10B中的每一个示意性地示出了根据各种实施例的芯片封装体；
图11示出了形成用于芯片的接触结构的方法；和
图12示出了根据各种实施例的形成芯片封装体的方法的流程图。
具体实施方式
以下详细描述参考了附图，这些附图通过说明的方式示出了可以实践本发明的特定细节和实施例。
词语“示例性”在本文中用于表示“用作示例、实例或说明”。在此描述为“示例性”的任何实施例或设计不一定被解释为优选于或优于其它实施例或设计。
关于在侧面或表面“之上”形成沉积材料所使用的词“之上”，在本文中可以用于表示沉积材料可以“直接”形成，例如直接接触所述侧面或表面。关于在侧面或表面“之上”形成沉积材料所使用的词“之上”，在本文中也可以用于表示沉积材料可以“间接地”形成在所述侧面或表面上，其中一个或多个附加层被布置在所述侧面或表面与沉积材料之间。
本公开的各个方面被提供用于装置，并且本公开的各个方面被提供用于方法。应当理解，装置的基本特征也适用于方法，反之亦然。因此，为简洁起见，可能已省略此类特征的重复描述。
在各种实施例中，金属化介电(例如塑料)箔(介电箔也可称为“载体”)或铜箔的深拉延可用于形成3D互连结构。
在各种实施例中，金属化部可以是预结构化的。这可以允许通过提供具有不同金属厚度的互连结构来提供包括逻辑芯片和功率芯片的异构集成的批量前侧(FS)互连方法。
在各种实施例中，提供了一种形成半导体芯片封装体的方法，所述方法使用并行/半并行工艺替代导线连接。该工艺可以足够灵活以允许多种产品和对工艺变化的适应。此外，可以通过优化的工艺顺序提高精度。
在各种实施例中，封装体的布线可以通过金属箔和可延展的(可成形的)介电材料(载体)、优选聚合物材料的组合来实现。金属箔和/或载体可以被结构化为实现期望的功能并且随后可以被挤压在芯片之上。因此，金属箔(和载体，如果存在的话)可以形成为3D结构，形成电互连结构以及所有需要的接触部。换句话说，可以形成再分布层。在各种实施例中，针对机械稳定性和可靠性可以提供额外的模制包封。
在各种实施例中，可以结合金属形成(深拉延)和连接(超声波熔焊、锡焊、导电胶)的一般原理以形成用于芯片的电接触部和连接层。
图1至图3、图6、图7、图9A和图9B中的每一个以两个或更多个示意性剖视图序列示意性地示出了根据各种实施例的形成芯片封装体100的方法。在图3和图6中，附加地提供了概述所有垂直堆叠结构的俯视图，以增强对剖面所在位置的理解。
如图1至图3、图6、图7、图9A和图9B中的每一个中所示，可以提供其上形成有导电材料层(简称“层”)110的可延展载体112。
在各种实施例中，可延展载体112(与层110一起)可以形状配合地装配到芯片102以至少部分地用可延展载体112(和层110)包围芯片102。芯片102可以包括半导体衬底108和芯片接触部104。可以在芯片接触部104附近布置有介电材料106。芯片接触部104中的至少一个可以布置在芯片102的前侧102F上。在各种实施例中，另一个芯片接触部104可以布置在芯片102的背侧102B上。
通过形状配合装配工艺，可以实现层110至少部分地物理接触芯片102，使得层110电接触芯片102的芯片接触部104中的至少一个。所述层可以形成再分布层。
在各种实施例中，芯片接触部104中的至少一个可不与(再分布)层110接触并且可以被称为另外的芯片接触部104。层110的一部分(其可能会形成再分布的接触部)和另外的芯片接触部104可暴露在同一侧。
封装体100的暴露电接触部(由层110的多个部分和可选的原始的芯片接触部104形成的再分布的芯片接触部)的一侧可以称为芯片封装体100的前侧100F。
在图1和图2的示例性实施例中，前侧102F的芯片接触部104未连接到层110，并且与芯片封装体100的前侧100F处的再分布的背侧芯片接触部104一起暴露。
在图1和图2的示例性实施例中，仅形成了一个再分布芯片接触部，即再分布的芯片背侧接触部。
所述实施例完全能够形成DirectFET型封装体。由于芯片侧无论如何都可能处于漏极电位，因此层110与芯片侧表面之间的绝缘可能不是必需的。然而，在各种实施例中，粘附促进物770或粘合剂芯片绝缘层552可以设置在芯片102的侧面(参见例如图5或图7)。
在各种实施例中，沿着芯片102的侧面的层110可以承载与半导体衬底108不同的电位，其可以具有显著的导电性。在这种情况下，层110与半导体衬底108之间缺乏绝缘可能导致相关接触部104短路。
因此，可以在各种实施例中提供附加的芯片侧绝缘层440、552，其可以可选地附加地充当粘附层552(参见例如图4、图5或图7)。
在各种实施例中，可以在深拉延工艺之前在芯片102的侧面上提供绝缘层440、552或粘附促进物770。
换句话说，替代于处理裸露的半导体芯片102，可以使用类似用于扇出晶片级封装体(FoWLP)的重构裸片。芯片102因此可以在被载体/层组合112/110包围之前在其侧表面上设置有绝缘层440、552。
这意味着芯片102可以设置具有坚固的、不敏感的侧壁，其可以很好地适合于被挤压。此外，可以提供绝缘背侧(绝缘层440可以从所有侧面和从背侧102B包围芯片102)。这在图4的示例性实施例中示出。
在各种实施例中，绝缘层552可以通过在芯片侧表面上施加介电层552，例如氧化物、氮化物、酰亚胺或环氧树脂来实现。
在各种实施例中，绝缘层552、例如聚合物层可以施加在载体/层组合112/110上。一个示例性实施例在图6中示出。请注意，在俯视图中，示出了所有垂直堆叠元件的轮廓。换句话说，从顶部观察的视图并不意味着层110形成在绝缘层552上方。在图6的第二面板的剖视图中可以看到它形成在载体112与绝缘层552之间(在形成绝缘层552的区域中)。
换句话说，在层110上，可以预先施加作为结构化层552的绝缘层552，例如印刷或预先结构化并附接上。绝缘层552可以被配置为将层110的一部分与芯片102隔离，例如层110的大部分与芯片102隔离。绝缘层552可以是或包括与用作载体112的材料相同的材料(例如聚合物)，或者它可以是例如隔离粘合剂层，例如Tesa
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在各种实施例中，绝缘层552不仅可以施加在层110与芯片102之间，而且还可以施加在载体112与芯片102之间。
在各种实施例中，绝缘层552可以通过填充芯片侧与载体112(或相应地为层110)之间的间隙并安全地密封它来提供额外的优点。载体112的可以接触芯片前侧102F上的非焊盘区域的区域也可以以这种方式胶合。
在其中可能需要增加的粘附力但可能不需要绝缘或者其中层110将连接到绝缘层552(例如，聚合物层)的实施例中，可以提供粘附促进物770(参见图7)、例如表面粗糙化结构。粘附促进物770可以在深拉延之前施加到层110。
在各种实施例中，背侧芯片接触部104可以不连接到层110，或者芯片102可以不具有背侧芯片接触部(如图4的示例性实施例中那样)。
芯片102的前侧102F的再分布的芯片接触部104可以暴露在芯片封装体100的前侧100F处，在此，芯片102的背侧102B可以暴露(如图3、图6、图9A、图9B、图10A和图10B中的示例性方式中所示)或可以被绝缘物覆盖(如图4、5和7中的示例性方式中所示)。
在各种实施例中，为了解决多种不同的电位(例如可能需要接触芯片前侧102F)，金属层110可以是结构化层。这在图3、图6和图8中特别指示出，其中提供了示意性俯视图，但也可能与其它实施例相关。
在各种实施例中，载体/层组合112/110，例如一层柔性物，可以被结构化为形成多个接触部，所述接触部一方面(在一端)安装在芯片接触部104上，另一方面(在另一端)形成在加工后形成封装体100的外部接触部的焊盘。
其上形成有结构化层110的载体112可以被挤压到芯片102的前侧102F上(深拉延由图中的空心箭头表示)，从而同时形成到芯片接触部104和(再分布的)焊盘的所有电连接。这在图3和图6中特别直观。
在各种实施例中，为了实现坚固的标准轮廓，可以应用附加的模制工艺，如结合图2的上下文所描述和相应地在例如图3和图6中所示。
为了实现芯片102的高可靠性，厚钝化可能是有利的。这可以允许附加特征：通过形成具有可以允许(或需要)锁定芯片接触部104和结构化层110(在这种情况下可以以匹配的、即互补的结构结构化)的形状的芯片接触部104，可以实现自对正结构特征。例如，可以通过芯片接触部104(例如，作为突起)和层110(例如，作为开口)提供拼图类型的互补结构。这在图8中以示例性方式示出。由此可以实现更高的可靠性。
为了在载体112上形成结构化金属层110，可能优选地不使用B阶材料、例如树脂涂覆的铜(RCC)，而是使用可延展聚合物、例如聚酰亚胺与金属、例如铜的组合，例如所谓的柔性板。
特别地，结构化层110可以仅在要形成到芯片接触部104的相应电接触(接触部分)的区域中、深拉延层110要形成再分布的芯片接触部(再分布的接触部分)的区域中以及连接接触部分和再分布的接触部分的区域中存在于载体112上。层110可以被结构化为形成一个或多个再分布的芯片接触部。
在图3和图6的示例性实施例中的每一个中，形成六个再分布的芯片接触部，并且图8的载体112上的层110还被配置为形成六个再分布的芯片接触部。在图4、图5和图7的示例性实施例的每一个中，形成至少两个再分布的芯片接触部。
在图9A、图9B、图10A和图10B的示例性实施例中的每一个(其进一步特征将在下面讨论)中，形成至少四个再分布的芯片接触部。
层110可以基本上如本领域已知的那样被结构化。根据要形成的结构的复杂性和/或载体112和层110的材料，这通常通过光刻工艺来完成。根据所描述的实施例，例如通过有电镀覆或无电镀覆形成不同的表面。附加地，连接材料、例如粘合剂(例如胶)和接触增强材料、例如焊料的层可以通过例如模板印刷、丝网印刷、喷墨印刷施加。
进一步的过程、即深拉延过程的准备可以例如包括例如通过临时接合或通过永久连接或通过将芯片102附接到临时载体(未示出)将芯片102施加、例如安装到载体/层组合112/110。
在各种实施例中，层110的导电材料可包括或由一组导电材料中的至少一种组成。所述组可包括铜、银、铝和一种或多种上述材料的合金。软铜(电镀或无氧)可能是优选的。
在各种实施例中，介电载体112可以包括聚合物，例如：酰亚胺，例如聚酰亚胺；树脂，例如b阶树脂；或耐高温热塑性聚合物，例如聚苯硫醚(PPS)。在各种实施例中，可以填充这些材料以降低CTE并提高封装体可靠性。可以应用高导热填料以提高热性能。
在各种实施例中，介电载体112在深拉延工艺期间具有延展性就足够了，延展性可能发生在升高的处理温度下。在各种实施例中，介电载体112可以在深拉延之后至少在一定程度上硬化。
在一个示例性实施例中，可以使用铜金属化塑料箔、例如聚酰亚胺箔。
在各种实施例中，深拉延可以包括热挤压。
对于挤压，芯片102可以搁置在相当硬的支撑表面上。盖侧可以被提供为具有可以符合输出的拓扑结构的专用形式，或者可以提供软堆叠以实现准流体静压并在芯片102之上几乎共形地形成载体/层组合112/110(盖层)。包括软堆叠的方法可以具有以下优点：施加到芯片上的对芯片102可能是危险的力(例如剪切力和拉力)可以被最小化。
在各种实施例中，例如可以包括树脂涂覆的铜或类似材料的载体112可以比芯片102厚。例如，如图1所示，可以形成芯片背侧102B到前侧102F(或相应地封装体前侧100F)的简单连接。
芯片102可以放置在载体-层组合112/110的金属侧上、即层110上。
随后，载体112可以被深拉延、例如热挤压在芯片102周围。由此，(金属)层110可以变形以形成对芯片背侧102B和芯片侧面的完整覆盖，并且与芯片前侧102F齐平。金属层110的与芯片前侧102F齐平的部分可以形成再分布的芯片接触部。换句话说，超过芯片区域的金属区域可获得与芯片前侧102F处于同一水平面上的可焊接的接触部。如果这已经以适用于板焊接的方式准备好，则芯片封装体100就准备就绪。在各种实施例中，可以应用进一步的工艺，例如分离、表面完工等。
在各种实施例中，芯片102可以比载体112厚或比载体-层组合(例如，金属化的塑料箔)厚。在这种情况下，深拉延可以获得至少部分地再现芯片102的轮廓的拓扑结构。示例性实施例在图2至图7以及图9A至图10B中示出。
具有标准外观的封装体100可以通过随后的模制工艺实现，该模制工艺可以用模制化合物220部分地包封载体112。由于模制化合物220可能不与芯片102直接接触，因此可以使用相对便宜的质量，从而可以进一步降低成本。
在上述实施例中，已经实现了具有类似四方扁平无引线封装体(VQFN)或双小外形封装体(DSO)的轮廓的封装体100，无论有无暴露的焊盘，它们的共同点是一侧只有一排轮廓焊盘，无法进行封装体内部布线。
在各种实施例(其示例性实施例在图9A至图10B中描述)中，除了导电层110之外，还可以提供至少一个附加导电层990。
所述示例性实施例被描述为具有两层110、990。然而，原则上导电层的数量可以是不受限制的，例如三层、四层或更多层，各层可以被载体112和其它介电材料层分离，所述介电材料可以与载体层112的材料相同或不同。
在各种实施例中，附加层990可以提供在载体112的与层110相反的一侧上。例如，可以提供在两侧具有结构化导电层的柔性板。
在各种实施例中，层110可被配置为形成到芯片102、即到芯片接触部104以及到封装体100外部(例如，深拉延后层110的暴露在封装体100的前侧100F的部分)的所有期望的接触部。附加层990可以被配置为路由层，其可以在层110上方引导接触部。可以通过这种方式形成围绕芯片102的第二排暴露的接触部。
附加层990与层110或封装体100的前侧100F之间的电接触可以通过过孔992(参见图9A)和/或通过提供作为具有开口994的结构化载体112的载体112提供，所述附加层990可通过开口994暴露(参见图9B)。在提供绝缘层552的情况下，可以提供与开口994匹配的开口996以将附加层990暴露于封装体100的前侧100F。
在各种实施例中，通过这种方法，可以构建平面栅格阵列或球形栅格阵列封装体，从而在封装体轮廓周围实现多于一排的焊盘。此外，附加层990可以可选地用于不同电位的复杂布线。
在各种实施例中，用于连接的两个层110、990还可用于实现具有用于逻辑器件的细线空间和用于功率应用的粗金属线(例如铜线)的异构集成方式。相应的示例性实施例在图9B中示出，其中，附加层990比层110厚。
在各种实施例中，第二芯片(未示出)可与芯片102集成和连接。由此，可以以相同的封装技术提供具有不同技术要求的例如逻辑芯片和功率芯片102的异构集成。
在各种实施例中，层110、990在深拉延之前可以具有相同的厚度，并且外层990之后可以被加厚，例如通过电镀工艺。
在各种实施例中，例如如果仅存在层110，则层110可以具有在约5μm至约250μm范围内的厚度。
在各种实施例中，层110可具有约5μm至约50μm范围内的厚度，并且附加层990可具有约50μm至约250μm范围内的厚度。
在各种实施例中，形成芯片封装体的方法可以允许改进芯片102(例如，芯片接触部104)到导电层110的连接。可能必须形成可靠、坚固和导电的互连。
为此，在各种实施例中，两个干净的、足够高贵的表面可以被挤压在一起，优选地具有高变形。为了实现这一点，可以在各种实施例中应用人为定制的粗糙度和/或施加活化等离子体。
替代性地或附加性地，可以应用附加的连接材料，例如焊接材料1010、1012。
在各种实施例中，芯片102可以在深拉延工艺(挤压和可选地加热)之前焊接到金属层110。焊接可以通过印刷焊料或通过焊料球1010(或通过铜/镍芯球)来实现。相应的示例性实施例在图10中示出。
在各种实施例中，可以在深拉延工艺(挤压和可选地加热)之前施加焊料储器，并且焊接工艺可以与挤压工艺相结合。相应的示例性实施例在图11中示出。薄焊料层1012可以获得完全反应的相，即扩散焊料。
作为焊接的一种替代方式，例如可以使用胶合(高导电或各向异性导电)或烧结。
在各种实施例(其示例性实施例在图11所示的过程中直观化)中，在深拉延工艺期间可以不将金属层110安装到载体112。
替代地，金属层110可以在模制过程中根据预成型模具1140成型，其中，可将可延展的(可选地为液体的)载体材料112压向金属层110以将金属层110压向预成型模具1140。
载体材料112可以被配置为在深拉延工艺之后硬化，以用作金属层110的稳定载体112。
进一步的处理可以包括在载体/层组合112/110的一侧或两侧上进行磨削。预成型模具1140可以相应地在顶侧磨削之后或底侧磨削之前移除。
在各种实施例中，可用作接触结构的所得的载体/层组合112/110可以包括迹线和槽接触部。
图12示出了根据各种实施例的形成芯片封装体的方法的流程图1200。
所述方法可以包括：提供其上形成有导电材料层的可延展载体(1210)，和将该可延展载体形状配合地装配到芯片以用可延展载体至少部分地包围芯片，其中，所述层至少部分地物理接触芯片，使得所述层电接触芯片的芯片接触部，并且所述层形成再分布层(1220)。
下面将说明各种示例：
示例1是一种形成芯片封装体的方法。所述方法可包括：提供其上形成有导电材料层的可延展载体；和将可延展载体形状配合地装配到芯片，以用可延展载体至少部分地包围芯片；其中，所述层至少部分地物理接触芯片，使得所述层电接触芯片的芯片接触部，且所述层形成再分布层。
在示例2中，示例1的主题可以可选地包括：芯片包括另外的芯片接触部，并且另外的芯片接触部和层的一部分暴露于芯片封装体的同一侧。
在示例3中，示例1或2的主题可以可选地包括：所述层是结构化的层。
在示例4中，示例1-3中任一个的主题可以可选地包括：导电材料包括一组导电材料中的至少一种，所述组包括铜、银、铝和上述材料中的一种或多种的合金。
在示例5中，示例1-4中任一个的主题可以可选地包括：用包括一组导电材料中的至少一种的另外的导电材料涂覆所述导电材料，所述组包括锡、锌、镍、银、钯和金。
在示例6中，示例1-5中任一个的主题可以可选地进一步包括：沿着芯片的侧壁布置绝缘材料，其中，绝缘材料可选地完全覆盖芯片的侧壁。
在示例7中，示例6的主题可以可选地包括：在将可延展载体形状配合地装配到芯片之前，沿着芯片的侧壁布置绝缘材料。
在示例8中，示例6的主题可以可选地包括：沿着芯片的侧壁布置绝缘材料包括：在将可延展载体形状配合地装配到芯片之前，在载体上的预定区域中在导电材料层之上布置绝缘材料。
在示例9中，示例1-8中任一个的主题可以可选地进一步包括：在将可延展载体形状配合地装配到芯片之后在可延展载体上布置包封材料。
在示例10中，示例1-9中任一个的主题可以可选地进一步包括：芯片的芯片接触部形成具有预定形状的突起，并且所述层包括具有匹配所述突起的预定形状的开口。
在示例6中，示例1-5中任一个的主题可以可选地进一步包括：在将可延展载体形状配合地装配到芯片之前在载体上布置粘合材料。
在示例12中，示例11的主题可以可选地包括：粘合材料被布置在导电材料层之上和/或之下。
在示例13中，示例11或12的主题可以可选地包括：布置粘合材料包括印刷，例如模板印刷、丝网印刷、喷墨印刷和/或喷涂。
在示例14中，示例1-13中任一个的主题可以可选地包括：所述层具有在5μm至250μm范围内的厚度。
在示例15中，示例1-14中任一个的主题可以可选地进一步包括：在载体上在载体的与所述层相反的一侧上形成另一导电材料层。
在示例16中，示例15的主题可以可选地包括：形成至少一个延伸穿过载体的接触部，所述接触部导电地连接所述层和另一层。
在示例17中，示例15或16的主题可以可选地包括：所述层比另一层厚，或反之。
在示例18中，示例17的主题可以可选地包括：形成较厚层包括形成可选地具有与较薄层相同的厚度的基层，并用另外的导电材料电镀层所述基层，从而增加基层的厚度以形成较厚的层。
在示例19中，示例15-18中任一个的主题可以可选地包括：所述层的厚度在5μm和50μm之间，另一层的厚度在大于50μm和250μm之间，或反之。
在示例20中，示例1-19中任一个的主题可以可选地进一步包括：在所述层上的至少一个预定区域中布置连接材料。
在示例21中，示例20的主题可以可选地包括：连接材料包括一组连接材料中的至少一种，所述组包括焊料、导电胶和导电烧结材料。
示例22是一种芯片封装体。所述芯片封装体可包括：包括至少一个芯片接触部的芯片；其上形成有导电材料层、装配到芯片并部分地包围芯片的可延展载体；其中，所述层至少部分地物理接触芯片，使得所述层电接触芯片的芯片接触部，且所述层形成再分布层。
在示例23中，示例22的主题可以可选地包括：芯片包括另外的芯片接触部，并且另外的芯片接触部和所述层的一部分暴露于芯片封装体的同一侧。
在示例24中，示例22或23的主题可以可选地包括：所述层是结构化的层。
在示例25中，示例22-24中任一个的主题可以可选地包括：导电材料包括一组导电材料中的至少一种，所述组包括铜、银、铝和上述材料中的一种或多种的合金。
在示例26中，示例22-25中任一个的主题可以可选地包括：用包括一组导电材料中的至少一种的另外的导电材料涂覆所述导电材料，所述组包括锡、锌、镍、银、钯和金。
在示例27中，示例22-26中任一个的主题可以可选地进一步包括：沿着芯片的侧壁布置的绝缘材料，其中，绝缘材料可选地完全覆盖芯片的侧壁。
在示例28中，示例22-27中任一个的主题可以可选地进一步包括：在可延展载体之上布置的包封材料。
在示例29中，示例22-28中任一个的主题可以可选地进一步包括：芯片的芯片接触部形成具有预定形状的突起，并且所述层包括具有匹配所述突起的预定形状的开口。
在示例30中，示例22-29中任一个的主题可以可选地进一步包括：布置在载体与芯片之间的粘合材料。
在示例31中，示例30的主题可以可选地包括：粘合材料被布置在导电材料层之上和/或之下。
在示例32中，示例22-31中任一个的主题可以可选地进一步包括：所述层具有5μm至250μm范围内的厚度。
在示例33中，示例22-32中任一个的主题可以可选地进一步包括：在载体上在载体的与所述层相反的一侧上的另一导电材料层。
在示例34中，示例33的主题可以可选地进一步包括：至少一个延伸穿过载体的接触部，所述接触部导电地连接所述层和另一层。
在示例35中，示例33或34的主题可以可选地包括：所述层比另一层厚，或反之。
在示例36中，示例33-35中任一个的主题可以可选地包括：所述层的厚度在5μm和50μm之间，另一层的厚度在大于50μm和250μm之间，或反之。
在示例37中，示例22-36中任一个的主题可以可选地进一步包括：在所述层和芯片之间的至少一个预定义区域中的连接材料。
在示例38中，示例37的主题可以可选地包括：连接材料包括一组连接材料中的至少一种，所述组包括焊料、导电胶和导电烧结材料。
虽然本发明已经参考特定实施例进行了特别的示出和描述，但是本领域技术人员应该理解，在不脱离如由所附权利要求定义的本发明的精神和范围的情况下，可以在其中进行各种形式和细节的改变。因此，本发明的范围由所附权利要求指示，并且因此旨在包括落入权利要求的等同替换的含义和范围内的所有变化。

Claims (20)

1.一种形成芯片封装体的方法，所述方法包括：
提供其上形成有导电材料层的可延展载体；和
将可延展载体形状配合地装配到芯片，以用可延展载体至少部分地包围芯片；
其中，所述层至少部分地物理接触芯片，使得所述层电接触芯片的芯片接触部；和
其中，所述层形成再分布层。
2.根据权利要求1所述的方法，
其中，所述芯片包括另外的芯片接触部；和
其中，所述另外的芯片接触部和所述层的一部分暴露于所述芯片封装体的同一侧。
3.根据权利要求1或2所述的方法，
其中，所述层是结构化的层。
4.根据权利要求1-3中任一项所述的方法，
其中，导电材料包括以一组导电材料中的至少一种：
铜；
银；
铝；和
一种或多种上述材料的合金。
5.根据权利要求1-4中任一项所述的方法，所述方法还包括：
沿芯片的侧壁布置绝缘材料；
其中，绝缘材料可选地完全覆盖芯片的侧壁。
6.根据权利要求5所述的方法，
其中，在将可延展载体形状配合地装配到芯片之前，绝缘材料沿芯片的侧壁布置。
7.根据权利要求5所述的方法，
其中，沿芯片的侧壁布置绝缘材料包括：
在将可延展载体形状配合地装配到芯片之前，将绝缘材料在载体上的预定区域中布置在所述导电材料层之上。
8.根据权利要求1-7中任一项所述的方法，所述方法还包括：
在将可延展载体形状配合地装配到芯片之后，在可延展载体上布置包封材料。
9.根据权利要求1-8中任一项所述的方法，
其中，芯片的芯片接触部形成具有预定形状的突起；和
其中，所述层包括具有匹配所述突起的预定形状的开口。
10.根据权利要求1-9中任一项所述的方法，所述方法还包括：
在将可延展载体形状配合地装配到芯片之前，在载体上布置粘合材料。
11.根据权利要求10所述的方法，
其中，布置粘合材料包括印刷，例如模板印刷、丝网印刷、喷墨印刷和/或喷涂。
12.根据权利要求1-11中任一项所述的方法，
其中，所述层具有5μm至250μm范围内的厚度。
13.根据权利要求1-12中任一项所述的方法，所述方法还包括：
在载体上在载体的与所述层相反的一侧上形成另一导电材料层。
14.根据权利要求13所述的方法，所述方法还包括：
形成至少一个延伸穿过载体的导电地连接所述层与另一层的接触部。
15.根据权利要求13或14所述的方法，
其中，所述层比另一层厚，或反之。
16.根据权利要求15所述的方法，
其中，形成较厚的层包括形成可选地具有与较薄的层相同的厚度的基层，并用另外的导电材料电镀基层，从而增加基层的厚度以形成较厚的层。
17.根据权利要求13-16中任一项所述的方法，
其中，所述层的厚度在5μm与50μm之间，另一层的厚度在大于50μm与250μm之间，或反之。
18.根据权利要求1-17中任一项所述的方法，所述方法还包括：
在所述层上的至少一个预定区域中布置连接材料。
19.根据权利要求18所述的方法，
其中，所述连接材料包括以下一组连接材料中的至少一种：
焊料；
导电胶；和
导电烧结材料。
20.一种芯片封装体，包括：
包括至少一个芯片接触部的芯片；
其上形成有导电材料层、装配到芯片并部分地包围芯片的可延展载体；
其中，所述层至少部分地物理接触芯片，使得所述层电接触芯片的芯片接触部；和
其中，所述层形成再分布层。
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