CN114303248A - 氮基半导体器件及其制造方法 - Google Patents

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Abstract

一种氮基半导体器件，包括第一和第二氮基半导体层、两个或更多个源极/漏极(S/D)电极、栅极电极、掺杂的III‑V族半导体层、栅极保护层和第一钝化层。掺杂的III‑V族半导体层设置在第二氮基半导体层和栅极电极之间。栅极保护层覆盖栅极电极和掺杂的III‑V族半导体层，并且与S/D电极分离。第一钝化层覆盖第二氮基半导体层和栅极保护层，并且紧靠S/D电极的侧壁，其中S/D电极的侧壁通过第一钝化层与栅极保护层分离。

Description

氮基半导体器件及其制造方法
技术领域
本揭露一般涉及一种氮基半导体器件。更具体地，本揭露涉及一种氮基半导体器件，其具有位于栅极电极和钝化层之间的栅极保护层，用于改善半导体器件的电气特性。
背景技术
近年来，对高电子迁移率晶体管(HEMT)的深入研究非常普遍，特别是在高功率开关以及高频应用。HEMT利用两种不同带隙材料间的异质结界面形成类量子阱结构，可容纳二维电子气(two-dimensional electron gas,2DEG)区域，满足高功率/频率器件的要求。除了HEMT之外，具有异质结构的器件的示例还包括异质结双极晶体管(heterojunctionbipolar transistors,HBT)、异质结场效应晶体管(heterojunction field effecttransistor,HFET)以及调制掺杂FETs(modulation-doped FETs,MODFET)。在制造III族氮化物器件期间，可能会残留不需要的制程残留物，从而损害最终器件的质量。此外，来自各种钝化层的应力可对半导体器件产生负面影响。因此，需要改进制造技术和层结构来提高器件的良率和性能。
发明内容
根据本揭露的一个方面，提供了一种氮基半导体器件。一种氮基半导体器件，包括第一氮基半导体层、第二氮基半导体层、两个或更多个源极/漏极(S/D)电极、栅极电极、掺杂的III-V族半导体层、栅极保护层和第一钝化层。第二氮基半导体层设置在第一氮基半导体层上，并且其具有的带隙大于第一氮基半导体层的带隙。S/D电极设置在第二氮基半导体层上方。栅极电极设置在第二氮基半导体层上方和S/D电极之间。掺杂的III-V族半导体层设置在第二氮基半导体层和栅极电极之间。栅极保护层盖住栅极电极和掺杂的III-V族半导体层，并且与S/D电极分离。第一钝化层覆盖第二氮基半导体层和栅极保护层，并且紧靠S/D电极的侧壁，S/D电极通过第一钝化层与栅极保护层分离。栅极保护层的至少一种材料具有的内部应力选以使来自钝化层的应力重新分布(redistribute)。
根据本揭露的一个方面，提供了一种制造半导体器件的方法。此方法包括以下步骤。在衬底上形成第一氮基半导体层。在第一氮基半导体层上形成第二氮基半导体层。通过沉积金属元素和V族元素在第二氮基半导体层上形成栅极电极。形成栅极保护层以覆盖栅极电极。使用标准清洁溶液清洁未被栅极保护层覆盖的第二氮基半导体层的区域。形成覆盖栅极保护层和第二氮基半导体层的区域的钝化层。
根据本揭露的一个方面，提供了一种氮基半导体器件。一种氮基半导体器件，包括第一氮基半导体层、第二氮基半导体层、掺杂的III-V族半导体层、栅极电极、栅极保护层和钝化层。第二氮基半导体层设置在第一氮基半导体层上，并且其具有的带隙大于第一氮基半导体层的带隙。掺杂的III-V族半导体层设置在第二氮基半导体层之上。栅极电极设置在掺杂的III-V族半导体层之上，并且其具有的边缘与掺杂的III-V族半导体层的边缘间隔第一距离。栅极保护层覆盖栅极电极和掺杂的III-V族半导体层，并且其具有的边缘与掺杂的III-V族半导体层的边缘间隔第二距离。第二距离小于第一距离。钝化层覆盖第二氮基半导体层并围绕栅极保护层。
通过应用上述配置，栅极保护层可以释放钝化层所产生的热应力。栅极保护层可以保护栅极电极不被具有高氧化能力的清洁溶液破坏。因此，可以选择具有高氧化能力的清洁溶液并在制造工艺中将其应用于半导体器件，使得可以降低残留在氮基半导体层的表面/侧壁上的残留物的可能性，从而提高氮基半导体器件的性能。
附图说明
当结合附图阅读时，从以下具体实施方式能容易地理解本揭露内容的各方面。应注意的是，各个特征可以不按比例绘制。实际上，为了便于论述，可任意增大或减小各种特征的尺寸。
图1A是根据本揭露的一些实施例的半导体器件的垂直截面图；
图1B是根据本揭露的一些实施例的图1A中区域A的放大垂直截面图；
图2是根据比较实施例的半导体器件的垂直截面图；
图3A、图3B、图3C和图3D示出了根据本揭露的一些实施例的用于制造氮基半导体器件的方法的不同阶段图；
图4是根据本揭露的一些实施例的氮基半导体器件的垂直截面图；以及
图5是根据本揭露的一些实施例的氮基半导体器件的放大垂直截面图。
具体实施方式
于全部的附图以及详细说明中，将使用相同的参考符号来表示相同或相似的部件。借由以下结合附图的详细描述，将可容易理解本揭露内容的实施方式。
于空间描述中，像是“上”、“下”、“上方”、“左侧”、“右侧”、“下方”、“顶部”、“底部”、“纵向”、“横向”、“一侧”、“较高”、“较低”、“较上”、“之上”、“之下”等的用语，是针对某个组件或是由组件所构成的群组的某个平面定义的，对于组件的定向可如其对应图所示。应当理解，这里使用的空间描述仅用于说明目的，并且在此所描述的结构于实务上的体现可以是以任何方向或方式设置于空间中，对此的前提为，本揭露内容的实施方式的优点不因如此设置而偏离。
此外，需注意的是，对于描绘为近似矩形的各种结构的实际形状，在实际器件中，其可能是弯曲的、具有圆形的边缘、或是具有一些不均匀的厚度等，这是由于器件的制造条件造成的。本揭露内容中，使用直线以及直角绘示仅用于方便表示层体以及技术特征。
于下面的描述中，半导体器件以及其制造方法等被列为优选实例。本领域技术人员将能理解到，可以在不脱离本揭露的范围以及精神的情况下进行修改，包括添加以及/或替换。特定细节可以省略，目的为避免使本揭露模糊不清；然而，本揭露内容是为了使本领域技术人员能够在不进行过度实验的情况下，实现本揭露内容中的教示。
图1A是根据本揭露的一些实施例的半导体器件100A的垂直截面图。图1B是根据本揭露的一些实施例的图1A中的区域A的放大垂直截面图。半导体器件100A包括衬底102、缓冲层103、氮基半导体层104和106、源极/漏极(S/D)电极110和112、掺杂的III-V族半导体层120、栅极电极130、栅极保护层140、钝化层150、160、170、172和174、场板162、图案化导电层180以及多个接触通孔(contact via)190和192。
衬底102可以是半导体衬底。衬底102的示例性材料可包括，例如但不限于硅(Si)、硅锗(SiGe)、碳化硅(SiC)、砷化镓、p掺杂硅、n掺杂硅、蓝宝石、绝缘体上半导体(例如绝缘体上硅(silicon on insulator,SOI))或其他合适的衬底材料。在一些实施例中，衬底102可包括例如但不限于第III族元素、第IV族元素、第V族元素或其组合(例如，III-V族化合物)。在其他实施例中，衬底102可包括例如但不限于一个或多个其他特征，例如掺杂区、埋层、外延层(epitaxial(epi)layer)或其组合。
缓冲层103可设置在衬底102和氮基半导体层104之间。缓冲层103可经配置为减少衬底102和氮基半导体层104之间的晶格和热失配，从而减少由于失配/差异而产生的缺陷。缓冲层103可包括III-V族化合物。III-V族化合物可包括例如但不限于铝、镓、铟、氮或其组合。因此，缓冲层103的示例性材料可进一步包括例如但不限于氮化镓(GaN)、氮化铝(AlN)、氮化铝镓(AlGaN)、氮化铝铟镓(InAlGaN)或其组合。在一些实施例中，半导体器件100A可进一步包括成核层(nucleation layer，未示出)。成核层可形成于衬底102与缓冲层103之间。成核层可经配置成作为过渡层(transition)以容纳衬底102与缓冲层之III族氮化物层之间的失配/差异。成核层的示例性材料可包括但不限于氮化铝(AlN)或其任何合金。
氮基半导体层104设置在衬底102和缓冲层103上方。氮基半导体层106设置在氮基半导体层104上。氮基半导体层104的示例性材料可以包括但不限于，氮化物或III-V族化合物，如氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)、InxAlyGa(1–x–y)N(其中x+y≤1)、AlyGa(1–y)N(其中y≤1)。氮基半导体层106的示例性材料可包括但不限于，氮化物或III-V族化合物，例如氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)、InxAlyGa(1–x–y)N(其中x+y≤1)、AlyGa(1–y)N(其中y≤1)。
可选择氮基半导体层104和106的示例性材料，使得氮基半导体层106的带隙(即，禁带宽度)大于氮基半导体层104的带隙，此使其间的电子亲和力不同并在两者之间形成异质结(heterojunction)。例如，当氮基半导体层104是未掺杂的氮化镓层(具有约3.4ev的带隙)时，氮基半导体层108可以被选择为氮化铝镓(AlGaN)层(具有约4.0ev的带隙)。因此，氮基半导体层104和106可分别用作沟道层和阻挡层。在沟道层和势垒层之间的结合界面处产生三角形阱电势，使得电子在三角形阱中积聚，从而产生邻近异质结的二维电子气(two-dimensional electron gas,2DEG)区域。因此，半导体器件100A可包括至少一个氮化镓基高电子迁移率晶体管(high-electron-mobility transistor,HEMT)。
S/D电极110和112设置在氮基半导体层106上。S/D电极110和112与氮基半导体层106接触。术语“S/D”电极表示根据器件设计，S/D电极110和112中的每一个都可以用作源极电极或漏极电极。在一些实施例中，S/D电极110和112可以包括，例如但不限于金属、合金、掺杂的半导体材料(例如掺杂的结晶硅(doped crystalline silicon))、诸如硅化物和氮化物等化合物、其他导体材料或其组合。S/D电极110和112的示例性材料可以包括，例如但不限于，钛(Ti)、铝硅(AlSi)、氮化钛(TiN)或其组合。S/D电极110和112可以是相同或不同组合物的单层或多个层。在一些实施例中，S/D电极110和112与氮基半导体层106形成欧姆接触。在一些实施例中，通过将钛(Ti)、铝(Al)或其他合适材料应用到S/D电极110和112，可以实现欧姆接触，S/D电极110和112中的每一个由至少一个共形层和导电填料构成。共形层可以包覆导电填料。例如，共形层的示例性材料，但不限于钛(Ti)、钽(Ta)、氮化钛(TiN)、铝(Al)、金(Au)、铝硅(AlSi)、镍(Ni)、铂(Pt)或其组合。导电填料的示例性材料可以包括，例如但不限于，铝硅(AlSi)、铝铜(AlCu)或其组合。
掺杂的III-V族半导体层120设置在氮基半导体层106上/之上。栅极电极130设置在掺杂的III-V族半导体层120上。掺杂的III-V族半导体层120设置在氮基半导体层106和栅极电极130之间。掺杂的III-V族半导体层120和栅极电极130位于S/D电极110和112之间，即S/D电极110和112分别位于栅极电极130的两侧。在一些实施例中，可以使用其他配置，特别是当在器件中使用多个源极、漏极或栅极电极时。在图1A的示例性图示中，S/D电极110和112栅极电极130对称。在其他实施例中，S/D电极110和112与栅极电极130不对称。例如，S/D电极110可以比S/D电极112更接近栅极电极130。
在图1B的示例性图示中，半导体器件100A是增强模式器件(enhancement modedevice)，当栅极电极130约处于零偏压(zero bias)时，其处于常闭状态(normally-offstate)。具体地，掺杂的III-V族半导体层120可与氮基半导体层106创造至少一个p-n结以耗尽2DEG区域，使得对应栅极电极130下方的位置对应的2DEG区域的至少一个区块具有与2DEG区域的其余部分不同的特性(例如，不同的电子浓度)，因而被阻断。由于这种机制，半导体器件100A具有常闭特性(normally-off characteristic)。换言之，当未施加电压到栅极电极130或施加到栅极电极130的电压小于阈值电压(即，在栅极电极130下方形成反转层(inversion layer)所需的最小电压)时，栅极电极130下方的2DEG区域的区块持续被阻断，因此没有电流流过。
在一些实施例中，可以省略掺杂的III-V族半导体层120，使得半导体器件100A是耗尽模式器件(depletion-mode device)，这意味着半导体器件100A处于零栅极源极(zerogate-source voltage)电压下的常开状态(normally-on state)。
掺杂的III-V族半导体层120的轮廓例如是梯形轮廓，但本揭露不限于此。掺杂的III-V族半导体层120可以是p型掺杂的III-V族半导体层。掺杂的III-V族半导体层120的示例性材料可包括例如但不限于，p型掺杂的III-V族氮化物半导体材料，例如p型氮化镓(p-type GaN)、p型氮化铝镓(p-type AlGaN)、p型氮化铟(p-type InN)、p型氮化铝铟(p-typeAlInN)、p型氮化铟镓(p-type InGaN)、p型氮化铝铟镓(p-type AlInGaN)或其组合。在一些实施例中，通过使用p型杂质(例如铍(Be)、镁(Mg)、锌(Zn)、镉(Cd))来实现p掺杂材料。在一些实施例中，氮基半导体层104包括未掺杂的氮化镓(GaN)，并且氮基半导体层106包括氮化铝镓(AlGaN)，并且掺杂的III-V族半导体层120是p型氮化镓(GaN)层，其可以向上弯曲底层带结构并耗尽2DEG区域的相应区块，从而将半导体器件100A置于关断状态。
栅极电极130的示例性材料可包括金属或金属化合物。栅极电极130可以形成为具有相同或不同组成的单层或多层。金属或金属化合物的示例性材料可包括但不限于例如钨(W)、金(Au)、钯(Pd)、钛(Ti)、钽(Ta)、钴(Co)、镍(Ni)、铂(Pt)、钼(Mo)、氮化钛(TiN)、氮化钽(TaN)、金属合金或其化合物或其他金属化合物。
栅极保护层140设置在氮基半导体层106上。栅极保护层140盖住/覆盖栅极电极130和掺杂的III-V族半导体层120。更具体地说，掺杂的III-V族半导体层120具有一对相对的侧壁SW1和SW2，栅极电极130具有一对相对的侧壁SW3和SW4。侧壁SW3与侧壁SW1相邻。侧壁SW4与侧壁SW2相邻。掺杂的III-V族半导体层120的侧壁SW1和SW2完全被栅极保护层140覆盖。侧壁SW3和SW4完全被栅极保护层140覆盖。栅极保护层140至少从掺杂的III-V族半导体层120的侧壁SW1延伸到覆盖有栅极电极130的顶表面130ts。栅极保护层140与S/D电极110和112隔开。栅极保护层140的轮廓例如是矩形轮廓，但本揭露不限于此。在一些实施例中，栅极保护层140的材料可包括但不限于氧化物介电材料，例如氧化硅(SiOx)、氮氧化硅(SiON)或其组合。在一些实施例中，栅极保护层140的材料可包括例如但不限于等离子体增强氧化物(plasma-enhanced oxide,PEOX)、四乙氧基硅烷(tetraethoxysilane,TEOS)、硼磷硅酸盐玻璃(borophosphosilicate glass,BPSG)、未掺杂硅玻璃(undoped siliconglass,USG)、氟化硅酸盐玻璃(fluorinated silicate glass,FSG)，低压化学气相沉积氮化硅(low-pressure chemical vapor deposition silicon nitride,LPSiN)、等离子体增强化学气相沉积氮化硅(plasma enhanced chemical vapor deposition siliconnitride,PESIN)或其组合。
栅极保护层140可以形成具有外侧壁，其接近掺杂的III-V族半导体层120和栅极电极130，举例来说，栅极保护层140具有一对相对的侧壁SW5和SW6。侧壁SW5与侧壁SW1和SW3相邻。侧壁SW6与侧壁SW2和SW4相邻。此外，由半导体器件100A的垂直横截面观之，侧壁SW1的底部到侧壁SW5底部的距离D1可以小于从侧壁SW3的底部到侧壁SW1顶部的距离D2。以另一种方式解释，栅极电极130的边缘可以与掺杂的III-V族半导体层120的边缘间隔距离D2。栅极保护层140的边缘可以与掺杂的III-V族半导体层120的边缘间隔距离D1。在一些实施例中，距离D1可以实质上等于距离D2。在一些实施例中，距离D1可以大于距离D2。本揭露不限于此。为了满足不同的电气特性要求，可以改变距离D1和D2之间的关系。
钝化层150覆盖氮基半导体层106和栅极保护层140。钝化层150紧靠于S/D电极110和112的侧壁。钝化层150围绕栅极保护层140，使S/D电极110和112和栅极保护层140周围通过钝化层150彼此分离。因此，掺杂的III-V族半导体层120可以通过栅极保护层140与钝化层150完全地分离。类似地，栅极电极130可以通过栅极保护层140与钝化层150完全地分离。
更具体地说，钝化层150还包括顶部部分1501，侧部部分1502和底部部分1503。顶部部分1501与栅极保护层140的顶表面140ts接触。侧部部分1502与栅极保护层140的侧壁SW5(或SW6)接触，并从顶部部分1501倾斜地延伸至底部1503。底部1503为位于栅极保护层140和S/D电极110(或112)之间。底部部分1503与氮基半导体层106和S/D电极110和112接触。换句话说，钝化层150所具有的底部部分1503其紧靠于S/D电极110和112的侧壁。此外，S/D电极110和112可以延伸到钝化层150的通孔(via hole)中，从而与氮基半导体层106接触。
钝化层150可以形成以保护目的或用于增强器件的电气性能(例如，通过在不同层/组件之间提供电气隔离效果)。钝化层150的示例性材料可以包括，例如但不限于氮化硅(SiNX)、氧化硅(SiOX)、氮化硅(Si3N4)、氮氧化硅(SiON)、碳化硅(SiC)、氮化硅硼(SiBN)、氮化碳硅硼(SiCBN)、氧化物、氮化物、等离子体增强氧化物(PEOX)或其组合。在一些实施例中，钝化层150可以是多层结构，例如氮化铝/氮化硅(Al2O3/SiN)、氧化铝/二氧化硅(Al2O3/SiO2)、氮化铝/氮化硅(AlN/SiN)、氮化铝/二氧化硅(AlN/SiO2)的复合介电层或其组合。在一些实施例中，栅极保护层140的材料可以包括，例如但不限于，四乙氧基硅烷(tetraethoxysilane,TEOS)、硼磷硅酸盐玻璃(borophosphosilicate glass,BPSG)、未掺杂硅玻璃(undoped silicon glass,USG)、氟化硅酸盐玻璃(fluorinated silicateglass,FSG)、低压化学气相沉积氮化硅(low-pressure chemical vapor depositionsilicon nitride,LPSiN)，等离子体增强化学气相沉积氮化硅(plasma enhancedchemical vapor deposition silicon nitride,PESIN)或其组合。
在一些实施例中，钝化层150可包括排除于栅极保护层140中的至少一种材料。例如，钝化层150可包括氮，并且栅极保护层140不含氮。在一些实施例中，钝化层150的材料可包括氮基介电层，例如氮化硅(SiN)。在一些实施例中，栅极保护层140的材料可包括氧化物介电层，例如二氧化硅(SiO2)。
栅极保护层140被形成以缓解半导体器件100A的制造工艺中的一些问题。为了清楚地描述栅极保护层140的正面效果，图2是根据比较实施例的半导体器件10的垂直截面图的一部分。半导体器件10包括氮基半导体层12和14、掺杂的III-V族半导体层16、栅极电极18和钝化层20。钝化层20直接覆盖(或直接接触)栅极电极18和掺杂的III-V族半导体层16的表面。
在半导体器件10的制造过程中，在栅极电极18上形成钝化层20是为了保护栅极电极18。然而，因为栅极电极18的热膨胀系数与钝化层20的热膨胀系数不同，在后续的加热工艺中，钝化层20会对栅极电极18产生热应力。热应力将影响栅极电极18的应力分布并进一步恶化其电特性。此外，氮基半导体层14和钝化层20的热膨胀系数之间的差异将导致钝化层20剥离氮基半导体层14。
在形成涉及图案化工艺的栅极电极18之后，一些金属颗粒22将留在氮基半导体层14的顶表面14ts上，这是由于在图案化工艺中移除栅极电极18的多余部分而导致的。例如，如果栅极电极18是氮化钛(TiN)层，则在图案化工艺之后，钛粒子或钛离子可能残留在顶表面14ts上。因此，在形成钝化层20之前，会使用清洁溶液在氮基半导体层14的顶表面14ts上执行清洁处理，从而去除金属颗粒/离子。清洗工艺涉及氧化金属颗粒/离子，这意味着其清洗能力与清洁溶液的氧化力正相关。
然而，栅极电极18容易被清洁溶液损坏。因此，为了不损坏栅极电极18，需要考虑在清洁工艺中施加到半导体器件10A可以使用的清洁溶液，这意味着清洁溶液的选择性受限，因此半导体器件10的性能将相应地受到影响。
再次参考图1A与图1B。在半导体器件100A中，设置在钝化层150和栅极电极130之间的栅极保护层140能够承受来自钝化层150的应力，这将有利于应力的重新分布。在这方面，应力的重新分布可以通过平衡/抵消来自钝化层150的应力而实现。一些应力可以通过栅极保护层140传递到氮基半导体层106而不是栅极电极130，从而降低了施加在栅极电极130上的应力。此外，钝化层150的材料可以选自于不同于栅极电极130的材料。这种配置可以使得栅极保护层140适应栅极电极130和钝化层150的热膨胀系数之间的差异。因此，栅极保护层130的材料具有的内部应力可以选以使平衡/抵消钝化层150的应力，并且栅极保护层140可以用作应力缓冲层。此外，与半导体器件100A和半导体器件10A相比，由于栅极保护层140占据了部分体积，钝化层150的体积小于钝化层20的体积。由钝化层150产生的热应力与其体积正相关，因此减小体积可以降低热应力。这样，可以有效地减小栅极电极130上的热应力的影响。
如上所述，需要清洁工艺来去除残留在氮基半导体层106的顶表面106ts上的金属颗粒/离子。清洁工艺可以在形成栅极保护层140之后执行，以便栅极保护层140可以为栅极电极130提供保护。由于形成栅极保护层140以使外侧壁靠近栅极电极130，因此可以去除留在顶表面106ts上的大部分金属颗粒/离子，从而消除金属颗粒/离子对2DEG区域的影响。在一些实施例中，栅极保护层140通过使用氧化物介电材料(例如，氧化硅)形成，因此可以具有抗氧化能力。因此，半导体器件100A可以具有良好的电气特性(即，更佳的片电阻Rs或栅极电流Ig)和可靠性。
于此处，术语“几乎保留在顶表面106ts上的金属元素可以被去除”是指在清洁工艺之后仍然保留在顶表面106ts上的一些金属颗粒/离子。更具体地说，氮基半导体层106的顶表面106ts可具有覆盖有栅极保护层140的区域R1和覆盖有钝化层150的区域R2。分布在第二区域R2上的金属元素的单位面积数量小于分布在第一区域R1上的金属元素的单位面积数量。举例来说，若在器件上执行能量色散X射线光谱(energy-dispersive X-rayspectroscopy,EDS)，则在第一区域R1中可发现至少一种用于形成栅极电极130的金属元素，但在第二区域R2中未被发现，虽然在顶表面106ts上还残留着一些金属粒子/离子，但这种折衷作法最后会带来正向的增益效果。
参考图1A，钝化层160共形地设置在钝化层150上，并且紧靠S/D电极110和112的侧壁。钝化层160的示例性材料可以包括但不限于氮化硅(SiNX)、氧化硅(SiOX)、氮化硅(Si3N4)、氮氧化硅(SiON)、碳化硅(SiC)、氮化硅硼(SiBN)、氮化碳硅硼(SiCBN)、氧化物、氮化物，等离子体增强氧化物(plasma-enhanced oxide,PEOX)或其组合。在一些实施例中，钝化层150可以是多层结构，例如氮化铝/氮化硅(Al2O3/SiN)、氧化铝/二氧化硅(Al2O3/SiO2)、氮化铝/氮化硅(AlN/SiN)、氮化铝/二氧化硅(AlN/SiO2)或其组合的复合介电层。
场板162设置在钝化层160上。场板162连接到S/D电极110。场板162可以从S/D电极110或112延伸到紧邻栅极保护层140的位置。在一些操作中，电场将在面向漏极的栅极边缘处达到最大值，从而导致崩溃(breakdown)和电流坍塌(current collapse)等现象。因此，实施场板设计以降低栅极边缘处的峰值电场，提高电场分布的均匀性，从而提高击穿电压。场板162的示例性材料可以包括但不限于导电材料，例如钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)或其组合。在一些实施例中，还可以使用诸如铝(Al)、铜掺杂硅(Cu doped Si)等其他导电材料以及包括这些材料的合金。
钝化层170、172和174堆叠在场板162上。钝化层170可用作平坦化层(planarization layer)，其具有水平顶表面以支撑其他层/组件。在一些实施例中，钝化层170可以形成为更厚，并且在钝化层170上执行平坦化工艺(例如化学机械抛光(chemicalmechanical polish,CMP)工艺)以去除多余部分，从而形成水平顶表面。钝化层170、172和174的材料可以类似于钝化层160。
接触通孔190设置在场板162和钝化层170中。接触通孔190纵向地延伸以便与S/D电极110和112电连接。接触通孔190的示例性材料可以包括但不限于导电材料，例如金属或合金。
图案化导电层180设置在钝化层170的顶表面上和钝化层172中。图案化导电层180与接触通孔190接触。图案化导电层180可以具有金属线(metal lines)、接垫(pads)、迹线(traces)或其组合，使得图案化导电层180可以形成至少一个电路。图案化导电层180可包括具有银(Ag)、铝(Al)、铜(Cu)、钼(Mo)、镍(Ni)、钛(Ti)、其合金、其氧化物、其氮化物或其组合的单层膜或多层膜。
接触通孔190(contact via)设置在钝化层174中。接触通孔190可以电连接到图案化导电层180。接触通孔190的示例性材料可以包括但不限于导电材料，例如金属或合金。外部电子器件/装置(未示出)可以通过接触通孔190和192以及图案化导电层180向半导体器件100A发送电信号，反之亦然。
制造半导体器件100A的方法的不同阶段图如图3A、图3B、图3C和图3D所示，如下所示。在以下段落，沉积技术可以包括，例如但不限于，原子层沉积(atomic layerdeposition,ALD)、物理气相沉积(physical vapor deposition,PVD)、化学气相沉积(chemical vapor deposition,CVD)、金属有机CVD(metal organic CVD,MOCVD)、等离子体增强CVD(plasma enhanced CVD,PECVD)、低压CVD(low-pressure CVD,LPCVD)、等离子体辅助气相沉积(plasma-assisted vapor deposition)、外延生长(epitaxial growth)或其他适当工艺。
参照图3A，氮基半导体层104、106可以通过沉积技术在衬底上依序形成。在氮基半导体层106上形成掺杂的III-V族半导体层120和栅极电极130。掺杂的III-V族半导体层120和栅极电极130的形成包括沉积技术和图案化工艺，其中，可以执行沉积技术以形成覆盖层，并且可以执行图案处理，以去除多余部分。在一些实施例中，图案化工艺可以包括光刻(photolithography)、曝光(exposure)和显影(development)、蚀刻(etching)、其他适当的工艺或其组合。在栅极电极130的图案化工艺中的蚀刻工艺中，一些金属颗粒/离子101可以保留在氮基半导体层106的顶表面106ts上。金属粒子/离子101的元素与栅极电极130有关。举例来说，由于栅极电极130由氮化锡(TiN)所制成，金属颗粒/离子101是钛颗粒或钛离子。
参照图3B，可以在氮基半导体层106上形成用以覆盖掺杂的III-V族半导体层120和栅极电极130的栅极保护覆盖层(未示出)，然后，进行图案化工艺以去除栅极保护覆盖层的多余部分。因此，栅极保护层140形成以覆盖掺杂的III-V族半导体层120、栅极电极130以及氮基半导体层106的顶表面106ts的区域R1。氮基半导体层106的顶表面106ts的区域R2被栅极保护层140暴露出来。即，氮基半导体层106的顶表面106ts的区域R2不被栅极保护层140覆盖。区域R1的总面积可以小于区域R2的总面积。在一些实施例中，栅极保护层140的沉积材料可以包括氧化物介电材料，例如氧化硅(SiOx)。
参照图3C，使用标准清洁溶液(standard cleaning solution)在氮基半导体层106的顶表面106ts的区域R2上执行清洁处理。因此，可以去除在氮基半导体层106的顶表面106ts的区域R2处积聚的金属粒子/离子101或其他杂质。在一些实施例中，标准清洁溶液可以是氢氯酸(HCl)、过氧化氢(H2O2)及水(H2O)的混合物。在一些实施例中，标准清洁溶液可以是氨水(NH4OH)、过氧化氢(H2O2)和水(H2O)的混合物。由于栅极保护层140的材料选自于氧化物介电材料，故标准清洁溶液中的强氧化剂(如过氧化氢)相对于栅极保护层140活性低，栅极电极130可以被栅极保护层140所保护，而非被标准清洁溶液所氧化。
参照图3D，形成钝化层150以覆盖栅极保护层140和氮基半导体层106的顶表面106ts的区域R2。在一些实施例中，钝化层150的沉积材料可以是与栅极保护层140的材料不同的氮基介电材料。在形成钝化层150、S/D电极110和112、场板162、钝化层160、170、172和174、图案化导电层180之后，并且可以形成接触通孔190和192，以获得如图1A所示的半导体器件100A的结构。
图4是根据本揭露的一些实施例的半导体器件100B的横截面图。在图4的示例性图示中，半导体器件100B还包括贯穿钝化层170的接触通孔196、栅极保护层140，以及钝化层150和160。为了实现电气连接，接触通孔196从栅极电极130延伸到图案化导电层180。
图5是根据本揭露的一些实施例的氮基半导体器件100C的放大垂直截面图。在图5的示例性图示中，栅极保护层140具有弯曲的外侧壁。弯曲的外侧壁可以均匀地分布来自钝化层150c的应力。钝化层150具有与栅极保护层140共形的底表面，因此，栅极保护层140与钝化层150之间的界面也弯曲。用于制造半导体器件100C的制造方法可以类似于半导体器件100A的制造方法。通过调整至少一个参数(例如温度)来控制栅极保护层140和钝化层150的轮廓，使其成为弯曲。
应注意，上述半导体器件可采用上述不同工艺制造，以满足不同的电气要求。
基于上述，在本揭露中，栅极保护层盖住/覆盖栅极电极和掺杂的III-V族半导体层且其位于栅极电极和钝化层之间。栅极保护层可释放从钝化层至栅极电极的热应力。此外，栅极保护层的材料可选自于氧化物介电材料，使栅极保护层能够很好地保护栅极电极。因此，具有强氧化能力的清洁溶液可应用于半导体器件的制造工艺。因此，本揭露的半导体器件可以具有良好的电性能和可靠性。
本揭露的以上描述是为了达到说明以及描述目的而提供。本揭露并非意图全面性地或是将本揭露限制成上所公开的精确形式。意图详尽无遗或仅限于所公开的精确形式。对于本领域技术人员来说，显着地，可存在许多修改以及变化。
以上实施方式是经挑选并配上相应描述，以为了尽可能地解释本揭露的原理及其实际应用，从而使本领域的其他技术人员能够理解到，本揭露的各种实施方式以及适合于预期特定用途的各式修改。
如本文所用且未另行定义的术语，像是“实质上地”、“实质的”、“近似地”以及“约”，其为用于描述以及解释小的变化。当与事件或状况一起使用时，术语可以包括事件或状况有精确发生的示例，以及事件或状况近似发生的示例。例如，当与数值一起使用时，术语可以包含小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％，小于或等于±0.1％，或小于或等于±0.05％。对于术语“实质共面”，其可指在数微米(μm)内沿同一平面定位的两个表面，例如在40微米(μm)内、在30μm内、在20μm内、在10μm内，或1μm内沿着同一平面定位。
如本文所使用的，除非上下文另有明确规定，否则单数术语“单个”、“一个”以及“所述单个”可包括复数参考词。在一些实施方式的描述中，所提供的在另一组件“上方”或“上面”的组件可以包括的状况有，前一组件直接在后一组件上(例如，与后一组件有物理接触)的状况，以及一个或多个中介组件位于前一组件以及后一组件之间的状况。虽然已经参考本揭露内容的具体实施方式来描述以及说明本揭露内容，但是这些描述以及说明并不受到限制。本领域技术人员应当理解，在不脱离所附权利要求所定义的本揭露内容的真实精神以及范围的情况下，可以进行各种修改以及替换为等效物。附图并非一定是按比例绘制而成的。由于制造工艺以及公差的因素，本揭露内容中所呈现的工艺与实际器件之间可能存在区别。本揭露内容的其他实施方式可能没有具体说明。说明书以及附图应当视为是说明性的，而不是限制性的。可作出修改以使特定情况、材料、物质组成、方法或工艺能够适应本揭露内容的目的、精神以及范围。所有这些修改都会落在本文所附权利要求的范围内。虽然本文所揭露的方法是通过参照特定顺序执行特定操作来描述的，但是应当理解，可以进行组合、子划分或重新排序这些操作，以形成等效的方法，并且此并不会脱离本揭露的教示。因此，除非在此有特别指出，否则，此些操作的顺序以及分组是不受限制的。

Claims (25)

1.一种氮基半导体器件，其特征在于，包括：
第一氮基半导体层；
第二氮基半导体层，设置在所述第一氮基半导体层上，并且其具有的带隙大于所述第一氮基半导体层的带隙；
两个或多个源极/漏极(S/D)电极，设置在所述第二氮基半导体层上方；
栅极电极，设置在所述第二氮基半导体层上方及在所述S/D电极之间；
掺杂的III-V族半导体层，设置在所述第二氮基半导体层和所述栅极电极之间；
栅极保护层，所述栅极电极和所述掺杂的III-V族半导体层并与所述S/D电极分离；以及
第一钝化层，覆盖所述第二氮基半导体层和所述栅极保护层，并紧靠所述S/D电极的侧壁，所述S/D电极通过所述第一钝化层与所述栅极保护层分离，其中，所述栅极保护层的至少一种材料具有的内部应力选以使来自所述钝化层的应力重新分布。
2.根据任一权利要求所述的半导体器件，其特征在于，其中，所述第二氮基半导体层的顶表面具有第一区域和第二区域，所述第一区域被所述栅极保护层覆盖且所述第二区域被所述第一钝化层覆盖，所述栅极电极包括金属元素，且分布在所述第二区域上的所述金属元素的单位面积数量小于分布在所述第一区域上的所述金属元素的单位面积数量。
3.根据任一权利要求所述的半导体器件，其特征在于，其中所述栅极电极包括氮化钛，且所述金属元素为钛。
4.根据任一权利要求所述的半导体器件，其特征在于，其中所述掺杂的III-V族半导体层通过所述栅极保护层与所述第一钝化层完全地分离。
5.根据任一权利要求所述的半导体器件，其特征在于，其中所述栅极电极通过所述栅极保护层与所述第一钝化层完全地分离。
6.根据任一权利要求所述的半导体器件，其特征在于，其中所述掺杂的III-V族半导体层具有一对相对的侧壁，并且所述栅极保护层至少从所述掺杂的III-V族半导体层的所述一对侧壁的一个延伸到所述掺杂的III-V族半导体层的所述一对侧壁的另一个。
7.根据任一权利要求所述的半导体器件，其特征在于，其中所述掺杂的III-V族半导体层的所述侧壁被所述栅极保护层完全地覆盖。
8.根据任一权利要求所述的半导体器件，其特征在于，其中所述栅极电极具有一对相对的侧壁，并且所述栅极保护层至少从所述栅极电极的所述一对侧壁的一个延伸到所述栅极电极的所述一对侧壁的另一个。
9.根据任一权利要求所述的半导体器件，其特征在于，其中所述栅极电极在其所述侧壁之间具有顶表面，且所述栅极保护层延伸且覆盖所述栅极电极的所述顶表面。
10.根据任一权利要求所述的半导体器件，其特征在于，其中所述栅极电极的所述侧壁被所述栅极保护层完全地覆盖。
11.根据任一权利要求所述的半导体器件，其特征在于，其中，从所述掺杂的III-V族半导体层的侧壁到所述栅极保护层的侧壁的距离小于从所述栅极电极的侧壁到所述栅极保护层的所述侧壁的距离。
12.根据任一权利要求所述的半导体器件，其特征在于，其中所述第一钝化层在所述栅极保护层和所述S/D电极之间具有一部分，并且其与所述第二氮基半导体层接触。
13.根据任一权利要求所述的半导体器件，其特征在于，还包括：
第二钝化层，设置在所述第一钝化层上；以及
场板，设置在所述第二钝化层上，从所述S/D电极之一个延伸到紧靠所述栅极保护层的位置。
14.根据任一权利要求所述的半导体器件，其特征在于，其中所述栅极保护层为氧化物介电层。
15.根据任一权利要求所述的半导体器件，其特征在于，其中所述第一钝化层为氮基介电层。
16.一种制造半导体器件的方法，其特征在于，包括：
形成设置在衬底上的第一氮基半导体层；
在所述第一氮基半导体层上形成第二氮基半导体层；
通过沉积金属元素和V族元素在所述第二氮基半导体层上形成栅极电极；
形成覆盖所述栅极电极的栅极保护层；
使用标准清洁溶液清洁未被所述栅极保护层覆盖的所述第二氮基半导体层的区域；以及
形成覆盖所述栅极保护层和所述第二氮基半导体层的所述区域的钝化层。
17.根据任一权利要求所述的方法，其特征在于，还包括：
去除所述钝化层的一部分以形成暴露所述第二氮基半导体层的开口；以及
在所述第二氮基半导体层的所述开口中形成源极/漏极(S/D)电极。
18.根据任一权利要求所述的方法，其特征在于，其中所述标准清洁溶液为氢氯酸(HCl)、过氧化氢(H2O2)及水(H2O)之混合物。
19.根据任一权利要求所述的方法，其特征在于，其中执行清洁所述第二氮基半导体层的所述区域，以去除积聚在所述第二氮基半导体层的顶表面上的所述金属元素。
20.根据任一权利要求所述的方法，其特征在于，所述栅极电极包括氮化钛，且所述金属元素包括钛。
21.一种氮基半导体器件，其特征在于，包括：
第一氮基半导体层；
第二氮基半导体层，设置在所述第一氮基半导体层上，并且其具有的带隙大于所述第一氮基半导体层的带隙；
掺杂的III-V族半导体层，设置在所述第二氮基半导体层上方；
栅极电极，设置在所述掺杂的III-V族半导体层上方，并且其具有的边缘与所述掺杂的III-V族半导体层的边缘间隔第一距离；
栅极保护层，覆盖所述栅极电极和所述掺杂的III-V族半导体层，并且其具有的边缘与所述掺杂的III-V族半导体层的边缘间隔第二距离，所述第二距离小于所述第一距离；以及
钝化层，覆盖所述第二氮基半导体层并围绕所述栅极保护层。
22.根据任一权利要求所述的半导体器件，其特征在于，其中，所述第二氮基半导体层的顶表面具有第一区域和第二区域，所述第一区域被所述栅极保护层覆盖且所述第二区域被所述第一钝化层覆盖，所述栅极电极包括金属元素，且分布在所述第二区域上的所述金属元素的单位面积数量小于分布在所述第一区域上的所述金属元素的单位面积数量。
23.根据任一权利要求所述的半导体器件，其特征在于，其中所述栅极电极包括氮化钛，且所述金属元素为钛。
24.根据任一权利要求所述的半导体器件，其特征在于，还包括：
源极/漏极(S/D)电极，通过所述钝化层与所述栅极保护层分离，并且贯穿所述钝化层以与所述第二氮基半导体层接触。
25.根据任一权利要求所述的半导体器件，其特征在于，其中所述钝化层在所述栅极保护层和所述S/D电极之间具有一部分，并且其与所述第二氮基半导体层接触。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117577597A (zh) * 2024-01-16 2024-02-20 英诺赛科(苏州)半导体有限公司 一种氮化镓器件以及制备方法
WO2024045019A1 (en) * 2022-08-31 2024-03-07 Innoscience (suzhou) Semiconductor Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1624870A (zh) * 2003-11-04 2005-06-08 国际商业机器公司 改变膜结构的氧化方法和以之形成的cmos晶体管结构
CN106298905A (zh) * 2016-04-15 2017-01-04 苏州能讯高能半导体有限公司 一种半导体器件及其制造方法
US20200176595A1 (en) * 2018-11-30 2020-06-04 Rohm Co., Ltd. Nitride semiconductor device and method of manufacturing the same
CN112119494A (zh) * 2020-07-03 2020-12-22 英诺赛科（珠海）科技有限公司 半导体装置和其制作方法
CN112614834A (zh) * 2020-12-22 2021-04-06 厦门市三安集成电路有限公司 一种增强型与耗尽型hemt器件的集成芯片及制备方法
CN112614835A (zh) * 2020-12-22 2021-04-06 厦门市三安集成电路有限公司 一种增强型与耗尽型hemt集成器件及制备方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8895992B2 (en) * 2013-02-22 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
CN109727863A (zh) * 2019-01-02 2019-05-07 北京大学深圳研究生院 一种基于自对准工艺的AlGan/GaN HEMT器件结构及制作方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1624870A (zh) * 2003-11-04 2005-06-08 国际商业机器公司 改变膜结构的氧化方法和以之形成的cmos晶体管结构
CN106298905A (zh) * 2016-04-15 2017-01-04 苏州能讯高能半导体有限公司 一种半导体器件及其制造方法
US20200176595A1 (en) * 2018-11-30 2020-06-04 Rohm Co., Ltd. Nitride semiconductor device and method of manufacturing the same
CN112119494A (zh) * 2020-07-03 2020-12-22 英诺赛科（珠海）科技有限公司 半导体装置和其制作方法
CN112614834A (zh) * 2020-12-22 2021-04-06 厦门市三安集成电路有限公司 一种增强型与耗尽型hemt器件的集成芯片及制备方法
CN112614835A (zh) * 2020-12-22 2021-04-06 厦门市三安集成电路有限公司 一种增强型与耗尽型hemt集成器件及制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024045019A1 (en) * 2022-08-31 2024-03-07 Innoscience (suzhou) Semiconductor Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same
CN117577597A (zh) * 2024-01-16 2024-02-20 英诺赛科(苏州)半导体有限公司 一种氮化镓器件以及制备方法

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