CN114256239A - 磁存储装置 - Google Patents

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Abstract

实施例提供了一种能够同时抑制存储器基元破坏和数据写入错误的磁存储装置。根据一个实施例，一种磁存储装置包括具有第一端和第二端的磁阻元件。第一开关位于第一端和第一布线之间。第二开关位于第二端和第二布线之间。第三开关位于第一端和第三布线之间。第四开关位于第二端和第四布线之间。驱动器连接到第一布线和第二布线，并且被配置为向第一布线提供基于第一端处的电压和第二端处的电压而设定的大小的电流。

Description

磁存储装置
相关申请的交叉引用
本申请基于2020年9月11日提交的申请号为2020-152702的日本专利申请和2021年3月1日提交的申请号为17/189240的美国专利申请并要求其优先权，其全部内容通过引用并入本文中。
技术领域
本文描述的实施例一般地涉及磁存储装置。
背景技术
使用磁阻元件的存储装置是公知的。
发明内容
实施例提供了一种能够同时抑制存储器基元(memory cell)破坏和数据写入错误的磁存储装置。
一般而言，根据一个实施例，根据实施例的磁存储装置包括：磁阻元件，其具有第一端和第二端；第一开关，其位于所述第一端和第一布线之间；第二开关，其位于所述第二端和第二布线之间；第三开关，其位于所述第一端和第三布线之间；第四开关，其位于所述第二端和第四布线之间。驱动器连接到所述第一布线和所述第二布线，并且被配置为向所述第一布线提供基于所述第一端处的电压和所述第二端处的电压而设定的大小的电流。
附图说明
图1示出了根据第一实施例的磁存储装置的框图。
图2是根据第一实施例的存储器基元阵列的电路图。
图3示出了根据第一实施例的存储器基元阵列的一部分。
图4示出了根据第一实施例的存储器基元阵列的一部分。
图5示出了根据第一实施例的存储器基元的结构。
图6示出了根据第一实施例的磁存储装置的一些方面。
图7示出了根据第一实施例的写入驱动器的元件和连接。
图8示出了根据第一实施例的磁存储装置中的数据写入期间的信号状态。
图9示出了与根据第一实施例的磁存储装置中的数据写入相关的一些方面。
图10示出了根据第一实施例的在P写入之前和之后的所选(selected)存储器基元的状态。
图11示出了根据第一实施例的在AP写入之前和之后的所选存储器基元的状态。
图12示出了根据第一实施例的磁存储装置中的数据写入期间的一些方面。
图13示出了根据第一实施例的磁存储装置中的数据写入期间的一些方面。
图14出于比较的目的示出了第一磁存储装置的元件和连接。
图15出于比较的目的示出了第二磁存储装置的一部分元件和连接。
具体实施方式
下面将参考附图描述示例实施例。在以下描述中，相同的参考标号将应用于具有基本相同的功能和配置的元素，并且可以省略对这些元素的重复描述。可能存在将附加数字或字母添加到参考标号的末端以特别地将不同实例与具有基本相同的功能和配置的多个元素彼此区分开的情况。
附图是示意性的，并且在不同附图中，以不同的尺寸关系和比率来示出各个元素或方面。此外，除非明确或清楚地排除，否则对任何一个示例实施例的所有描述也可以用作对其他示例实施例的描述。
在说明书中，第一元件“连接”到第二元件的陈述意味着第一元件可以直接连接到第二元件，但也包括由一个或多个导电元件形成的这些元件之间的电连接。此外，这种经由导电元件的连接可以是恒定的(例如使用线)或经由开关类元件，这些开关类元件在不同时间点可以处于接通状态或关断状态。
一般而言，为了描述方便，将使用xyz正交坐标系来描述示例实施例。这样的坐标系不是限制。在以下描述中，描述性术语“下”等指示与另外的一个或多个元件相比更靠近z轴的相关位置，描述性术语“上”等类似地指示与另外的一个或多个元件相比距离z轴更远的位置。
1.第一实施例
1.1.结构(配置)
1.1.1.整体结构
图1示出了根据第一实施例的磁存储装置的框图。如图1所示，磁存储装置1包括存储器基元阵列11、输入输出电路12、控制电路13、行选择电路14、列选择电路15、写入电路16和读取电路17。
存储器基元阵列11包括多个存储器基元MC、多条字线WL和多条位线BL。存储器基元MC可以以非易失性的方式存储数据。每个存储器基元MC连接到一条字线WL和一条位线BL。字线WL与行相关联。位线BL与列相关联。一个或多个存储器基元MC通过选择一行和一列或多列来指定。
输入输出电路12例如从存储器控制器2接收各种控制信号CNT、各种命令CMD、地址信号ADD、数据(写入数据)DAT，以及例如将数据(读取数据)DAT发送到存储器控制器2。
行选择电路14从输入输出电路12接收地址信号ADD，并导致其中与由所接收的地址信号ADD指定的行相关联的一条字线WL被选择的状态。
列选择电路15从输入输出电路12接收地址信号ADD，并导致其中与由所接收的地址信号ADD指定的列相关联的多条位线BL被选择的状态。
控制电路13从输入输出电路12接收控制信号CNT和命令CMD。控制电路13基于由控制信号CNT和命令CMD指示的控制来控制写入电路16和读取电路17。具体地，控制电路13向写入电路16提供用于在存储器基元阵列11中数据写入期间写入数据的电压。此外，控制电路13提供用于在从存储器基元阵列11数据读取期间将数据读出到读取电路17的电压。
写入电路16从输入输出电路12接收写入数据DAT，并且基于由控制电路13执行的控制和写入数据DAT而向列选择电路15提供用于写入数据的电压。
读取电路17包括感测放大器并且基于由控制电路13执行的控制，使用用于读取数据的电压来确定(figure out)存储在存储器基元MC中的数据。所确定的数据作为读取数据DAT提供给输入输出电路12。
1.1.2.存储器基元阵列的电路配置
图2是根据第一实施例的存储器基元阵列11的电路图。如图2所示，存储器基元阵列11包括M+1(M是自然数)条字线WLa(WLa<0>、WLa<1>......WLa<M>)和M+1条字线WLb(WLb<0>、WLb<1>......WLb<M>)。存储器基元阵列11还包括N+1(N是自然数)条位线BL(BL<0>、BL<1>......BL<N>)。
每个存储器基元MC(MCa和MCb)具有两个节点，在第一节点N1处连接到一条字线WL，并在第二节点N2处连接到一条位线BL。更具体地，对于其中α是等于或大于0且等于或小于M的整数的所有情况以及其中β是等于或大于0且等于或小于N的整数的所有情况的所有组合，存储器基元MCa包括存储器基元MCa<α,β>，并且存储器基元MCa<α,β>连接在字线WLa<α>和位线BL<β>之间。类似地，对于其中α是等于或大于0且等于或小于M的整数的所有情况以及其中β是等于或大于0且等于或小于N的整数的所有情况的所有组合，存储器基元MCb包括存储器基元MCb<α,β>，并且存储器基元MCb<α,β>连接在字线WLb<α>和位线BL<β>之间。
每个存储器基元MC包括一个磁阻元件VR(VRa或VRb)和一个开关元件SE(SEa或SEb)。更具体地，对于其中α是等于或大于0且等于或小于M的整数的所有情况以及其中β是等于或大于0且等于或小于N的整数的所有情况的所有组合，存储器基元MCa<α,β>包括磁阻元件VRa<α,β>和开关元件SEa<α,β>。此外，对于其中α等于或大于0且等于或小于M的所有情况以及其中β是等于或大于0且等于或小于N的整数的所有情况的所有组合，存储器基元MCb<α,β>包括磁阻元件VRb<α,β>和开关元件SEb<α,β>。
在每个存储器基元MC中，磁阻元件VR和开关元件SE串联连接。磁阻元件VR连接到一条字线WL，开关元件SE连接到一条位线BL。
磁阻元件VR可以在其中磁阻元件VR具有低电阻Ra的状态与其中磁阻元件VR具有高电阻Rap的状态之间切换。磁阻元件CR可以利用两种电阻状态之间的差异来存储1位数据。
开关元件SE具有两个端子。当在第一方向上在两个端子之间施加小于第一阈值的电压时，开关元件SE处于高电阻状态，例如不导电状态(也称为处于关断状态)。另一方面，当在第一方向上在两个端子之间施加等于或大于第一阈值的电压时，开关元件SE处于低电阻状态，例如导电状态(也称为处于接通状态)。开关元件可以基于在第一方向上施加的电压的大小在高电阻状态和低电阻状态之间切换，或者类似地，另外基于在与第一方向相反的第二方向上施加的电压的大小来切换状态。可以通过接通或关断开关元件SE来控制是否向连接到开关元件SE的磁阻元件VR提供电流，即，是否选择该磁阻元件VR。
1.1.3.存储器基元阵列的结构
图3和图4示出了根据第一实施例的存储器基元阵列11的截面的一部分的结构。图3示出了沿xz平面的截面，图4示出了沿yz平面的截面。
如图3和图4所示，多个导体21堆叠在半导体衬底上方。导体21沿y轴延伸并且沿x轴相对于彼此排列。每个导体21用作字线WL。
每个导体21具有连接到多个存储器基元MCb的底表面的上表面。每个存储器基元MCb在xy平面中具有例如圆形形状。存储器基元MCb在每个导体21上沿y轴对准(align)，并且通过这种设置，存储器基元MCb在xy平面中以矩阵图案排列。每个存储器基元MCb包括用作开关元件SEb的结构和用作磁阻元件VRb的结构。开关元件SEb和磁阻元件VRb中的每一者包括一个或多个层。
多个导体22设置在存储器基元MCb上方。导体22沿x轴延伸并且沿y轴相对于彼此排列。每个导体22具有与沿x轴彼此对准的存储器基元MCb的上表面接触的底表面。每个导体22用作位线BL。
每个导体22具有连接到存储器基元MCa的底表面的上表面。每个存储器基元MCa例如在xy平面中具有圆形形状。存储器基元MCa在每个导体22上沿x轴与其他存储器基元MCa对准，并且通过这种设置，存储器基元MCa在xy平面中以矩阵图案布置。每个存储器基元MCa具有用作开关元件SEa的结构和用作磁阻元件VRa的结构。开关元件SEa和磁阻元件VRa各自包括一个或多个层。
另外的导体21可以位于沿y轴彼此对准的存储器基元MCa的上表面上。
还可以通过沿z轴重复设置图3和图4所示的从导体21的最下层到存储器基元MCa的层的结构来实现图2所示的存储器基元阵列11。
存储器基元阵列11在不设置导体21、导体22和存储器基元MC的区域中还包括层间绝缘体。
图5示出了根据第一实施例的存储器基元MC的结构的代表部分。如图5所示，开关元件SE包括下电极24、在该示例中形成为层的可变电阻材料25和上电极26。下电极24位于导体21或22的上表面上。可变电阻材料25位于下电极24的上表面上。上电极26位于可变电阻材料25的上表面上。
例如，下电极24和上电极26包含氮化钛(TiN)或由氮化钛(TiN)制成。
可变电阻材料25例如是介于两个端子之间的开关类元件，且该开关类元件的第一端子为可变电阻材料25的上表面或底表面中的一者，而第二端子为可变电阻材料25的上表面和底表面中的另一者。一个磁阻元件VR位于每个上电极26的上表面上。本实施例中的磁阻元件VR表现出隧道磁阻效应，并且将作为一个示例描述磁隧道结(MTJ)元件的情况。具体地，磁阻元件VR包括铁磁层31、绝缘层32和铁磁层33。在一个示例中，绝缘层32位于铁磁层31的上表面上，铁磁层33位于在绝缘层32的上表面上，如图5所示。
铁磁层31具有在穿过铁磁层31、绝缘层32和铁磁层33的界面的方向上的易磁化轴，例如，与界面成等于或大于45°且等于或小于90°的角度的易磁化轴，以及例如，在与界面垂直相交的方向上的易磁化轴。铁磁层31中的磁化取向旨在即使在磁存储装置1中读取和写入数据时也保持不变。铁磁层31可以用作所谓的参考层。铁磁层31可以包括多个堆叠的铁磁层和/或导电层。
绝缘层32例如包含氧化镁(MgO)或由氧化镁(MgO)制成，并且用作所谓的隧道势垒。
例如，铁磁层33包含钴铁硼(CoFeB)或硼化铁(FeB)或由钴铁硼(CoFeB)或硼化铁(FeB)制成。铁磁层33具有在穿过铁磁层31、绝缘层32和铁磁层33的界面的方向上的易磁化轴，例如，与界面成等于或大于45°且等于或小于90°的角度的易磁化轴，以及例如，在与界面垂直相交的方向上的易磁化轴。铁磁层33中的磁化取向根据写入的数据而变化，并且铁磁层33可以用作所谓的存储层。
如果铁磁层33中的磁化取向与铁磁层31中的磁化取向平行，则磁阻元件VR具有低电阻值。如果铁磁层33中的磁化取向与铁磁层31中的磁化取向反平行，则磁阻元件VR的电阻值高于铁磁层31和33中的磁化取向彼此反平行时的电阻。处于其中铁磁层33中的磁化取向与铁磁层31中的磁化取向平行的状态的存储器基元MC称为处于“P状态”。处于其中铁磁层33中的磁化取向与铁磁层31中的磁化取向反平行的状态的存储器基元MC称为处于“AP状态”。
如果特定大小的写入电流Iwp从铁磁层33流向铁磁层31，则铁磁层33中的磁化取向变得与铁磁层31中的磁化取向平行。这种反转磁化取向的操作可以称为“P写入”。另一方面，如果特定大小的写入电流Iwap从铁磁层31流向铁磁层33，则铁磁层33中的磁化取向变得与铁磁层31中的磁化取向反平行。这种反转磁化取向的操作可被称为“AP写入”。写入电流Iwp可被称为“P写入电流”，写入电流Iwap可被称为“AP写入电流”。AP写入电流Iwap大于P写入电流Iwp。在某些情况下，AP写入电流Iwap和P写入电流Iwp均可被称为写入电流Iw。因此，术语写入电流Iw在对所选存储器基元MC进行P写入的情况下表示P写入电流，并且在对所选存储器基元MC进行AP写入的情况下表示AP写入电流Iwap。
存储器基元MC可以包括另外的导体、绝缘体和/或铁磁体。
图6示出了根据第一实施例的磁存储装置1的一些部分的细节。更具体地，图6示出了存储器基元阵列11、行选择电路14、列选择电路15和写入电路16的元件、连接和总体布局。图6仅示出了多个存储器基元MC中的一个存储器基元MC作为其他存储器基元的代表。
如图6所示，并且如参考图2所述，存储器基元MC在第一节点N1处连接到一条字线WL并且在第二节点N2处连接到一条位线BL。当存储器基元MC为存储器基元MCa类型时，连接到存储器基元MC的字线WL为字线WLa。另一方面，当存储器基元MC为存储器基元MCb类型时，连接到存储器基元MC的字线WL为字线WLb。
行选择电路14包括多个局部行开关TLY1、多个局部行开关TLY2、全局行开关TGY1和全局行开关TGY2。每条字线WL在其第一端连接到一个局部行开关TLY1的第一端。字线WL连接到位于同一侧的局部行开关TLY1的第一端，例如连接到图4的结构中沿y轴的较小坐标侧(也就是在左侧的一端)的局部行开关TLY1的第一端。
每个局部行开关TLY1在控制端子处接收来自行选择电路14中的另一元件的控制信号LY，并基于该控制信号LY而被接通或关断。每个局部行开关TLY1可以是n型金属氧化物半导体场效应晶体管(MOSFET)并且在栅极端子处接收控制信号LY。行选择电路14仅使要提供给多个局部行开关TLY1中的由地址信号指定的一个局部行开关TLY1的控制信号LY为指定/指示选择的电平(例如高电平)。因此，然后从多个局部行开关TLY1中仅接通接收处于选择指定电平的控制信号LY的局部行开关TLY1。
每个局部行开关TLY1的第二端(另一端)连接到局部字线LWL1。通过接通多个局部行开关TLY1中的一个，与该局部行开关TLY1连接的字线WL经由已经接通的该局部行开关TLY1而连接到局部字线LWL1。
局部字线LWL1经由全局行开关TGY1连接到全局字线GWL1。全局行开关TGY1在控制端子处接收来自行选择电路14中的另一元件的控制信号GY，并基于该控制信号GY而被接通或关断。全局行开关TGY1可以是n型MOSFET并且在栅极端子处接收控制信号GY。
每条字线WL在其第二端(另一端)连接到一个局部行开关TLY2的第一端(一端)。字线WL连接到位于同一侧的局部行开关TLY2的第一端，例如连接到图4的结构中沿y轴的较大坐标侧(也就是在右侧的一端)的局部行开关TLY2的第一端。
每个局部行开关TLY2在控制端子处接收来自行选择电路14中的另一元件的控制信号LY，并基于该控制信号LY而被接通或关断。每个局部行开关TLY2可以是n型MOSFET并且在栅极端子处接收控制信号LY。行选择电路14仅使要提供给多个局部行开关TLY2中的由地址信号ADD指定的一个局部行开关TLY2的控制信号LY为选择指定电平(例如高电平)。因此，然后从多个局部行开关TLY2中仅接通接收选择指定控制信号LY的局部行开关TLY2。
每个局部行开关TLY2的第二端(另一端)连接到局部字线LWL2。通过接通多个局部行开关TLY2中的一个，与该局部行开关TLY2连接的字线WL经由该局部行开关TLY2连接到局部字线LWL2。
连接到同一字线WL的一对局部行开关TLY1和TLY2在其每个栅极处接收相同的控制信号LY。通过使与特定字线WL相关联的控制信号LY为指定选择的电平，字线WL连接到局部字线LWL1和LWL2两者。
局部字线LWL2经由全局行开关TGY2连接到全局字线GWL2。全局行开关TGY2在控制端子处接收来自行选择电路14中的另一元件的控制信号GY，并基于该控制信号GY而被接通或关断。全局行开关TGY2可以是n型MOSFET并且在栅极端子处接收控制信号GY。
列选择电路15包括多个局部列开关TLX1、多个局部列开关TLX2、全局列开关TGX1和全局列开关TGX2。每条位线BL在一端(第一端)连接到一个局部列开关TLX1的第一端(一端)。位线BL连接到位于同一侧的局部列开关TXL1的第一端，例如连接到图3的结构中沿y轴的较小坐标侧(也就是在左侧的一端)的局部列开关TLX1的第一端。
每个局部列开关TLX1在控制端子处接收来自列选择电路15中的另一元件的控制信号LX，并基于该控制信号LX而被接通或关断。每个局部列开关TLX1可以是n型MOSFET并且在栅极端子处接收控制信号LX。列选择电路15仅使要提供给多个局部列开关TLX1中的由地址信号ADD指定的一个局部列开关TLX1的控制信号LX为指定选择的电平(例如高电平)。因此，然后从多个局部列开关TLX1中仅接通接收处于指定选择的电平的控制信号LX的局部行开关TLX1。
每个局部列开关TLX1的第二端(另一端)连接到局部位线LBL1。通过接通多个局部列开关TLX1中的一个，与该局部列开关TLX1连接的位线BL经由该局部列开关TLX1而连接到局部位线LBL1。
局部位线LBL1经由全局列开关TGX1而连接到全局位线GBL1。全局列开关TGX1在控制端子处接收来自列选择电路15中的另一元件的控制信号GX，并基于该控制信号GX而被接通或关断。全局列开关TGX1可以是n型MOSFET并且在栅极端子处接收控制信号GX。
每条位线BL在第二端(另一端)连接到一个局部列开关TLX2的第一端(一端)。位线BL连接到位于同一侧的局部列开关TLX2的第一端，例如连接到图3结构中沿y轴的较大坐标侧(也就是在右侧的一端)的局部列开关TLX2的第一端。
每个局部列开关TLX2在控制端子处接收来自列选择电路15中的另一元件的控制信号LX，并基于该控制信号LX而被接通或关断。每个局部列开关TLX2可以是n型MOSFET并且在栅极端子处接收控制信号LX。列选择电路15仅使要提供给多个局部列开关TLX2中的由地址信号ADD指定的一个局部列开关TLX2的控制信号LX为指定选择的电平(例如高电平)。因此，然后从多个局部列开关TLX2中仅接通接收处于指定选择的电平的控制信号LX的局部行开关TLX2。
每个局部列开关TLX2的第二端(另一端)连接到局部位线LBL2。通过接通多个局部列开关TLX2中的一个，与该局部列开关TLX2连接的位线BL经由局部列开关TLX2连接到局部位线LBL2。
连接到同一位线BL的一对局部列开关TLX1和TLX2在其栅极处接收相同的控制信号LX。通过使与特定位线BL相关联的控制信号LX为指定选择的电平，位线BL连接到局部位线LBL1和LBL2两者。
局部位线LBL2经由全局列开关TGX2而连接到全局位线GBL2。全局列开关TGX2在控制端子处接收来自列选择电路15中的另一元件的控制信号GX，并基于该控制信号GX而被接通或关断。全局列开关TGX2可以是n型MOSFET并且在栅极端子处接收控制信号GX。
写入电路16包括写入驱动器161。写入驱动器161位于存储器基元阵列11的外侧。在一个示例中，写入驱动器161可以位于全局字线GWL2的一侧，字线WL的第二端的一侧，或存储器基元阵列11的右侧。在一个示例中，写入驱动器161可以位于全局位线GBL2的一侧，位线BL的第二端的一侧，或存储器基元阵列11的下侧。
写入驱动器161具有第一节点S+、第二节点S-、第三节点M+和第四节点M-。第一节点S+连接到全局字线GWL1。第二节点S-连接到全局位线GBL1。第三节点M+连接到全局字线GWL2。第四节点M-连接到全局位线GBL2。
写入驱动器161还从控制电路13等接收处于一个固定大小的参考电压Vref，然而，该固定大小是从多个可能的大小中动态选择的。写入驱动器161可从第一节点S+输出具有可变大小的电流。写入驱动器161可在第二节点S-处引出(draw)电流。写入驱动器161通过连接在第一节点S+和第二节点S-之间的导电元件而允许从第一节点S+输出的电流经由该导电元件流到第二节点S-。从写入驱动器161的第一节点S+输出的电流可被称为写入驱动器161的输出电流IO。
写入驱动器161基于施加到第三节点M+的电压和施加到第四节点M-的电压来改变输出电流IO的大小。具体地，写入驱动器161用作负反馈电路，其随着第三节点M+处的电压与第四节点M-处的电压之间的差值增大而输出减少的输出电流IO。第三节点M+处的电压和第四节点M-处的电压可以具有不同的大小。写入驱动器161从第一节点S+输出输出电流IO，该输出电流IO使得与参考电压Vref的大小基本相同的电压能够被施加到作为数据写入目标的存储器基元MC。输出电流IO的设定与第三节点M+处的电压大小和第四节点M-处的电压大小无关，而是基于第三节点M+处的电压大小和第四节点M-处的电压大小。
作为数据写入目标的存储器基元可被称为所选存储器基元MCS。在本文中，“基本相同”是指两个或两个以上的方面在原则上或理想上相同，但无意的误差或与理想的差异也在该表述的含义之内。因此，当写入驱动器161被言及输出允许具有与参考电压Vref基本相同的大小的电压被施加到所选存储器基元MCS的输出电流IO时，这意味着这样的输出电流IO由写入驱动器161输出：该输出电流IO旨在允许具有与参考电压Vref相同的大小的电压被施加到所选存储器基元MCS，但实际操作中可能产生差值。
更具体地，写入驱动器161输出的输出电流IO的大小被调整，使得第四节点M-处的电压与参考电压Vref的和等于第三节点M+处的电压。为了实现这样的负反馈操作，第三节点M+和第四节点M-分别连接到所选存储器基元MCS的第一节点N1和第二节点N2。
图7示出了根据第一实施例的写入驱动器161的元件和连接的示例。如图7所示，写入驱动器161包括运算放大器OP、电容C(称为电容器C)和p型MOSFET TP1。写入驱动器161还可包括n型MOSFET TN1、TN2、TN3和TN4以及p型MOSFET TP2，用于执行控制以使得写入驱动器161工作或不工作。
运算放大器的同相(non-inverting)输入端子用作写入驱动器161的第三节点M+。节点M+处的电压将被称为电压VM+。晶体管TN1的第一端(源极和漏极中的一者)用作节点Tref并接收参考电压Vref。晶体管TN1的第二端(源极和漏极中的另一者)连接到运算放大器OP的反相输入端子。例如，晶体管TN1的栅极接收来自控制电路13的控制信号PC。
在AP写入和P写入的情况下，参考电压Vref具有不同的大小。在AP写入的情况下，参考电压Vref的大小允许具有与参考电压相同的大小的电压被施加到所选存储器基元MCS，并允许AP写入电流Iwap流过所选存储器基元MCS。AP写入的情况下的参考电压Vref的大小可以基于存储器基元MC的平均特性。例如，可以在考虑例如磁存储装置1中的存储器基元MC的特性的正常或预期变化的情况下来设定或选择该值。
在P写入的情况下，参考电压Vref的大小允许具有与参考电压Vref相同的大小的电压被施加到所选存储器基元MCS，并允许P写入电流Iwp流过所选存储器基元MCS。P写入情况下的参考电压Vref的大小可以基于存储器基元MC的平均特性。例如，可以在考虑例如磁存储装置1中的存储器基元MC的特性的正常或预期变化的情况下来设定或选择该值。
晶体管TN2的第一端用作第四节点M-。节点M-处的电压将被称为电压VM-。晶体管TN2的第二端经由电容器C连接到运算放大器OP的反相输入端子。晶体管TN2的栅极例如接收来自控制电路13的控制信号WT。晶体管TN2的第二端还经由晶体管TN3连接到接地电位的节点。例如，晶体管TN3的栅极接收来自控制电路13的控制信号PC。
晶体管TP2的第一端连接到电源电位Vdd的节点。晶体管TP2的栅极接收控制信号ˉWT。符号“ˉ”表示应用了符号“ˉ”的信号的逻辑的反向逻辑。晶体管TP2的第二端连接到晶体管TP1的第一端。晶体管TP1的栅极连接到运算放大器OP的输出端子。晶体管TP1的第二端用作写入驱动器161的第一节点S+。
晶体管TN4的第一端用作写入驱动器161的第二节点S-。晶体管TN4的第二端连接到地电位的节点。
输出电流IO的大小取决于施加到晶体管TP1的栅极的电压的大小。换言之，当同相输入端子处的电压与反相输入端子处的电压之间的差值增大时，运算放大器OP输出较小的电压，即向晶体管TP1的栅极施加较小的电压。当施加到晶体管TP1栅极的电压降低时，输出电流IO的大小增加。另一方面，当施加到晶体管TP1的栅极的电压增加时，输出电流IO的大小减小。
当接收到高电平控制信号WT时，写入驱动器161被启用并且可以执行操作。
1.2.操作
图8示出了根据第一实施例的磁存储装置1中的数据写入期间的随时间的一些信号状态。
如图8所示，在开始写入数据之前，控制信号PC处于高电平，而控制信号WT处于低电平。当控制信号WT处于低电平时，写入驱动器161被禁用。由于控制信号PC处于高电平，因此图7所示的晶体管TN1和TN3处于接通状态，连接到晶体管TN1的电容器C的端子的一端(第一端)具有电压Vref。连接到晶体管TN3的另一端(第二端)具有地电位(＝0[V])。
随着数据写入，控制信号PC在时钟时间t1处变为低电平。控制信号PC的低电平一直持续到时钟时间t4。作为控制信号PC转变为低电平的结果，图7所示的晶体管TN1和TN3被关断，并且电容器C进入电浮置状态。
在时钟时间t2处，控制信号WT变为高电平。控制信号WT控制写入时段并在写入期间保持处于高电平。控制信号WT的高电平一直持续到时钟时间t3。写入驱动器161在时钟时间t2到时钟时间t3之间被启用。由于控制信号WT转变为高电平，晶体管TN2被接通，电容器C的第二端处的电压由0升至VM-。由于电容器C是浮置的，电容器C的第一端处的电压的升高量与第二端处的电压的升高量相同。换言之，电容器C的第一端处的电压变为Vref+VM-。因此，当写入驱动器161被启用时，大小为Vref+VM-的电压被施加到运算放大器的反相输入端子。
控制信号WT在时钟时间t3处返回到低电平，而控制信号PC在时钟时间t4处返回到高电平。
图9示出了根据第一实施例的磁存储装置1中的数据写入期间的状态。图9示出了与图7相同的元件和范围并且还表示了与图7类似的布局。图9示出了某个所选存储器基元MCS中的数据写入期间的状态。连接到所选存储器基元MCS的字线WL将被称为所选字线WLS。连接到所选存储器基元MCS的位线BL将被称为所选位线BLS。图9仅示出了开关TLY1、TGY1、TLY2、TGY2、TLX1、TGX1、TLX2和TGX2中被接通的开关。在所选存储器基元MCS中的数据写入期间，图9中未示出的开关被关断。
图9中的所选存储器基元MC被称为所选存储器基元MCS1，在该示例中，所选存储器基元MCS1位于存储器基元阵列11的中心附近。行选择电路14和列选择电路15被配置为在数据写入期间基于所选存储器基元MCS的行和列进行操作，即基于所选字线WLS和所选位线BLS进行操作。
全局行开关TGY1和与所选字线WLS连接的局部行开关(所选局部行开关)TLY1在数据写入期间保持在接通状态。因此，所选存储器基元MCS1的第一节点N1经由所选字线WLS、所选局部行开关TLY1、局部字线LWL1、全局行开关TGY1以及全局字线GWL1而连接到写入驱动器161的第一节点S+。第一节点S+和所选存储器基元MCS1的第一节点N1之间的电流路径具有电阻值RX1。
全局列开关TGX1和与所选位线BLS连接的局部列开关(所选局部列开关)TLX1在数据写入期间保持在接通状态。因此，所选存储器基元MCS1的第二节点N2经由所选位线BLS、所选局部列开关TLX1、局部位线LBL1、全局列开关TGX1以及全局位线GBL1而连接到写入驱动器161的第二节点S-。所选存储器基元MCS1的第二节点N2和第二节点S-之间的电流路径具有电阻值RY1。连接第一节点S+和第二节点S-的电流路径由连接在写入驱动器161的第一节点S+和第二节点S-之间的所选存储器基元MCS1形成。示出为粗实线/箭头的电流可以通过在形成电流路径的状态下启用写入驱动器161而流过该电流路径。该电流使数据能够写入所选存储器基元MCS1。电流的大小取决于要写入的数据，即，写入对应于AP写入和P写入中的哪一者。要提供的电流的大小还取决于所选存储器基元MCS1在存储器基元阵列11中的位置。
全局行开关TGY2和与所选字线WLS连接的局部行开关(所选局部行开关)TLY2在数据写入期间保持在接通状态。因此，所选存储器基元MCS1的第一节点N1也经由所选字线WLS、所选局部行开关TLY2、局部字线LWL2、全局行开关TGY2以及全局字线GWL2而连接到写入驱动器161的第三节点M+。因此，如虚线所示，第三节点M+在所选存储器基元MCS的第一节点N1处接收电压V11。
全局行开关TGY2和与所选位线BLS连接的局部列开关(所选局部列开关)TLX2在数据写入期间保持在接通状态。因此，所选存储器基元MCS1的第二节点N2也经由所选位线BLS、所选局部列开关TLX2、局部位线LBL2、全局列开关TGX2以及全局位线GBL2而连接到写入驱动器161的第四节点M-。因此，如虚线/箭头所示，第四节点M-在所选存储器基元MC的第二节点N2处接收电压V12。
其中所选存储器基元MCS被电连接到写入驱动器161的第一节点S+、第二节点S-、第三节点M+和第四节点M-的状态将被称为磁存储装置1关于所选存储器基元MCS处于写入被选择状态。
如上面参考图6所述，无论第三节点M+和第四节点M-处的电压大小如何，写入驱动器161输出其大小允许具有与参考电压Vref基本相同的大小的电压被施加到所选存储器基元MCS1的两端的输出电流IO(用作写入电流IW)。参考电压Vref在AP写入和P写入的情况下具有不同的大小，如参考图7所述。使用其大小基于要写入的数据的参考电压Vref，AP写入电流Iwap在AP写入的情况下流过所选存储器基元MCS1，而P写入电流Iwp在P写入的情况下流过所选存储器基元MCS1。
由于数据写入的完成，写入后的所选存储器基元MCS1的电阻大小不同于写入前的所选存储器基元MCS1的电阻大小。因此，刚完成写入后的电压V11和V22，即刚切换电阻大小之后的电压V11和V22分别具有与写入前的电压V11和V12不同的大小。然而，输出电流IO的大小也基于电压大小的变化而变化。因此，施加到所选存储器基元MCS1的电压在写入前后基本相同。
图10示出了根据第一实施例的在P写入之前和之后的所选存储器基元MCS1的状态。在P写入之前，所选存储器基元MCS1具有处于高电阻状态的电阻Rap。对于P写入，参考电压Vref被设定为具有与意图施加到用于P写入的所选存储器基元MCS1的电压Vp(在某些情况下称为P写入电压Vp)的大小相等的大小。基于该设定，写入驱动器161输出P写入电流Iwp1，其大小是通过将P写入电压Vp除以电阻Rap而获得的，从而基于所选存储器基元MCS1的第一节点N1处的电压V11和第二节点N2处的电压V12将P写入电压Vp施加到所选存储器基元MCS1。
P写入通过P写入电流Iwp1的供给而完成，并且所选存储器基元MCS1被设定为电阻Rp。同时，所选存储器基元MCS1的第一节点N1处的电压V11和第二节点处的电压V12发生变化。基于该变化，写入驱动器161输出具有基于变化后的电压V11和电压V12的大小的输出电流IO。换言之，写入驱动器161输出具有通过将P写入电压Vp除以电阻Rp而获得的大小的P写入电流Iwp2。P写入电流Iwp2大于P写入电流Iwp1。由于P写入完成，P写入电流Iwp2流动，因此即使在P写入完成之后，P写入电压Vp也继续施加到所选存储器基元MCS1。
AP写入也会发生同样的现象。图11示出了根据第一实施例的在AP写入之前和之后的所选存储器基元MCS1的状态。在AP写入之前，所选存储器基元MCS1具有处于低电阻状态的电阻Rp。对于AP写入，参考电压Vref被设定为具有与意图施加到用于AP写入的所选存储器基元MCS1的电压Vap(在某些情况下称为AP写入电压Vap)的大小相等的大小。基于该设定，写入驱动器161输出AP写入电流Iwap1，其大小是通过将AP写入电压Vap除以电阻Rp而获得的，从而基于所选存储器基元MCS1的第一节点N1处的电压V11和第二节点N2处的电压V12将AP写入电压Vap施加到所选存储器基元MCS1。
AP写入通过提供AP写入电流Iwap1完成，并且所选存储器基元MCS1被设定为电阻Rap。同时，所选存储器基元MCS1的第一节点N1处的电压V11和第二节点处的电压V12发生变化。基于该变化，写入驱动器161输出具有基于变化后的电压V11和电压V12的大小的输出电流IO。换言之，写入驱动器161输出具有通过将AP写入电压Vap除以电阻Rap而获得的大小的AP写入电流Iwap2。AP写入电流Iwap2小于AP写入电流Iwap1。由于AP写入完成，AP写入电流Iwap2流动，因此即使在AP写入完成之后，AP写入电压Vap也继续施加到所选存储器基元MCS1。
以此方式，所选存储器基元MCS在该所选存储器基元MCS的电阻大小变化之前和之后接收具有基本相同大小的电压。
通过由写入驱动程序161执行的控制，输出电流IO(即，写入电流Iw)具有允许基本相同的参考电压Vref被施加到所选存储器基元MCS的大小，无论所选存储器基元MCS在存储器基元阵列11中的位置如何。
所选存储器基元MCS在存储器基元阵列11中的位置决定了连接处于写入被选择状态下的磁存储装置1中的写入驱动器161的第一节点S+和第二节点S-的电流路径的电阻。这是因为所选存储器基元MCS的位置会影响电流路径的路线(路由)。换言之，连接第一节点S+和所选存储器基元MCS的第一节点N1的电流路径的距离以及连接所选存储器基元MCS的第二节点N2和第二节点S-的电流路径的距离取决于所选存储器基元MCS的位置。此外，电流路径的距离(长度)会影响电流路径的电阻。因此，连接写入驱动器161的第一节点S+和第二节点S-的电流路径的电阻取决于所选存储器基元MCS的位置。这意味着所选存储器基元MCS的第一节点N1处的电压和第二节点N2处的电压也取决于所选存储器基元MCS在存储器基元阵列11中的位置。
在图9中的写入被选择状态下，写入驱动器161输出具有基于所选存储器基元MCS1的第一节点N1处的电压V11和第二节点N2处的电压V12而设定的特定大小的输出电流IO1。
所选存储器基元MCS在存储器基元阵列11中的位置影响所选存储器基元MCS的第一节点N1处的电压和第二节点N2处的电压。与图9类似，图12和图13示出了根据第一实施例的数据写入期间的磁存储装置1的状态；然而，图12和图13示出了与图9中的所选存储器基元MCS1位置不同的所选存储器基元MCS2和MCS3的写入被选择状态。
如图12所示，所选存储器基元MCS2比所选存储器基元MCS1更靠近写入驱动器161。换言之，图12中的所选字线WLS比图9中的所选字线WLS更靠近局部位线LBL2。此外，图12中的所选位线BLS比图9中的所选位线BLS更靠近局部字线LWL2。第一节点S+和所选存储器基元MCS2的第一节点N1之间的电流路径具有电阻值RX2，所选存储器基元MCS2的第二节点N2和第二节点S-之间的电流路径具有电阻值RY2。对于图9所示的存储器基元MCS1，电阻值RX2小于电阻值RX1。另外，对于图9所示的存储器基元MCS1e，电阻值RY2小于电阻值RY1。因此，所选存储器基元MCS2的第一节点N1处的电压V21低于所选存储器基元MCS1的第一节点N1处的电压V11。此外，所选存储器基元MCS2的第二节点N2处的电压V22低于所选存储器基元MCS1的第一节点N1处的电压V12。
如参考图6所述，写入驱动器161输出的输出电流IO的大小被调整，使得第四节点M-处的电压与参考电压Vref之和等于第三节点M+处的电压。在图12所示的写入被选择状态下，写入驱动器161因此输出输出电流IO2。输出电流IO2小于图9所示的用于写入被选择状态的输出电流IO1。
在图12所示的写入被选择状态下，电阻值RX2和电阻值RY2二者分别低于图9所示的写入被选择状态下的电阻值RX1和电阻值RY1。因此，由输出电流IO1、电阻值RX1和电阻值RY1限定而设定的电压基本等于由输出电流IO2、电阻值RX2和电阻值RY2限定而设定的电压。换言之，施加到所选存储器基元MCS1和MCS2二者的电压各自基本等于参考电压Vref。
如图13所示，与存储器基元阵列11中的所选存储器基元MCS1相比，所选存储器基元MCS3距写入驱动器161更远。换言之，图13中的所选字线WLS比图9中的所选字线WLS更靠近局部位线LBL1。此外，图13中的所选位线BLS比图9中的所选位线BLS更靠近局部字线LWL1。因此，第一节点S+和所选存储器基元MCS3的第一节点N1之间的电流路径具有电阻值RX3，而所选存储器基元MCS3的第二节点N2和第二节点S-之间的电流路径具有电阻值RY3。电阻值RX3高于电阻值RX1，并且电阻值RY3高于电阻值RY1。所选存储器基元MCS3的第一节点N1处的电压V31高于所选存储器基元MCS1的第一节点N1处的电压V11，所选存储器基元MCS3的第二节点N2处的电压V32高于所选存储器基元MCS1的第一节点N1处的电压V12。
在图13所示的写入被选择状态下，写入驱动器161输出输出电流IO3。输出电流IO3大于图9所示的写入被选择状态下的输出电流IO1。图13所示的写入被选择状态下，电阻值RX3和电阻值RY3二者分别高于图9所示的写入被选择状态下的电阻值RX1和电阻值RY1。因此，由输出电流IO1、电阻RX1和电阻RY1限定而设定的电压基本等于由输出电流IO3、电阻RX3和电阻RY3限定而设定的电压。换言之，基本上等于参考电压Vref的电压被施加到所选存储器基元MCS1和MCS3二者。
1.3.优点(效果)
根据第一实施例，提供了能够在抑制数据写入错误同时还抑制存储器基元MC的破坏的磁存储装置1。
以下两种配置是用于向存储器基元阵列提供写入电流的可能配置。图14出于比较的目的示出了第一磁存储装置100的元件和连接的一部分。图15出于比较的目的示出了第二磁存储装置200的元件和连接的一部分。
如图14所示，磁存储装置100包括存储器基元阵列11、行选择电路14、列选择电路15和写入电路。写入电路包括恒压源CV，并在恒压源CV和地电位节点之间提供具有特定的恒定大小的电压。
在数据写入期间，通过恒压源CV施加电压，写入电流经由列选择电路15、字线WL(所选字线WLS)、所选存储器基元MCS、位线BL(所选位线BLS)和行选择电路14从恒压源CV流向地电位节点。当将数据写入磁存储装置100中的所选存储器基元MCS101或MCS102时，可能发生以下现象。在存储器基元MC中，所选存储器基元MCS101被定位为距列选择电路15和行选择电路14最近。在存储器基元MC中，所选存储器基元MCS102被定位为距列选择电路15和行选择电路14二者最远。
在所选存储器基元MCS101中写入数据的情况下，从恒压源CV到所选存储器基元MCS101的电流路径短。因此，该电流路径中的总电阻低。因此，取决于由恒压源CV提供的电压的大小，写入电流的大小可能变得过大，并且取决于写入电流，所选存储器基元MCS101可能被破坏。
为了抑制由这种过大的写入电流引起的存储器基元MC的破坏，可以抑制恒压源CV处的大小。然而，在这种情况下，所选存储器基元MCS102中可能会发生数据写入错误。换言之，从恒压源CV到所选存储器基元MCS102的电流路径长。因此，该电流路径中的总电阻大。因此，如果由恒压源CV提供的电压大小保持较小，则可能无法将足够大小的电压施加到所选存储器基元MCS102，因此具有所需大小的写入电流不会流过所选存储器基元MCS102。由于被供给的写入电流的大小不足，因此所选存储器基元MCS102中的数据写入可能会失败。
如图15所示，磁存储装置200包括存储器基元阵列11。磁存储装置200还包括行选择电路14(见图14)、列选择电路15(见图14)和写入电路。写入电路包括恒流源CI。磁存储装置200的写入电路使恒定大小的电流从恒流源CI流向地电位节点。在AP写入的情况下，写入电路使具有与恒流源CI相同的大小的AP写入电流Iwap流动。
基于利用通过使用恒流源CI而提供的恒压源，有可能抑制存储器基元MC的破坏和数据写入的失败二者。然而，在AP写入的情况下，由于具有相同恒定大小的AP写入电流Iwap连续流动，所选存储器基元MCS103可能被破坏。存储器基元MC的特性的意外变化是不可避免的，并且在AP写入成功完成之前，各个存储器基元MC可能需要略微不同的时间长度，必须持续此时间长度提供AP写入电流Iwap。因此，在某些情况下，即使在所选存储器基元MCS103已经进入AP状态后，AP写入电流Iwap可能仍然流过所选存储器基元MCS103，这是因为即使在对于所选存储器基元MCS103已经实现了到AP状态的转换，也会继续提供AP写入电流Iwap。AP写入电流Iwap较大，被设定为AP状态的存储器基元MC的电阻Rap也较大。因此，如果AP写入电流Iwap继续流过已经转换为AP状态的所选存储器基元MCS103，则高于施加到处于P状态的所选存储器基元MCS103的电压VL的电压VH将被施加到所选存储器基元MCS103的两端。特别地，AP写入电流Iwap会流过那些容易/快速转换为AP状态的存储器基元MC。即使在完成转换到AP状态之后，AP写入电流IWap也可能持续较长的时段流过这样的存储器基元MC，并且由于长时间施加高电压VH，这样的存储器基元MC更可能被破坏。
根据第一实施例，写入驱动器161在第三节点M+处接收所选存储器基元MC的第一节点N1处的电压，在第四节点M-处接收第二节点N2处的电压，并且提供从第一节点S+到所选存储器基元MCS的其大小基于所选存储器基元MCS的第一节点N1处的电压和第二节点N2处的电压的电流。为了实现这一点，磁存储装置1包括开关TLY1、TGY1、TLY2、TGY2、TLX1、TGX1、TLX2和TGX2以及用于将写入驱动器161的第三节点M+和第四节点M-分别连接到所选存储器基元MCS的第一节点N1和第二节点N2的布线LWL2、GWL2、LBL2和GBL2。
通过上述配置，通过首先将大小基于所选存储器基元MCS的第一节点N1处的电压和第二节点N2处的电压的写入电流Iw提供给所选存储器基元MCS，而将大小基于所选存储器基元MCS的电阻大小的写入电流Iw提供给所选存储器基元MCS。这防止了大小与所选存储器基元MCS中的电阻大小变化(该变化是由在所选存储器基元MCS中写入数据引起的)之前相同的写入电流Iw即使在变化之后也流过所选存储器基元MCS。因此，防止了由大小与所选存储器基元MCS中的电阻大小变化之前提供的相同大小的电流和大小变化之后的电阻引起的大电压被施加到所选存储器基元MCS。这抑制了所选存储器基元MCS的破坏。
此外，基于相同的原理，无论所选存储器基元MCS在存储器基元阵列11中的位置如何，具有基本相同大小的写入电流Iw可以流过所选存储器基元MCS。这是因为连接所选存储器基元MCS的第一节点N1与写入驱动器161的元件的电阻以及连接所选存储器基元MCS的第二节点N2与写入驱动器161的元件的电阻取决于所选存储器基元MCS的位置，并且写入电流Iw取决于所选存储器基元MCS的第一节点N1处的电压和第二节点N2处的电压。无论所选存储器基元MCS的位置如何，在AP写入的情况下，具有基本相同的大小的AP写入电流Iwap流过所选存储器基元MCS，并且在P写入的情况下，具有基本相同大小的P写入电流Iwp流过所选存储器基元MCS。因此，防止了由于所选存储器基元MCS的位置导致的写入电流Iw不足而引起的写入错误的发生。
因此，可以抑制由于提供恒定电压而在磁存储装置100中可能发生的存储器基元MC的破坏和数据写入失败，以及由于提供恒定电流而在磁存储装置200中可能发生的所选存储器基元MCS的破坏。换言之，可以提供能够同时抑制存储器基元MC的破坏和数据写入失败的磁存储装置1。
尽管已经描述了某些实施例，但是这些实施例仅通过示例的方式给出，并且不旨在限制本公开的范围。实际上，这里描述的新颖实施例可以以多种其他形式体现；此外，在不脱离本公开的精神的情况下，可以对这里描述的实施例的形式进行各种省略、替换和变化。所附的权利要求及其等同物旨在涵盖落入本公开的范围和精神内的此类形式或修改。
标号说明
1：磁存储装置、2：存储器控制器、11：存储器基元阵列、12：输入输出电路、13：控制电路、14：行选择电路、15：列选择电路、16：写入电路、17：读取电路、MC：存储器基元、WL：字线、BL：位线、VR：磁阻元件、SE：开关元件、21：导体、22：导体、24：下电极、25：可变电阻材料、26：上电极、31：铁磁层、32：绝缘层、33：铁磁层、Iw：写入电流、Iwap：AP写入电流、Iwp：P写入电流、LWL1：局部字线、LWL2：局部字线、GWL1：全局字线、GWL2：全局字线、LBL1：局部位线、LBL2：局部位线、GBL1：全局局部位线、GBL2：全局局部位线、TLY1：局部行开关、TGY1：全局行开关、TLY2：局部行开关、TGY2：全局行开关、TLX1：局部列开关、TGX1：全局列开关、TLX2：局部列开关、TGX2：全局列开关、S+：第一节点、S－：第二节点、M+：第三节点、M－：第四节点、161：写入驱动器、IO：输出电流。

Claims (20)

1.一种磁存储装置，包括：
磁阻元件，其具有第一端和第二端；
第一开关，其位于所述第一端和第一布线之间；
第二开关，其位于所述第二端和第二布线之间；
第三开关，其位于所述第一端和第三布线之间；
第四开关，其位于所述第二端和第四布线之间；以及
驱动器，其连接到所述第一布线和所述第二布线，并且被配置为向所述第一布线提供基于所述第一端处的电压和所述第二端处的电压而设定的大小的电流。
2.根据权利要求1所述的磁存储装置，还包括：
第五布线，其连接到所述第一端并且连接在所述第一开关和所述第三开关之间；以及
第六布线，其连接到所述第二端并且连接在所述第二开关和所述第四开关之间。
3.根据权利要求2所述的磁存储装置，其中
所述第五布线在第三端处连接到所述第一开关并且在第四端处连接到所述第三开关，并且
所述第六布线在第五端处连接到所述第二开关并且在第六端处连接到所述第四开关。
4.根据权利要求1所述的磁存储装置，其中
所述驱动器包括经由所述第一开关连接到所述第一端的第一节点和经由所述第二开关连接到所述第二端的第二节点，并且
所述驱动器被配置为从所述第一节点输出所述电流并在所述第二节点处引出所述电流。
5.根据权利要求4所述的磁存储装置，其中所述驱动器包括经由所述第三开关连接到所述第一端的第三节点和经由所述第四开关连接到所述第二端的第四节点。
6.根据权利要求4所述的磁存储装置，其中
所述驱动器被配置为接收参考电压，并且
所述电流的大小基于所述第二端处的电压与所述参考电压之和以及所述第一端处的电压。
7.根据权利要求4所述的磁存储装置，其中
所述驱动器包括运算放大器，并且
所述运算放大器被配置为在同相输入端子处接收所述第一端处的电压，并且在反相输入端子处接收等于所述第二端处的电压与参考电压之和的电压。
8.根据权利要求7所述的磁存储装置，其中
所述驱动器包括第一晶体管，
所述第一晶体管连接到所述第一节点，并且
所述第一晶体管的栅极接收所述运算放大器的输出。
9.一种磁存储装置，包括：
磁阻元件，其具有第一端和第二端；
运算放大器，其具有连接到所述第一端的同相输入端子和接收等于参考电压与所述第二端处的电压之和的电压的反相输入端子；以及
第一晶体管，其连接在所述第一端和处于第一电位的第一节点之间，所述第一晶体管的栅极接收所述运算放大器的输出。
10.根据权利要求9所述的磁存储装置，还包括：
第二晶体管，其连接在所述第二端和处于低于所述第一电位的第二电位的第二节点之间。
11.根据权利要求10所述的磁存储装置，还包括：
第一布线，其连接到所述第一端；
第一开关，其连接在所述第一布线和所述第一晶体管之间；以及
第二布线，其连接到所述第二端，其中
所述第二晶体管连接在所述第二布线和所述第二节点之间。
12.根据权利要求11所述的磁存储装置，还包括：
第三开关，其连接在所述第一布线和所述同相输入端子之间；以及
电容器，其连接在所述第二布线和所述反相输入端子之间。
13.一种磁存储装置，包括：
磁阻元件，其具有第一端和第二端；以及
驱动器，其具有连接到所述第一端的第一节点和连接到所述第二端的第二节点，所述驱动器被配置为从所述第一节点提供基于所述第一端处的电压和所述第二端处的电压而设定的大小的电流，并且在所述第二节点处引出所述电流。
14.根据权利要求13所述的磁存储装置，其中
所述驱动器包括连接到所述第一端的第三节点和连接到所述第二端的第四节点，并且
所述驱动器被配置为从所述第一节点提供基于所述第一节点处的电压和所述第二节点处的电压而设定的大小的所述电流。
15.根据权利要求14所述的磁存储装置，其中所述驱动器被配置为：
接收参考电压，以及
从所述第一节点提供基于所述第四节点处的电压与所述参考电压之和以及所述第三节点处的电压的大小的所述电流。
16.根据权利要求15所述的磁存储装置，其中
所述驱动器包括运算放大器，并且
所述运算放大器在同相输入端子处接收所述第四节点的电压，并且在反相输入端子处接收等于所述第三节点处的电压与所述参考电压之和的电压。
17.根据权利要求16所述的磁存储装置，其中
所述驱动器包括第一晶体管，
所述第一晶体管连接到所述第一节点，并且
所述第一晶体管的栅极接收所述运算放大器的输出。
18.根据权利要求17所述的磁存储装置，还包括：
第一开关，其位于所述第一端和第一布线之间；
第二开关，其位于所述第二端和第二布线之间；
第三开关，其位于所述第一端和第三布线之间；以及
第四开关，其位于所述第二端和第四布线之间。
19.根据权利要求18所述的磁存储装置，还包括：
第五布线，其连接到所述第一端并且连接在所述第一开关和所述第三开关之间；以及
第六布线，其连接到所述第二端并且连接在所述第二开关和所述第四开关之间。
20.根据权利要求19所述的磁存储装置，其中
所述第五布线在第三端处连接到所述第一开关并且在第四端处连接到所述第三开关，并且
所述第六布线在第七端处连接到所述第二开关并且在第八端处连接到所述第四开关。
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