CN114063700B - 漏电流补偿电路、锁相环电路和集成电路系统 - Google Patents

漏电流补偿电路、锁相环电路和集成电路系统 Download PDF

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Abstract

公开了一种漏电流补偿电路、锁相环电路和集成电路系统。漏电流补偿电路包括：第一节点，将第一部件连接至第一节点，由此第一漏电流流过第一部件并流过第一节点，第一漏电流的大小取决于第一部件两端的第一电位差；第二部件，连接至第二节点，被配置成使得第二漏电流流过第二部件并流过第二节点，第二漏电流的大小取决于第二部件两端的第二电位差；电流镜，连接至第一节点和第二节点，被配置成使补偿电流流过第一节点；差分放大器，被配置成基于第一电位差与第二电位差之间的差来控制沿承载第二漏电流的电流路径与第二部件串联连接的反馈部件，以使第二电位差跟踪第一电位差；以及AC耦合，被连接以将第一电位差的AC分量叠加在第二电位差上。

Description

漏电流补偿电路、锁相环电路和集成电路系统
技术领域
本发明涉及漏电流补偿，特别地涉及用于补偿漏电流或基本上补偿这样的漏电流的电路。
背景技术
由于栅极隧道效应，金属氧化物半导体(MOS)器件遭受栅极泄漏。这样的器件的示例包括金属氧化物半导体场效应晶体管(MOSFET)、MOS电容器和MOS变容器。
随着技术使尺寸方面减小，栅极厚度变得更薄，这导致栅极隧道效应增加，并且因此使得漏电流更多。鳍式场效应晶体管(FinFET)技术特别容易受到攻击，因为与传统体CMOS技术的一侧相比，栅极在三侧围绕沟道。
栅极泄漏取决于温度和电压，并且在高的温度和栅极电压下可能相对较高，特别是对于栅极厚度较小的较新技术。在例如MOS器件用作锁相环(PLL)环路滤波器、RC滤波器、压控振荡器(VCO)调谐变容器、电容器组和许多其他应用中的电容器的情况下，漏电流会限制整体电路性能。
漏电流补偿电路先前曾被考虑过，但被认为例如在其精度和/或用于可用电压余量有限的新技术的适应性方面存在性能缺陷。
期望提供与先前考虑的漏电流补偿电路相比能够以改进的方式补偿这样的漏电流的改进的漏电流补偿电路。期望提供包括这样的改进的漏电流补偿电路从而具有改进的性能的电路。
发明内容
根据本发明的第一方面的实施方式，提供了一种漏电流补偿电路，包括：第一节点，其用于将第一部件连接至该第一节点，由此第一漏电流流过第一部件并且流过第一节点，该第一漏电流相对于第一节点具有给定的极性，第一漏电流的大小取决于第一部件两端的第一电位差；第二部件，其连接至第二节点，并且被配置成使得第二漏电流流过第二部件并且流过第二节点，第二漏电流的大小取决于第二部件两端的第二电位差；电流镜，其连接至第一节点和第二节点，并且被配置成使补偿电流流过第一节点，该补偿电流相对于第一节点具有与第一漏电流的极性相反的极性，补偿电流的大小取决于由于电流镜像引起的第二漏电流的大小；差分放大器，其被配置成：基于第一电位差与第二电位差之间的差来控制沿着承载第二漏电流的电流路径与第二部件串联连接的反馈部件，以使得第二电位差跟踪第一电位差；以及AC耦合，其被连接以将第一电位差的AC分量叠加在第二电位差上。
以这种方式，第二电位差可以在AC和DC方面或者在比不提供AC耦合的情况下更大的带宽上跟踪第一电位差。与不提供AC耦合的情况相比，这可以使补偿电流能够以提高的精度至少部分地抵消第一节点处的第一漏电流。
第二电位差可以被认为跟踪第一电位差，因为它遵循或趋向于与第一电位差基本相同、成比例或偏离第一电位差。
可以对第一节点进行另一电流路径或连接，使得当补偿电流与第一漏电流有效地相同时，第一漏电流对该另一电流路径中流动的电流没有影响(使得至少在DC方面，可能没有电流在该另一电流路径中流动)。
漏电流补偿电路可以包括连接至第一节点的第一部件。可以在没有第一部件或第二部件的情况下提供漏电流补偿电路，其用于将第一部件和第二部件连接至漏电流补偿电路。
第二部件可以被配置成使得当第一电位差与第二电位差相同时，第一漏电流和第二漏电流具有定义的关系。定义的关系可以是比例关系。当第一电位差与第二电位差相同时，第二漏电流与第一漏电流之间的比率可以基本上恒定。
第一部件和第二部件可以是泄漏部件或漏部件。第二部件可以相对于第一部件在大小和/或尺寸上进行缩放。第一部件和第二部件可以均包括场效应晶体管和/或诸如MOSFET的MOS器件。第一部件可以是目标部件，并且第二部件可以是作为目标部件的复制品的复制品部件。第二部件可以是第一部件的缩放版本。第一部件和第二部件可以都包括诸如MOS变容器的变容器或诸如MOS电容器的电容器。第二部件可以与第一部件不同地配置，可选地，其中，第一部件包括诸如MOS变容器的变容器，并且第二部件包括与电阻器串联的、二极管连接的晶体管例如MOSFET。
第一部件和第二部件可以相对于彼此缩放，使得当第一电位差与第二电位差彼此相同时，第一漏电流和第二漏电流以相同的方式相对于彼此缩放。
差分放大器可以被配置成：控制反馈部件，以使得第二电位差在至少部分地由差分放大器限制的控制回路频率带宽上跟踪第一电位差。AC耦合可以被配置成：将第一电位差的AC分量叠加在第二电位差上，使得第二电位差在大于所述控制回路频率带宽的扩展频率带宽上跟踪第一电位差。第二漏电流可以与第一漏电流基本上成比例。
电流镜可以被配置成使得补偿电流和第二漏电流的大小基本上彼此成比例。电流镜可以被配置成使得补偿电流至少部分地或基本上抵消第一节点处的第一漏电流。电流镜可以被配置成使得补偿电流与第二漏电流之间的比率是下述比率的倒数：第二漏电流与第一漏电流之间的比率；和/或第二部件与第一部件的大小和/或尺寸之间的比率。
电流镜可以包括：(其沟道)沿着承载补偿电流的电流路径连接的第一晶体管，和(其沟道)沿着承载第二漏电流的电流路径连接的第二晶体管。第一晶体管与第二晶体管的大小和/或尺寸的比率可以是第二部件与第一部件的大小和/或尺寸的比率的倒数。
差分放大器可以被配置成控制第一晶体管和第二晶体管的栅极电压。反馈部件可以包括第二晶体管或(其沟道)与第二晶体管(的沟道)串联连接的另外的晶体管。
第一晶体管可以被实现为(其沟道)并联连接在一起的多个晶体管。第二晶体管可以被实现为单个晶体管或(其沟道)并联连接在一起的多个晶体管。
差分放大器可以是运算放大器，例如运算跨导放大器。差分放大器可以具有分别连接至第一节点和第二节点处的感测电压的第一输入和第二输入。第一输入和第二输入可以分别(直接)连接至第一节点和第二节点。例如在运算放大器的情况下，第一输入可以是反相输入，并且第二输入可以是非反相输入。
第一部件被实现为(并联)连接在第一节点与具有第一DC参考电位的参考节点或具有第一DC参考电位的各个参考节点之间的多个第一子部件。第一电位差可以包括第一子部件两端的各个电位差(中的至少一个)，使得第一漏电流的大小取决于第一子部件两端的各个电位差(中的至少一个)。AC耦合可以被连接以将第一子部件之一两端的电位差的AC分量叠加在第二电位差上。
第二部件可以被实现为(并联)连接在第二节点与具有第二DC参考电位的参考节点或具有第二DC参考电位的各个参考节点之间的多个第二子部件。第二电位差可以包括第二子部件两端的各个电位差，使得第二漏电流的大小取决于第二子部件两端的各个电位差。
多个第一子部件可以包括给定数目的第一子部件。多个第二子部件可以包括所述给定数目的第二子部件。AC耦合可以被连接以分别将给定数目的第一子部件两端的电位差的AC分量叠加在给定数目的第二子部件两端的电位差上。
给定数目可以是任何整数，例如大于或等于二。在给定数目是二的情况下，两个第一子部件可以包括差分压控振荡器的差分变容器对。
第二DC参考电位可以与第一DC参考电位基本相同。
AC耦合可以包括：电容式连接；经由电容器或阻抗或具有电容部件的阻抗的连接；和/或其电压表示第一电位差的节点与其电压表示第二电位差的节点之间的连接。AC耦合可以包括DC去耦。
根据本发明的第二方面的实施方式，提供了一种锁相环电路，其包括根据本发明的前述第一方面的漏电流补偿电路。
根据本发明的第三方面的实施方式，提供了一种集成电路系统，如集成电路芯片，其包括根据本发明的前述第一方面的漏电流补偿电路或根据本发明的前述第二方面的锁相环电路。
在一些实例中，AC耦合可以是可选的。
根据本发明的第四方面的实施方式，提供了一种漏电流补偿电路，包括：第一节点，其用于将第一部件连接至第一节点，由此第一漏电流流过第一部件并且流过第一节点，该第一漏电流相对于第一节点具有给定的极性，第一漏电流的大小取决于第一部件两端的第一电位差；第二部件，其连接至第二节点，并且被配置成使得第二漏电流流过第二部件并且流过第二节点，第二漏电流的大小取决于第二部件两端的第二电位差；电流镜，其连接至第一节点和第二节点，并且被配置成使补偿电流流过第一节点，该补偿电流相对于第一节点具有与第一漏电流的极性相反的极性，补偿电流的大小取决于由于电流镜像引起的第二漏电流的大小；以及差分放大器，其被配置成：基于第一电位差与第二电位差之间的差来控制沿着承载第二漏电流的电流路径与第二部件串联连接的反馈部件，以使得第二电位差跟踪第一电位差。第一漏部件可以是VCO的变容器或其两端的电位差具有相当大的AC分量的另一部件。
本公开内容延伸至与上述装置(电路)方面相对应的方法方面。
附图说明
现在将通过示例的方式参照附图，在附图中：
图1是示例PLL的示意图；
图2是对理解漏电流形成有用的曲线图；
图3是体现本发明的PLL的示意图；
图4A是对理解图3的PLL有用的示意图；
图4B是对理解图3的PLL的修改有用的示意图；
图5是体现本发明的PLL的示意图；
图6是对理解图3或图5的PLL的修改有用的示意图；
图7是对理解图3或图5的PLL的修改有用的示意图；以及
图8是体现本发明的集成电路系统的示意图。
具体实施方式
以PLL(PLL电路)为例，典型的电路包括环路滤波器，并且环路滤波器通常包括通过电荷泵控制其上的电压的积分电容器。然后，该电压通常用于控制VCO，VCO的一个或多个输出振荡信号形成PLL的输出。
在使用互补金属氧化物半导体(CMOS)工艺制造PLL的情况下，n沟道场效应晶体管(FET)的栅极电容可以用作积分电容器。当MOS电容器用于PLL环路滤波器时，相关联的漏电流(如果没有补偿)会导致电荷泵输出端处的电流失配。这会引起PLL锁定状态下的相位偏移，并且因此引起大纹波(即参考杂散)以及增加的来自电荷泵的噪声贡献。
VCO还可以采用可能类似地受到漏电流的影响的MOS变容器。例如，在双路径(即差分)PLL中，(受环路滤波器的积分电容器以及VCO的变容器的漏电流影响的)积分路径中的漏电流引起相位偏移，该相位偏移与比率Ileak/Icpl成正比，其中Ileak是漏电流并且Icpl是积分电荷泵电流。
Icpl的典型值可以为大约几μA，并且(高VCO增益所需的)大变容器的漏电流也可能为大约μA。例如，如果该比率为1/5，则在PLL锁定状态下，相位偏移可能为大约70度。因此，输出端处的参考杂散(spur)可能非常显著，并且此外，可能会出现其他谐波，并且来自电荷泵的增加的噪声贡献可能会注入PLL输出。例如，这种情况在典型的RF(射频)应用中可能是不可接受的。
为了更好地理解，图1是示例PLL 101的示意图，其可以被称为PLL电路或例如时钟发生器。为简单起见，将重点放在PLL的VCO的变容器，作为示例漏部件或泄漏部件(即具有漏电流的部件)。因此，为方便起见，假设环路滤波器中的积分电容器是理想的(即无漏电流的)电容器。
考虑到上述情况，PLL 101被示为包括主要部分200和VCO 300。但在PLL 101没有其VCO 300的情况下，主要部分200实际上构成PLL 101。
主要部分200包括相位频率检测器/电荷泵(PFD/CP)202、环路滤波器(LF)204和分频器(FD)206。还示出了输出节点208和输入节点210、输入节点212。
PFD/CP 202可以被认为是相位频率检测器和电荷泵的组合。在一些实例中，可以认为相位频率检测器包括电荷泵。PFD/CP 202将输入信号REF的频率和相位与来自FD 206的反馈信号FB的频率和相位进行比较。根据这些频率与相位之间的差异，电荷泵将电荷(电流)注入到LF 204的积分电容器(未示出)或从中汲取电荷。因此，在积分电容器上形成的积分电压由PFD/CP 202控制，并且出现在LF 204的输出端处，并且因此出现在输出节点208处。
现在忽略作为示例在图1中明确示出的VCO 300的具体实现方式，VCO在输入节点302处接收积分电压并且根据积分电压在相应的输出节点304和输出节点306处输出差分振荡器输出信号。
在VCO 300的输出节点304和输出节点306处提供的差分振荡器输出信号分别连接至主要部分200的输入节点210和输入节点212，因此形成主要部分200的输出信号(例如差分时钟信号)并且因此形成所指示的整个PLL 101的输出信号。在输出节点304和输出节点306处提供的差分振荡器输出信号因此也形成到FD 206的输入信号，FD 206基于输入信号通过分频生成反馈信号FB(其也可以是差分信号)。
以这种方式，通过输入信号REF的频率和相位以及由FD 206执行的分频来控制在输出节点304和输出节点306处提供的差分振荡器输出信号(形成整个PLL 101的输出信号)的频率和相位。当然，PLL 101仅是一系列众所周知的PLL电路的一个示例，并且这些PLL电路的如上所述的基本操作是容易理解的。为了便于理解，PLL 101的拓扑结构将在本文中作为运行示例继续进行，然而技术人员将理解，本文稍后描述的技术可以应用于一系列不同的PLL拓扑结构，并且实际上应用于具有漏部件的其他电路。
为了更好地理解，现在将重点放在图1中明确示出的VCO 300的示例实现方式上。
在示例实现方式中，VCO 300包括在高电压参考节点(例如，VDD或AVD)310与低电压参考节点(例如地，GND)312之间延伸的差分电流路径对。该电流路径对经由电流源311在节点310与尾节点314之间共同或一起(即作为单个电流路径)传递，电流源311设置沿着这些路径流动的偏置电流(即DC电流)。如图所示，这些路径然后从尾节点314经由中心抽头电感器318的两半分开地通向另一尾节点316，该尾节点316形成该电感器的中心抽头点。然后，这些路径从尾节点316再次共同或一起(即作为单个电流路径)传递到节点312。
输出节点304和输出节点306分别被定义在尾节点314与中心抽头电感器318之间沿着电流路径对的对应位置处。
沿着电流路径中的在输出节点304与尾节点314之间的一个电流路径提供晶体管320(其沟道被连接)，并且沿着电流路径中的在输出节点306与尾节点314之间的另一电流路径提供另一晶体管322(其沟道被连接)，并且形成差分晶体管对。在该示例中，晶体管320、晶体管322是PMOS晶体管，并且在一个晶体管的栅极端子连接至另一晶体管的漏极端子的意义上它们是交叉耦合的，反之，在一个晶体管的漏极端子连接至另一晶体管的栅极端子的意义上它们也是交叉耦合的。
在输出节点304与输出节点306之间连接有电容器324。此外，在输出节点304与输入节点302之间连接有变容器330，并且在输出节点306与输入节点302之间连接有另一变容器332。此处，变容器330、变容器332被实现为MOS晶体管或MOS电容器，在这种情况下是NMOS晶体管，NMOS晶体管的源极端子与漏极端子连接在一起以形成变容器的一个端子，并且NMOS晶体管的栅极端子形成变容器的另一端子。对于变容器330、变容器332中的每一个，它们的体端子可以连接至它们的源极端子和漏极端子或者例如连接至最低可用参考电位(例如地，GND)。此处的变容器可以称为变容二极管、变容器二极管、可变电容二极管、可变电抗二极管或调谐二极管，但是在图1示例实现方式的情况下是MOS电容器。
VCO 300在其所示示例实现方式中被配置成具有均衡的操作。实际上，在输出节点304和输出节点306处提供的差分振荡器输出信号是围绕DC接地振荡并且彼此基本上异相的AC信号。以这种方式，输出节点304和输出节点306具有地(GND)共模电压，并且输入节点302可以称为AC(虚拟)地端子。然后，在输入节点302处提供的积分电压(其是低频信号，实际上是DC)控制变容器330和变容器332的电容，并且因此控制在输出节点304和输出节点306处提供的差分振荡器输出信号的频率。
同样为了便于理解，VCO 300的示例实现方式的拓扑结构也将在本文中作为运行示例继续进行，然而本领域技术人员将理解，本文稍后描述的技术可以应用于一系列不同的VCO拓扑结构并且实际上应用于具有漏部件的其他电路。
现在将重点放在变容器330和变容器332的漏电流上。
如之前所说明的，由于栅极隧道效应，MOS电容器/变容器会遭受栅极泄漏。因此，漏电流从输入节点302(其对应于变容器的栅极端子)通过变容器330和变容器332流到输出节点304和输出节点306，并且有效地从节点302排出电荷。回顾一下，积分电压在LF 204的积分电容器(未示出)上形成，并且由PFD/CP 202通过将电荷泵送到积分电容器上或者从该积分电容器汲取电荷来控制积分电压。因此，流过输入节点302的(实际上DC)漏电流(流过变容器330和变容器332的漏电流的总和)会影响积分电容器上的该电荷，并且因此影响积分电压本身，从而在该电压中生成误差并且因此在PLL 101的整体操作中生成误差。
变容器330、变容器332的感应栅极漏电流与施加的栅极电压(栅极-源极电压)具有非线性指数关系。由于与栅极电压非线性相关，所产生的泄漏可以被划分为两个分量，它们可以称为静态(DC)分量和动态(AC)分量。静态分量对应于施加到MOS变容器(电容器)的平均(DC或偏置)栅极电压。然后动态分量因由于非线性泄漏行为导致的AC信号的自混合产生。
图2是概括地说明两个分量是如何生成的曲线图。在x轴上表示栅极-源极电压Vgs，并且在y轴上表示漏电流Ileak。该曲线图上绘制了漏电流Ileak与栅极-源极电压Vgs之间的示例非线性(即指数)关系。
出于说明的目的，假设将平均值为G1的正弦波栅极-源极电压Vgs施加到MOS变容器的栅极，如在曲线图下方示出以与x轴进行比较，并且在MOS变容器中生成所产生的正弦波漏电流Ileak，如在曲线图的右侧示出以与y轴进行比较。
作为曲线图中所指示的关系的结果，均值G1生成对应的漏电流L1。然而，随时间变化的正弦波栅极-源极电压Vgs将使漏电流Ileak分别具有：具有正弦波最大量的较高值和具有最小量的较低值。因为对于最大量的漏电流值Ileak增加大于对于最小量的漏电流值减小，由于非线性关系，生成新的DC分量漏电流L2，它取决于栅极-源极电压Vgs的正弦波最大量和最小量，即实际上取决于栅极-源极电压Vgs的AC分量。因此，与仅考虑其DC分量的情况相比，通过考虑MOS变容器的栅极-源极电压Vgs的AC分量，可以实现对其漏电流的更准确的补偿。
在此背景下，图3是体现本发明的示例PLL 103的示意图。
根据运行示例，PLL 103除了还包括泄漏补偿电路(LCC)400以外，与PLL 101相同，泄漏补偿电路(LCC)400本身体现了本发明。因此，PLL 103包括以与图1中相同的方式连接的主要部分200和VCO 300，并且省略重复描述。相同元件由相同附图标记表示。
因此，将重点放在LCC 400上。
LCC 400包括输出节点N1(称为第一节点)和输入节点404，LCC 400通过输出节点N1和输入节点404与主要部分200和VCO 300对接。详细地，LCC 400包括电流路径对，电流路径对中的第一电流路径从高电压参考节点(例如，VDD或AVD)410延伸至第一节点N1，并且电流路径对中的第二电流路径从高电压参考节点410经由第二节点N2延伸至低电压参考节点(例如地，GND)412。
沿着节点410与第一节点N1之间的第一电流路径提供晶体管420，并且沿着节点410与第二节点N2之间的第二电流路径提供另一晶体管422。在该示例中，晶体管420、晶体管422是PMOS晶体管并且它们的栅极端子耦接在一起。
提供差分放大器430，其在该示例中是运算放大器(op-amp)，例如具有反相输入(-)、非反相输入(+)和输出的运算跨导放大器(OTA)。反相输入在这种情况下通过(直接)连接至第一节点N1进行连接以感测第一节点N1处的电压电平。类似地，非反相输入在这种情况下通过(直接)连接至第二节点N2进行连接以感测第二节点N2处的电压电平。差分放大器430的输出被连接以控制晶体管420和晶体管422的栅极电压。
变容器440沿着第二节点N2与低电压参考节点412之间的第二电流路径被连接。如前所述，变容器440被实现为MOS晶体管/电容器，在这种情况下是NMOS晶体管，NMOS晶体管的源极端子和漏极端子连接在一起以形成变容器的一个端子，并且NMOS晶体管的栅极端子形成变容器的另一端子。如前所述，变容器440的体端子可以连接至该变容器的源极端子和漏极端子或者例如连接至最低可用参考电位(例如地，GND)。实际上，变容器的体端子可以以与变容器330、变容器332中的每一个的体端子类似的方式连接。
电阻器450也沿着第二电流路径被连接，在这种情况下连接在第二节点N2与变容器440的栅极端子之间。电容器452连接在输入节点404与中间节点454之间，中间节点454在电阻器450与变容器440的栅极端子之间。
如所指示的，LCC 400的输出节点或第一节点N1连接至VCO 300的输入节点302并且还连接至节点208。LCC 400的输入节点404连接至VCO 300的输出节点304，例如输出节点304和输出节点306之一。输入节点404可以替代地连接至输出节点306。
连接至第一节点N1和第二节点N2的差分放大器430和晶体管422形成具有负反馈的控制回路。特别地，差分放大器430控制晶体管422以试图迫使第二节点N2处的电压电平等于第一节点N1处的电压电平。如从图3可以看出的那样，当第一节点N1和第二节点N2处的电压电平(基本上)相同时，VCO 300的变容器330的栅极-源极电压非常接近于与LCC 400的变容器440的栅极-源极电压相同。回顾一下，输出节点304具有地(GND)共模电压，该地共模电压在DC电压电平方面可以与低电压参考节点412进行比较。此外，假设电阻器450的电阻值被设置为足够小，使得在电阻器450两端发生可忽略不计的由于沿着LCC 400的第二电流路径流动的漏电流而导致的DC压降。
假设变容器330和变容器440由以相同CMOS制造工艺制造的n沟道(例如NMOS)晶体管形成(如它们在本示例中的一样)，并且彼此具有相同的大小/尺寸，则在当然允许制造工艺变化等的情况下，在这种状态下它们将具有彼此基本相同的漏电流(即它们的栅极-源极电压基本相同)。然而，在本示例中，如图3中所指示的，变容器440是变容器330的缩放版本。特别地，变容器330和变容器332各自被指示为具有1/2的大小(使得它们一起等同于大小为1的变容器)，并且变容器440被指示为具有1/N的大小。假设以这种方式变容器330和变容器332具有彼此相同的大小/尺寸，并且变容器440相对于它们按照由N的值所定义地进行缩放。在这个意义上，变容器440可以被称为“复制品”变容器，并且被认为是变容器330、变容器332的复制品。然后，变容器330、变容器332(或它们中的任何一个)可以被认为是“目标”变容器。当然，如果N＝2，则这些变容器都具有彼此相同的大小/尺寸。
在这种情况下，在变容器440的栅极面积或沟道W*L面积是变容器330的栅极面积或W*L面积的2/N倍的意义而言，变容器440可以被认为是变容器330的缩放版本，其中W是沟道宽度并且L是沟道长度。
在图3中，均衡的变容器330和变容器332的漏电流(第一漏电流)被标记为IL1，并且被示出为由变容器330和变容器332一起从第一节点N1汲取。该第一漏电流IL1实际上是变容器330和变容器332之一的漏电流的两倍。类似地，变容器440的漏电流(第二漏电流)被标记为IL2，并且被示出为由变容器440从第二节点N2汲取。
假设N＞1，第二漏电流IL2将是第一漏电流IL1的1/N大。第二漏电流IL2通过第二电流路径中的晶体管422，并且假定晶体管422和晶体管420具有相同的栅极电压、漏极电压和源极电压并且用作电流镜的情况下，使补偿电流lC流过第一电流路径中的晶体管420，由于电流镜像，该补偿电流IC取决于(基本上成比例于)第二漏电流IL2。
在该示例中，如图3所指示的，晶体管420是晶体管422的N倍大，因为晶体管420的沟道宽度是晶体管422的沟道宽度的N倍大。因此，补偿电流IC基本上是第二漏电流IL2的N倍大，并且应该基本上抵消从第一节点N1汲取的第一漏电流IL1，使得从第一节点N1汲取的净电流基本上为零。在这种情况下，在补偿电流IC在幅值上基本上等于第一漏电流IL1的情况下，从积分电容器(经由节点208)汲取的净电荷也将基本为零。当然，在部署其的实例中N的值的任何不准确性以及工艺变化等将影响抵消的程度，并且因此抵消在实践中可以是至少部分的。
顺便提及，通过将与晶体管422相同的N个晶体管彼此并联连接，晶体管420可以被实现为是晶体管422的N倍大。类似地，通过将与变容器440相同的N个变容器彼此并联连接，变容器330可以被实现为是变容器440的N倍大。
参照回图2，回顾一下，栅极-源极电压的AC分量影响漏电流，达到其DC平均值受到影响的程度。至此，已经关于形成具有负反馈的控制回路的、连接至第一节点N1和第二节点N2的差分放大器430和晶体管422描述了对第二节点N2处的电压的控制(并且因此对变容器440的栅极-源极电压的控制)。该控制回路具有至少部分地由差分放大器430限定(即，限制)的控制回路频率带宽，并且因此第二节点N2处的电压电平可能无法以该控制回路频率带宽以上的频率跟踪第一节点N1处的电压电平(趋于基本上与第一节点N1处的电压电平相同或相关)。例如，在输出节点304和输出节点306处提供的差分振荡器输出信号可以是具有几千兆赫(GHz)的示例频率的AC信号，并且至少部分地由差分放大器430限定的控制回路频率带宽在实践中可以在兆赫兹(MHz)或千赫兹(kHz)范围内。
出于这种考虑，注意电阻器450和电容器452(即RC部分)，特别是从输出节点304到输入节点404的连接。实际上，参照回图2，如上文所说明的，通过差分放大器430和晶体管422的反馈动作来补偿静态漏分量。RC部分450、452添加了(电阻器450的)R值，该R值被设置得足够小使得在电阻两端发生可忽略的由于漏电流而导致的DC压降，并且RC部分450、452添加了(电容器452的)C值，该C值被设置得足够大使得变容器330的栅极-源极电压的所有(或基本上所有)AC分量叠加在变容器440的栅极-源极电压上。因此，复制品变容器440两端的栅极-源极电压等于由控制回路所强加的DC分量加上AC耦合摆动。以这种方式，整个第二漏电流IL2更准确地反映第一漏电流IL1(即，是其缩放版本)，使得补偿电流IC更准确地补偿原始的第一漏电流IL1。
通过电容器452和电阻器450提供的AC耦合是将变容器330的栅极-源极电压的AC分量叠加在变容器440的栅极-源极电压上的一个示例方式。本领域技术人员将理解，可以使用其他阻抗网络或电路来提供AC耦合，例如DC去耦。
图4A是LCC 400E的示意图，其可以被认为等同于LCC 400以便于理解LCC 400。相同的元件用相同的附图标记表示，并且省略重复的描述。
与变容器330和变容器332的组合等同(并且同样以虚线形式指示)的变容器330E被示为连接在第一节点N1与等同于节点412的低电压参考节点(例如地，GND)之间。类似地，以虚线形式示出电容器452与变容器330E的栅极端子之间的连接。还示出了节点N1与节点208之间的连接。变容器330E等同于变容器330与变容器332的组合，可以认为变容器330与变容器332实际上并联连接，并且因此在图4A中给定与变容器440的大小1/N相比的相对大小1。
此处，可以更容易地理解，补偿电流IC补偿(即，基本上抵消或至少减小)第一节点N1处的第一漏电流IL1的影响。还可以理解，可以在没有目标变容器330、目标变容器332、目标变容器330E(或者实际上，也没有复制品变容器440)或包括目标变容器330、目标变容器332、目标变容器330E的情况下提供LCC 400E以及因此还有本文公开的其他LCC。此外，目标变容器和复制品变容器仅是泄漏部件的方便示例。应当理解，这些部件可以例如用其他类型的泄漏部件(例如变容器二极管)代替。
图4B是在左手侧示出LCC 440的一部分并且在右手侧示出等效电路的示意图。同样，相同的元件用相同的附图标记表示并且省略重复的描述。应当理解，不需要如左手侧电路和图3中那样使AC耦合在变容器440的栅极端子侧，而是可以如右手侧电路那样使AC耦合在漏极-源极端子侧。中间节点454E等同于中间节点454。将相应地理解本文公开的电路。
图5是体现本发明的另一示例PLL 105的示意图。
根据运行示例，PLL 105除了包括作为LCC 400的调整版本的泄漏补偿电路(LCC)400A之外，与PLL103相同。因此将重点放在LCC 400A与LCC 400之间的差异上。相同的元件由相同的附图标记表示，并且省略重复的描述。
LCC 400A与LCC 400之间的差异在于LCC 400A包括从第二节点N2到各个低电压参考节点(例如地，GND)412A、412B的并行的A路径和B路径。即，通过第二节点N2的第二电流路径分成并行的A电流路径和B电流路径。这些并行路径中的每一个都具有与LCC 400中的单个路径的部件对应的部件，这些部件根据相关路径用后缀A或B表示。
因此，首先采用A路径，变容器440A沿着第二节点N2与低电压参考节点412A之间的A电流路径连接。电阻器450A也沿着A电流路径连接，在这种情况下电阻器450A在第二节点N2与变容器440A的栅极端子之间。电容器452A连接在输入节点440A与中间节点454A之间，中间节点454A在电阻器450A与变容器440A的栅极端子之间。类似地，变容器440B沿着第二节点N2与低电压参考节点412B之间的B电流路径连接。电阻器450B也沿着B电流路径连接，在这种情况下电阻器450B在第二节点N2与变容器440B的栅极端子之间。电容器452B连接在输入节点440B与中间节点454B之间，中间节点454B在电阻器450B与变容器440B的栅极端子之间。
LCC 400A优于LCC 400的目的是LCC 400A可以具有利用在输出节点304和输出节点306处提供的差分振荡器输出信号(其形成整个PLL 105的输出信号)两者的均衡的操作。即，输入节点440A连接至节点304(与LCC 400的节点440一致)，并且输入节点440B连接至节点306。因此，复制品变容器440A的栅极-源极电压(在AC和DC方面)跟踪目标变容器330的栅极-源极电压，并且复制品变容器440B的栅极-源极电压(在AC和DC方面)跟踪目标变容器332的栅极-源极电压。
为了使第二漏电流IL2是第一漏电流IL1的1/N缩放版本(如在LCC 400中一样)，复制品变容器440A和复制品变容器440B是目标变容器330和目标变容器332的组合的1/2N缩放版本，或者相对于目标变容器330和目标变容器332中的每一个的1/2大小进行1/2N缩放。当然，另一种可能性是复制品变容器440A和复制品变容器440B是目标变容器330和目标变容器332的组合的1/N缩放版本，或者相对于目标变容器330和目标变容器332中的每一个的1/2大小进行1/N缩放，并且晶体管420而是晶体管422的N/2倍大。其他可能性当然是可能的，并且在确保补偿电流IC和第一漏电流IL1在幅度上(基本上)相等并且关于第一节点N1极性相反(在某种意义上，其中一个电流流出该节点，另一个电流流入该节点)的总体目标下，本领域技术人员将容易想到其他可能性。
图6是LCC的部分600A的示意图，该部分600A是图5中指示的对应部分600的调整版本(相同的部分也存在于图3中，尽管未如此指示)。图5中的部分600(或图3中的相同部分)可以用部分600A代替。
部分600A类似于部分600。相同的元件由相同的附图标记表示，并且省略重复的描述。
部分600A与部分600的不同之处在于晶体管422(和晶体管420)不再由差分放大器430直接控制。而是，晶体管422是二极管连接的，以与晶体管420形成电流镜，并且在晶体管422与第二节点N2之间的第二电流路径中提供附加晶体管602(此处为PMOS MOSFET)，附加晶体管602的栅极由差分放大器430的输出控制。
部分600A的操作类似于部分600A的操作。连接至第一节点N1和第二节点N2的差分放大器430和晶体管602形成具有负反馈的控制回路。特别地，差分放大器430控制晶体管602以试图迫使第二节点N2处的电压电平等于第一节点N1处的电压电平。因此，当采用部分600A而不是部分600时，LCC 400或LCC 400A的整体操作将与采用部分600而不是部分600A时基本相同。与部分600A相比，部分600可以被认为是有利的，因为部分600在第二电流路径中需要更少的器件，并且因此重要的是，需要更小的电压余量。
图7是作为LCC 400的调整版本的泄漏补偿电路(LCC)400E的示意图，泄漏补偿电路400E中排除了借助于(用于补偿高频动态部件的动态泄漏的)RC部分450、452提供的AC耦合。因此，LCC 400E不具有输入节点404，并且变容器440沿着第二电流路径连接至第二节点N2而在变容器440与第二节点N2之间没有电阻器450。
如前所说明的，RC部分450、452使变容器330的栅极-源极电压的AC分量能够叠加在变容器440的栅极-源极电压上。在没有RC部分450、452的情况下，复制品变容器440两端的栅极-源极电压等于由控制回路强加的DC分量，而没有AC耦合摆动。以这种方式，整个第二漏电流IL2反映在DC/静态方面的第一漏电流IL1(即，是第一漏电流IL1的缩放版本)(参见图2)，并且这在没有AC分量或存在可忽略不计的AC分量(例如，缓慢变化的AC信号)的情况下或者不需要AC耦合提供的更高准确性的情况下会是可以接受的。
应当理解，在具有A路径和B路径但没有ARC部分450A、452A和B RC部分450B、452B以及输入节点404A、输入节点404B的意义上，可以提供与LCC 400E一致但对应于LCC 400A的LCC。
如将理解的，本文公开的各种电路可以被称为或包括泄漏补偿电路，特别地该泄漏补偿电路可以补偿由MOS电容器/变容器中的(静态和动态)栅极电压信号引起的栅极泄漏。
应当理解，本文描述的MOS电容器/变容器仅是泄漏部件的示例，泄漏部件的漏电流可以使用本文描述的技术来补偿。例如，其他示例泄漏部件包括二极管。
还应当理解，本文描述的各种电路可以利用采用的一般技术(例如，参见图4A)以其他方式实现。例如，如前所提及的，PLL和VCO的各种拓扑结构是已知的，并且本发明也可以应用于这些拓扑结构。此外，PLL是可以包括泄漏部件的电路的一个示例。其他示例包括RC滤波器和电容器组。
还应当理解，如本领域技术人员容易理解的那样，本文公开的各种电路可以“以另一种方式”实现，用PMOS部件替换NMOS部件，反之用NMOS部件替换PMOS部件。
图8是体现本发明的集成电路系统的示意图。这样的集成电路系统可以被实现为集成电路(IC)芯片，例如倒装芯片。集成电路系统802包括本文公开的任何LCC。集成电路系统804包括本文公开的任何PLL，PLL本身可以包括本文公开的任何LCC。
本发明延伸至以上提及的集成电路系统和IC芯片、包括这样的IC芯片的电路板、以及包括这样的电路板的通信网络(例如，因特网光纤网络和无线网络)和这样的网络的网络设备。
本发明延伸至与本文公开的LCC相对应的补偿漏电流的方法。

Claims (18)

1.一种漏电流补偿电路，包括：
第一节点，其用于将第一部件连接至所述第一节点，由此第一漏电流流过所述第一部件并且流过所述第一节点，所述第一漏电流相对于所述第一节点具有给定的极性，所述第一漏电流的大小取决于所述第一部件两端的第一电位差；
第二部件，其连接至第二节点，并且被配置成使得第二漏电流流过所述第二部件并且流过所述第二节点，所述第二漏电流的大小取决于所述第二部件两端的第二电位差；
电流镜，其连接至所述第一节点和所述第二节点，并且被配置成使补偿电流流过所述第一节点，所述补偿电流相对于所述第一节点具有与所述第一漏电流的极性相反的极性，所述补偿电流的大小取决于由于电流镜像引起的所述第二漏电流的大小；
差分放大器，其被配置成：基于所述第一电位差与所述第二电位差之间的差来控制沿着承载所述第二漏电流的电流路径与所述第二部件串联连接的反馈部件，以使得所述第二电位差跟踪所述第一电位差；以及
AC耦合，其被连接以将所述第一电位差的AC分量叠加在所述第二电位差上，
其中：
所述差分放大器被配置成：控制所述反馈部件，以使得所述第二电位差在至少部分地由所述差分放大器限制的控制回路频率带宽上跟踪所述第一电位差；并且
所述AC耦合被配置成：将所述第一电位差的AC分量叠加在所述第二电位差上，使得所述第二电位差在大于所述控制回路频率带宽的扩展频率带宽上跟踪所述第一电位差。
2.根据权利要求1所述的漏电流补偿电路，其中，所述第二部件被配置成使得当所述第一电位差与所述第二电位差相同时，所述第一漏电流和所述第二漏电流具有定义的关系。
3.根据权利要求1或2所述的漏电流补偿电路，其中：
所述第一部件和所述第二部件是泄漏部件；并且/或者
所述第一部件和所述第二部件是相同类型的部件；并且/或者
所述第二部件相对于所述第一部件在大小和/或尺寸上进行缩放；并且/或者
所述第一部件和所述第二部件均包括场效应晶体管和/或金属氧化物半导体器件；并且/或者
所述第一部件和所述第二部件两者都包括变容器或电容器。
4.根据权利要求1或2所述的漏电流补偿电路，其中，所述电流镜被配置成使得所述补偿电流和所述第二漏电流的大小基本上彼此成比例。
5.根据权利要求1或2所述的漏电流补偿电路，其中，所述电流镜包括：沿着承载所述补偿电流的电流路径连接的第一晶体管，和沿着承载所述第二漏电流的电流路径连接的第二晶体管。
6.根据权利要求5所述的漏电流补偿电路，其中，所述差分放大器被配置成控制所述第一晶体管和所述第二晶体管的栅极电压。
7.根据权利要求5所述的漏电流补偿电路，其中，所述反馈部件包括：
所述第二晶体管；或
与所述第二晶体管串联连接的另外的晶体管。
8.根据权利要求5所述的漏电流补偿电路，其中：
所述第一部件被实现为连接在所述第一节点与具有第一DC参考电位的参考节点或具有所述第一DC参考电位的各个参考节点之间的多个第一子部件；并且
所述第一电位差包括所述第一子部件两端的各个电位差中的至少一个电位差，使得所述第一漏电流的大小取决于所述第一子部件两端的各个电位差中的所述至少一个电位差。
9.根据权利要求8所述的漏电流补偿电路，其中，所述AC耦合被连接以将所述第一子部件中之一两端的电位差的AC分量叠加在所述第二电位差上。
10.根据权利要求1或2所述的漏电流补偿电路，其中：
所述第二部件被实现为连接在所述第二节点与具有第二DC参考电位的参考节点或具有所述第二DC参考电位的各个参考节点之间的多个第二子部件；并且
所述第二电位差包括所述第二子部件两端的各个电位差中的至少一个电位差，使得所述第二漏电流的大小取决于所述第二子部件两端的各个电位差中的所述至少一个电位差。
11.根据权利要求10所述的漏电流补偿电路，其中：
所述多个第一子部件包括给定数目的第一子部件；
所述多个第二子部件包括所述给定数目的第二子部件；并且
所述AC耦合被连接以分别将所述给定数目的第一子部件两端的电位差的AC分量叠加在所述给定数目的第二子部件两端的电位差上。
12.根据权利要求1或2所述的漏电流补偿电路，其中，所述AC耦合包括：
电容式连接；
经由电容器或电容的连接；以及/或者
其电压表示所述第一电位差的节点与其电压表示所述第二电位差的节点之间的连接。
13.根据权利要求2所述的漏电流补偿电路，其中，当所述第一电位差与所述第二电位差相同时，所述第二漏电流与所述第一漏电流之间的比率基本上恒定。
14.根据权利要求5所述的漏电流补偿电路，其中，所述第一晶体管与所述第二晶体管的大小和/或尺寸的比率是所述第二部件与所述第一部件的大小和/或尺寸的比率的倒数。
15.根据权利要求3所述的漏电流补偿电路，其中，所述金属氧化物半导体器件是金属氧化物半导体场效应晶体管；并且/或者
所述变容器是金属氧化物半导体变容器；并且/或者
所述电容器是金属氧化物半导体电容器。
16.一种锁相环电路，包括根据前述权利要求1至15中任一项所述的漏电流补偿电路。
17.一种集成电路系统，包括根据权利要求1至15中任一项所述的漏电流补偿电路或根据权利要求16所述的锁相环电路。
18.根据权利要求17所述的集成电路系统，其中，所述集成电路系统是集成电路芯片。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116405015B (zh) * 2023-06-05 2023-08-18 上海灵动微电子股份有限公司 Mos电容的漏电流补偿电路、应用电路及集成电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6744303B1 (en) * 2003-02-21 2004-06-01 Sun Microsystems, Inc. Method and apparatus for tunneling leakage current compensation
CN1790217A (zh) * 2004-11-11 2006-06-21 恩益禧电子股份有限公司 具有漏电流补偿电路的半导体器件
CN101025638A (zh) * 2007-03-20 2007-08-29 北京中星微电子有限公司 一种补偿mos器件栅极漏电流的装置及方法
CN104137420A (zh) * 2012-03-01 2014-11-05 高通股份有限公司 用于pll环路滤波器电容器的电容器漏泄补偿
US9455723B2 (en) * 2015-02-27 2016-09-27 Qualcomm Incorporated Leakage compensation circuit for phase-locked loop (PLL) large thin oxide capacitors

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10110095C1 (de) * 2001-03-02 2002-06-20 Texas Instruments Deutschland Schaltungsanordnung zur Leckstromkompensation in einem spannungsgesteuerten Oszillator einer PLL-Schaltung
ATE328393T1 (de) * 2002-05-28 2006-06-15 Koninkl Philips Electronics Nv Pll-schaltung
US6963232B2 (en) 2003-08-11 2005-11-08 Rambus, Inc. Compensator for leakage through loop filter capacitors in phase-locked loops
US20050156655A1 (en) 2004-01-16 2005-07-21 International Business Machines Corporation Apparatus and method for leakage compensation in thin oxide CMOS applications
US8981833B2 (en) 2012-11-01 2015-03-17 Dust Networks, Inc Methods and circuits for providing stable current and voltage references based on currents flowing through ultra-thin dielectric layer components

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6744303B1 (en) * 2003-02-21 2004-06-01 Sun Microsystems, Inc. Method and apparatus for tunneling leakage current compensation
CN1790217A (zh) * 2004-11-11 2006-06-21 恩益禧电子股份有限公司 具有漏电流补偿电路的半导体器件
CN101025638A (zh) * 2007-03-20 2007-08-29 北京中星微电子有限公司 一种补偿mos器件栅极漏电流的装置及方法
CN104137420A (zh) * 2012-03-01 2014-11-05 高通股份有限公司 用于pll环路滤波器电容器的电容器漏泄补偿
US9455723B2 (en) * 2015-02-27 2016-09-27 Qualcomm Incorporated Leakage compensation circuit for phase-locked loop (PLL) large thin oxide capacitors

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