CN113938368A

CN113938368A - 基于fpga的lte-v收端同步的方法及系统

Info

Publication number: CN113938368A
Application number: CN202111208064.7A
Authority: CN
Inventors: 葛骋翔; 曹姗; 姜之源; 彭飞; 张晨浩
Original assignee: University of Shanghai for Science and Technology
Current assignee: University of Shanghai for Science and Technology
Priority date: 2021-10-18
Filing date: 2021-10-18
Publication date: 2022-01-14
Anticipated expiration: 2041-10-18
Also published as: CN113938368B

Abstract

一种基于FPGA的LTE‑V收端同步的方法及系统，通过对接收信号进行FIR低通滤波和降采样处理后得到MSB，经对MSB截位和降采样处理后同时进行PSS互相关谱计算和能量谱计算，再通过峰值检测得到主同步信号的位置；然后利用主同步信号的位置对同步模块接收到的信号依次进行小数倍频偏估计和频偏补偿处理，得到补偿过频偏的输出信号；最后根据主同步信号的位置利用时序控制相对延迟的方法标记当前帧的帧头，完成同步从而方便后续的解码。本发明结构简单，计算效率高；优化峰值检测的算法，减少资源消耗，提高抗频偏能力，可以标记当前帧的帧头，在当前帧可以实时完成所有计算，同时在计算过程中适当对数据进行截位减少硬件资源的开销。

Description

基于FPGA的LTE-V收端同步的方法及系统

技术领域

本发明涉及的是一种无线通信领域的技术，具体是一种基于FPGA的LTE-V收端同步的方法及系统，可用于使用LTE相关的通信协议，使用本地主同步(PSS)序列互相关的同步方式即可。

背景技术

OFDM是LTE-V系统中非常关键的一项技术，该技术利用正交相位避免载波间的干扰。为保持信号发射端和接收端的载波正交性，需要对收端收到的信号进行时间和频率同步，同时需要准确估计收到信号的频偏偏移，根据估计出的频偏对输入信号进行频偏补偿，便于后续的解码。

发明内容

本发明针对现有技术存在的上述不足，提出一种基于FPGA的LTE-V收端同步的方法及系统，利用FPGA高速并行处理的优势对LTE-V收端的大量数据的流水计算实现同步；利用FIR IP核的计算原理和复数乘法实部和虚部拆分的方法实现互相关算法，结构简单，计算效率高；优化峰值检测的算法，减少资源消耗，提高抗频偏能力；利用FPGA流水特点合理安排时序实现实时的频偏估计和补偿；本发明可以标记当前帧的帧头，在当前帧可以实时完成所有计算，同时在计算过程中适当对数据进行截位减少硬件资源的开销。

本发明是通过以下技术方案实现的：

本发明涉及一种基于FPGA的LTE-V收端同步方法，通过对接收信号进行FIR低通滤波和降采样处理后得到MSB，经对MSB截位和降采样处理后同时进行PSS互相关谱计算和能量谱计算，再通过峰值检测得到主同步信号的位置；然后利用主同步信号的位置对同步模块接收到的信号依次进行小数倍频偏估计和频偏补偿处理，得到补偿过频偏的输出信号；最后根据主同步信号的位置利用时序控制相对延迟的方法标记当前帧的帧头，完成同步从而方便后续的解码。

所述的PSS互相关谱计算是指：

其中：R_pss128(n)是输入信号经过FIR低通滤波并16倍数降采样之后和本地主同步(PSS)序列的互相关结果，rx₁₂₈(i)是接收到的信号经过低通滤波和降采样后得到的信号，S_pss128(i)是本地存储的128点主同步(PSS)序列，S_pss128 ^*(i)是S_pss128(i)的共轭。为减小实际传输中频偏的影响，这里选取前后两段信号和本地主同步序列相关后相加得到最终的相关输出结果，其中互相关结果R_pss128(n)是相关计算是128个点的内积的滑动累加，IP核的结构可以实现滑动和求和累加的效果。每一个的点的内积为Y(k)·X^*(k)＝[Y_r(k)tY_i(k)·j]·[X_r(k)-X_i(k)·j]＝[Y_r(k)·X_i(k)tY_i(k)·X_i(k)]t[Y_i(k)·X_r(k)-Y_r(k)·X_i(k)]·j，其中：本地存储的PSS序列为X(k)，X^*(k)表示X(k)的共轭，Y_r(k)和Y_i(k)分别表示输入信号的实部和虚部，X_r(k)和X_i(k)分别表示PSS序列的实部和虚部。Y(k)是输入信号经过滤波和16倍降采样得到的信号，经过splitter(分离器)分为实部Re[Y(k)]和虚部Im[Y(k)]两路，使用两个FIR滤波器IP核分别使用本地序列X(k)的实部Re[X(k)]和虚部Im[X(k)]作为滤波器的抽头系数，每个FIR IP核使用两个通道，输入的Re[Y(k)]和Im[Y(k)]分别经过每个FIR IP的这两个通道和本地抽头系数进行计算，最终将输出结果进行相加得到互相关结果的实部和虚部，再利用IP核的累加求和功能就得到互相关的计算结果。

所述的能量谱计算是指：计算能量

其中：rx₁₂₈为接收信号经过滤波和16被降采样后得到的信号，n为接收信号的序号，i为的为128点序列，这里为和互相关的结果比较同样使用时域上相差137T_s16的两段信号进行计算,T_s16为输入信号的16倍降采样后的采样周期。只考虑第一段序列的能量谱计算，令|rx₁₂₈(n)|²＝R(n)，则有E_rx(0)＝R(0)+R(1)+...+R(127)，E_rx(1)＝R(1)+R(2)+...+R(128)＝E_rx(0)+R(128)-R(0)。

所述的峰值检测，即比较PSS互相关谱和能量谱。

所述的小数倍频偏估计是指：在完成同步相关之后需要对峰值在原输入信号中对应位置的一段序列进行频偏估计，具体为：

其中：rx_new128(i)为输入信号经过滤波和16倍降采样后的信号，起始位置为主同步信号所在的位置，S_pss128 ^*(i)为本地存储在ROM中的主同步(PSS)序列的共轭。C_pss为频偏计算的累加值，对C_pss求反正切即可计算出小数倍的频偏值FFO₁。

技术效果

本发明整体解决现有的lte同步技术的抗频偏性能弱，资源开销较大，实现结构复杂的问题。与现有技术相比，本发明利用FIRIP核的结构和简单的乘法结合律完成复数的相关计算，现流水运算的效果，同时避免复杂的时序结构，可以在122.88MHz以及更高的频率下运行。本发明使用寄存器将输入数据延迟，在时序上与部分模块内部的比较信号对齐，可以精准的定位提取原始信号中特定位置的序列，可以标记当前帧的帧头。本发明充分利用FPGA并行计算的优势合理的设计流水结构和复位信号，该模块实际测试中可以长时间稳定运行。本发明在计算过程中，使用从最高有效位向下截取保留16bit位宽的数据的方式节约硬件设计资源，提高运算效率。

附图说明

图1为本发明系统示意图；

图2为本发明的整体流程图；

图3为同步相关和能量计算模块示意图；

图4为同步相关单元Vivado仿真结果示意图；；

图5为实施例中理论FIR算法实现结构示意图；

图6为主同步序列的FPGA互相关实现结构示意图；

图7为和互相关并行进行的能量计算的实现示意图；

图8为实施例中峰值精确定位示意图；

图9为实施例中频偏估计的FPGA实现示意图；

图10为实施例中频偏估计起始点定位示意图；

图11为实施例中CORDIC核相位预处理示意图；

图12为实施例物理层应用示意图；

图13为实际应用测试时的示意图；

图14为实施例中射频板测试帧头标记结果示意图。

具体实施方式

如图1所示，为本实施例涉及的一种基于FPGA的LTE-V收端同步系统，包括：同步相关单元、峰值局部遍历检测单元、频偏估计和补偿单元和帧头定位标记单元，其中：同步相关单元根据FIR IP核的循环移位相乘结构，将本地的PSS序列的实部和虚部分别作为两个滤波器的系数，使用两个双通道的滤波器完成复数相关的操作，峰值局部遍历检测单元根据主同步序列相关峰值相对位置固定的特点采用阈值判断和局部小范围寻找最大值的方式提高峰值定位的精度和鲁棒性，频偏估计和帧头标记模块的起始计算位置定位使用寄存器延迟相对距离，将原始信号和经过计算后的比较信号在时序上对齐，实现实时定位计算和帧头标记，帧头定位标记单元根据前级模块计算出的主同步信号的位置计算出帧头的相对位置，根据实际计算产生的延迟作相应偏移，从而准确地标记帧头。

如图2所示，所述的同步相关单元包括：FIR滤波器模块、MSB截位模块、降采样模块、互相关模块、能量计算模块、峰值检测模块和峰值局部遍历模块，其中：FIR滤波器对输入信号进行低通滤波，滤除和主同步信号无关的信号，MSB截位模块将滤波输出的结果按最高有效位向下截取16位的方式保留16bit，滤波后的数据经过16倍降采样后分别输出至互相关模块和能量计算模块以进行互相关和能量计算，峰值检测模块根据互相关计算结果和能量计算结果获得互相关结果大于能量的点，峰值局部遍历模块从中筛选出最大的峰值，即主同步信号的准确位置。

进一步如图3所示，rx₁₂₈是LTE-V收端接收到的信号经过FIR低通滤波滤除和主同步信号无关的信号，其分别与本地存储的两条已知主同步(PSS)序列PSS_a和PSS_b进行互相关计算之后经过MSB模块截取保留16位得到两组互相关的结果，同时在互相关的同时并行地进行能量谱计算，将能量谱计算的结果同样使用MSB模块截取保留16位，最后将两条对应主同步序列的互相关结果PSS_a_result和PSS_b_result与能量谱计算结果energy_result进行比较得到匹配的主同步序列以及互相关结果的峰值检测有效信号，触发后级模块的运行。

如图4所示，为同步相关单元Vivado仿真结果，从上到下依次是互相关结果PSS_a_result，PSS_b_result，能量谱计算结果energy_result和峰值检测有效信号。

所述的输入信号经过FIR低通滤波并16倍数降采样之后和本地主同步(PSS)序列的互相关结果为

其中：rx₁₂₈(i)是接收到的信号经过低通滤波和降采样后得到的信号，S_pss128(i)是本地存储的128点主同步(PSS)序列，S_pss128 ^*(i)是S_pss128(i)的共轭。为减小实际传输中频偏的影响，这里选取前后两段信号和本地主同步序列相关后相加得到最终的相关输出结果。

根据LTE-V帧结构的特点，第一段和第二段选取信号的起始位置在时域上相差137T_s16,T_s16是输入信号的16倍降采样后的采样周期。

由于接收端不知道同步信号何时到来，因此需要对接收到的数据进行实时连续地检测。传统方法使用时序控制提取信号和本地PSS序列做滑动相关，这样不能达到实时运算所需的理论最大速度，实现结构也较为复杂。

本实施例参考Vivado软件FIR IP核的结构，利用FIR IP核的计算原理和硬件实现上的优化结构实现同步中的互相关算法，具体包括：理论上FIR的算法是计算两个序列的卷积和，即

其中：k＝0,1,...，本地存储的两条已知主同步(PSS)序列。如图5所示，为内积算法理论上的实现，通过延迟实现滑动相关的计算，而实际的FPGA实现中会使用更加优化的结构：一个或多个分时乘法累加(MAC)功能单元将用于为滤波器中的N个乘积和计算提供服务，同时IP核会自动确定满足用户指定吞吐量所需的最小MAC引擎数，这样不仅实现FIR的计算，同时也利用IP核的功能优化硬件实现的结构。

输入的数据为16bit实部加16bit虚部的形式，利用复数乘法的结合律将所述的互相关算法进行公式变形，得到适合FPGA实现的算法，具体为：互相关计算中的R_pss128(n)是相关计算是128个点的内积的滑动累加，IP核的结构可以实现滑动和求和累加的效果。每一个的点的内积为Y(k)·X^*(k)＝[Y_r(k)+Y_i(k)·j]·[X_r(k)-X_i(k)·j]＝[Y_r(k)·X_i(k)+Y_i(k)·X_i(k)]+[Y_i(k)·X_r(k)-Y_r(k)·X_i(k)]·j，其中：本地存储的PSS序列为X(k)，X^*(k)表示X(k)的共轭，Y_r(k)和Y_i(k)分别表示输入信号的实部和虚部，X_r(k)和X_i(k)分别表示PSS序列的实部和虚部。Y(k)是输入信号经过滤波和16倍降采样得到的信号，经过分离器(splitter)分为实部Re[Y(k)]和虚部Im[Y(k)]两路，使用两个FIR滤波器IP核分别使用本地序列X(k)的实部Re[X(k)]和虚部Im[X(k)]作为滤波器的抽头系数，每个FIR IP核使用两个通道，输入的Re[Y(k)]和Im[Y(k)]分别经过每个FIR IP的这两个通道和本地抽头系数进行计算，最终将输出结果进行相加得到互相关结果的实部和虚部，再利用IP核的累加求和功能就得到互相关的计算结果。

如图6所示，为一条主同步序列的FPGA互相关实现结构，其中FPGA使用两个FIR IP核分别存储主同步(PSS)序列的实部和虚部作为滤波器的抽头系数，每个FIR IP核使用两个通道，将输入信号分为实部和虚部输入FIR IP核计算最终得到互相关结果的实部和虚部。

如图7所示，具体实现时使用两条主同步序列并行进行能量谱计算，接收信号的能量

其中：rx₁₂₈是接收信号经过滤波和16被降采样后得到的信号，n是接收信号的序号，i为128点序列；为了和互相关的结果比较，同样使用时域上相差137T_s16的两段信号进行计算，T_s16是输入信号的16倍降采样后的采样周期。只考虑第一段序列的能量谱计算，令|rx₁₂₈(n)|²＝R(n)，则有E_rx(0)＝R(0)+R(1)+...+R(127)，E_rx(1)＝R(1)+R(2)+...+R(128)＝E_rx(0)+R(128)-R(0)。

将输入的信号平方之后累加128点然后存入寄存器，同时将当前数据延迟128点，当计算下一个能量值的时候从寄存器中读出上一次的能量值加上当前信号的平方并减去128点前的信号的平方值，这样就实现滑动累加计算。第二段序列的能量谱计算方式和第一段完全相同，只需要将第一段序列计算出的能量结果使用寄存器缓存延迟137T_s16，实现[0016]所述的选取方法。

如图8所示，在实际测试中，主同步信号在经过相关计算后会产生一个主峰和两个次峰，需要定位的是中间最大的主峰，为避免将次峰当成主峰，减少定位误差，采用以下的办法：由于主峰和次峰的距离是固定的，距离小于15360Ts(半个子帧长度，Ts为输入信号的采样周期)，所以在检测到第一个峰值时使用寄存器将数据存储长度15360Ts数据，从中进行局部遍历找到最大值，提高峰值定位精度。

由于使用两条主同步(PSS)序列并行的进行互相关，因此会有两条互相关的输出结果。峰值检测模块对两条互相关的输出结果进行检测，当其中一条互相关的输出检测到峰值时，说明匹配的是该主同步(PSS)序列，将这条匹配的互相关的结果存入深度为15360Ts的寄存器，同时以该位置为起始点向后遍历15360Ts长度的输出值，从中选出最大值存入寄存器buffer，当存满15360Ts深度的寄存器后开始从寄存器中读取数据，当读出的数据等于之前遍历的最大值时将该位置标记为峰值，再触发后续的模块，这样就从三个峰值中准确定位最大的主峰，提高峰值定位精度。

如图8所示，所述的峰值局部遍历检测单元包括：存储模块、最大值寄存器模块和输出判断模块，其中：存储模块将前级峰值检测到的有效峰值作为输入数据的起点，以该起点存储半个子帧长度(156360点)的数据，在存储的同时将数据与最大值寄存器中的数据进行比较判断，更新最大值。最后输出判断模块将存储的数据输出，输出的同时与最大值寄存器进行比较，筛选出最大的峰值，得到主同步信号的位置。

如图1所示，所述的频偏估计和补偿单元包括：小数倍频偏估计模块和频偏补偿模块，其中：小数倍频偏估计模块根据同步相关单元计算出的主同步信号的位置，以此为起点从寄存器中提取128点长度的数据，将提取的这段数据和存储在本地ROM中的PSS序列进行相乘累加等计算，得到小数倍频偏值。频偏补偿模块包括补偿相位的预处理模块和CORDICIP核，补偿相位预处理模块根据频偏估计模块计算出的频偏值进一步计算当前信号需要的补偿值，同时通过加减2π的操作将输入CORDIC的相位值限定在,[-π,π]之间，最后由CORDICIP核实现对原始输入信号的频偏补偿。

所述的频偏估计是指：在完成同步相关之后需要对峰值在原输入信号中对应位置的一段序列进行频偏估计，具体为：

其中：rx_new128(i)是输入信号经过滤波和16倍降采样后的信号，起始位置是主同步信号所在的位置，S_pss128 ^*(i)是本地存储在ROM中的主同步(PSS)序列的共轭。C_pss是频偏计算的累加值，对C_pss求反正切即可计算出小数倍的频偏值FFO₁。

如图9所示，为本实施例中FPGA的实现结构，降采样的数据存入寄存器，当同步相关单元检测到峰值时从中提取对应的数据，使用delay(延迟)模块延迟64T_s16分两段和本地ROM存储的128点主同步(PSS)序列相乘累加后输入CORIC IP核计算反正切得到小数倍的频偏估计值，这里的CORDIC IP核配置为反正切(arctan)模式。

所述的频偏估计的起始位置是同步相关的峰值在原输入信号中的相对位置，为计算当前帧的频偏估计值，使用寄存器将原始输入信号延迟，和前级的判断峰值模块中的比较信号对齐，这样就可以准确的定位频偏估计的起始位置。

如图10所示，输入数据经过固定的时间Δt会计算出对应的互相关结果，因此将输入数据使用寄存器延迟Δt后就可以在时序上与互相关的输出结果对齐，当检测到互相关输出结果中的峰值也就是主同步信号的位置时，该时刻就对应主同步信号在延迟Δt后输入数据的位置，这样就得到频偏计算所需序列在原始输入数据中的起始位置。

所述的频偏补偿，当完成频偏估计之后，对接收信号使用CORDIC IP核的相位旋转模式进行，具体为：

其中：rx_in(n)为频偏补偿的输入，rx_in(n)＝rx₂₀₄₈(n)；rx_out(n)为频偏补偿的输出，这里设定第一次小数倍频偏补偿的输出为rx_out(n)＝rx_FFO1(n)；ε为归一化频偏，ε＝FFO₁∈(-1,1]；N为FFT点数，所以N＝2048；n为输入和输出信号的索引。

频偏补偿的时候整体的相位偏转不影响结果，只要保证点与点之间的相对相位偏转满足要求即可完成频偏补偿。FPGA实现的时候使用累加循环的方式控制系数n，由于CORDIC IP核的相位输入范围为[-π，π]，为避免溢出在CORDIC IP核的输入端加入如图11所示的预处理控制模块，该预处理控制模块包括：判断模块，加法器和减法器模块，其中判断模块对输入的频偏补偿参数进行大小判断，如果大于π，使用减法器减2π，如果小于-π，则使用加法器加2π。

根据存储在寄存器Phase buffer的当前子帧的频偏估计值FFO₁计算

将结果送入预处理模块，通过if判断和加或减2π的操作将数值范围限定在[-π，π]，得到输入CORDIC IP核的补偿相位值，这里的CORDIC IP核配置为相位旋转(rotate)模式。

如图12所示，所述的相对延迟标记是指：对频偏补偿过的数据的每个子帧的帧头，采用和频偏估计起始点定位类似的使用相对位置定位的方法进行标记。

由于子帧的帧头和主同步信号的起始位置的相对距离是固定的，因此使用寄存器将补偿过的数据延迟对应的固定距离后，在时序上可以根据同步相关单元的输出结果并行的实时标记，这样不仅避免使用深度很大的计数器控制，还可以实时标记当前帧的帧头，提高定位的准确性降低设计的复杂度。

经过具体的实际实验，使用vivado2019.1综合工程生成比特流，烧录进xc7z035_1开发板，在SDK中配置通信频率为2.8GHz和5.9GHz的情况下，可以满足单个开发板使用屏蔽线自发自收，单个开发板使用两根天线空口传输的，两块开发板屏蔽线直连，两块开发板分别加上天线和功放空口通信的同步，经过同步后后级收端的最终解码率成功目前可达99.8％以上，抗频偏和噪声性能较好。

综上，本发明减少了计算复杂度，降低了硬件开销。可以抵抗较大的频偏和噪声干扰。使用流水结构计算效率高。

上述具体实施可由本领域技术人员在不背离本发明原理和宗旨的前提下以不同的方式对其进行局部调整，本发明的保护范围以权利要求书为准且不由上述具体实施所限，在其范围内的各个实现方案均受本发明之约束。

Claims

1.一种基于FPGA的LTE-V收端同步方法，其特征在于，通过对接收信号进行FIR低通滤波和降采样处理后得到MSB，经对MSB截位和降采样处理后同时进行PSS互相关谱计算和能量谱计算，再通过比较PSS互相关谱和能量谱得到主同步信号的位置；然后利用主同步信号的位置对同步模块接收到的信号依次进行小数倍频偏估计和频偏补偿处理，得到补偿过频偏的输出信号；最后根据主同步信号的位置利用时序控制相对延迟的方法标记当前帧的帧头，完成同步从而方便后续的解码。

2.根据权利要求1所述的基于FPGA的LTE-V收端同步方法，其特征为，所述的PSS互相关谱计算为：

其中：R_pss128(n)为输入信号经过FIR低通滤波并16倍数降采样之后和本地主同步(PSS)序列的互相关结果，rx₁₂₈(i)为接收到的信号经过低通滤波和降采样后得到的信号，S_pss128(i)为本地存储的128点主同步(PSS)序列，S_pss128 ^*(i)为S_pss128(i)的共轭。

3.根据权利要求2所述的基于FPGA的LTE-V收端同步方法，其特征是，所述的互相关结果R_pss128(n)为相关计算为128个点的内积的滑动累加，每一个的点的内积为Y(k)·X^*(k)＝[Y_r(k)+Y_i(k)·j]·[X_r(k)-X_i(k)·j]＝[Y_r(k)·X_i(k)+Y_i(k)·X_i(k)]+[Y_i(k)·X_r(k)-Y_r(k)·X_i(k)]·j，其中：本地存储的PSS序列为X(k)，X^*(k)为X(k)的共轭，Y_r(k)和Y_i(k)分别为输入信号的实部和虚部，X_r(k)和X_i(k)分别为PSS序列的实部和虚部；Y(k)为输入信号经过滤波和16倍降采样得到的信号，经过分离器分为实部Re[Y(k)]和虚部Im[Y(k)]两路，使用两个FIR滤波器IP核分别使用本地序列X(k)的实部Re[X(k)]和虚部Im[X(k)]作为滤波器的抽头系数，每个FIRIP核使用两个通道，输入的Re[Y(k)]和Im[Y(k)]分别经过每个FIRIP的这两个通道和本地抽头系数进行计算，最终将输出结果进行相加得到互相关结果的实部和虚部，再利用IP核的累加求和功能就得到互相关的计算结果。

4.根据权利要求1所述的基于FPGA的LTE-V收端同步方法，其特征是，所述的能量谱计算是指：计算能量

其中：rx₁₂₈为接收信号经过滤波和16被降采样后得到的信号，n为接收信号的序号，i为的为128点序列，这里为和互相关的结果比较同样使用时域上相差137T_s16的两段信号进行计算，T_s16为输入信号的16倍降采样后的采样周期；只考虑第一段序列的能量谱计算，令|rx₁₂₈(n)|²＝R(n)，则有E_rx(0)＝R(0)+R(1)+...+R(127)，E_rx(1)＝R(1)+R(2)+...+R(128)＝E_rx(0)+R(128)-R(0)。

5.根据权利要求1所述的基于FPGA的LTE-V收端同步方法，其特征是，所述的小数倍频偏估计是指：在完成同步相关之后需要对峰值在原输入信号中对应位置的一段序列进行频偏估计，具体为：

其中：rx_new128(i)为输入信号经过滤波和16倍降采样后的信号，起始位置为主同步信号所在的位置，S_pss128 ^*(i)为本地存储在ROM中的主同步(PSS)序列的共轭，C_pss为频偏计算的累加值，对C_pss求反正切即可计算出小数倍的频偏值FFO₁。

6.根据权利要求1所述的基于FPGA的LTE-V收端同步方法，其特征是，所述的频偏补偿，当完成频偏估计之后，对接收信号使用CORDICIP核的相位旋转模式进行，具体为：

其中：r_xin(n)为频偏补偿的输入，r_xin(n)＝rx₂₀₄₈(n)；rx_out(n)为频偏补偿的输出，这里设定第一次小数倍频偏补偿的输出为rx_out(n)＝rx_FFO1(n)；ε为归一化频偏，ε＝FFO₁∈(-1，1]；N为FFT点数，所以N＝2048；n为输入和输出信号的索引。

7.一种实现权利要求1～6中任一所述方法的基于FPGA的LTE-V收端同步系统，其特征在于，包括：同步相关单元、峰值局部遍历检测单元、频偏估计和补偿单元和帧头定位标记单元，其中：同步相关单元根据FIRIP核的循环移位相乘结构，将本地的PSS序列的实部和虚部分别作为两个滤波器的系数，使用两个双通道的滤波器完成复数相关的操作，峰值局部遍历检测单元根据主同步序列相关峰值相对位置固定的特点采用阈值判断和局部小范围寻找最大值的方式提高峰值定位的精度和鲁棒性，频偏估计和帧头标记模块的起始计算位置定位使用寄存器延迟相对距离，将原始信号和经过计算后的比较信号在时序上对齐，实现实时定位计算和帧头标记，帧头定位标记单元根据前级模块计算出的主同步信号的位置计算出帧头的相对位置，根据实际计算产生的延迟作相应偏移，从而准确地标记帧头。

8.根据权利要求7所述基于FPGA的LTE-V收端同步系统，其特征是，所述的同步相关单元包括：FIR滤波器模块、MSB截位模块、降采样模块、互相关模块、能量计算模块、峰值检测模块和峰值局部遍历模块，其中：FIR滤波器对输入信号进行低通滤波，滤除和主同步信号无关的信号，MSB截位模块将滤波输出的结果按最高有效位向下截取16位的方式保留16bit，滤波后的数据经过16倍降采样后分别输出至互相关模块和能量计算模块以进行互相关和能量计算，峰值检测模块根据互相关计算结果和能量计算结果获得互相关结果大于能量的点，峰值局部遍历模块从中筛选出最大的峰值，即主同步信号的准确位置。

9.根据权利要求7所述基于FPGA的LTE-V收端同步系统，其特征是，所述的峰值局部遍历检测单元包括：存储模块、最大值寄存器模块和输出判断模块，其中：存储模块将前级峰值检测到的有效峰值作为输入数据的起点，以该起点存储半个子帧长度的数据，在存储的同时将数据与最大值寄存器中的数据进行比较判断，更新最大值；最后输出判断模块将存储的数据输出，输出的同时与最大值寄存器进行比较，筛选出最大的峰值，得到主同步信号的位置。

10.根据权利要求7所述基于FPGA的LTE-V收端同步系统，其特征是，所述的频偏估计和补偿单元包括：小数倍频偏估计模块和频偏补偿模块，其中：小数倍频偏估计模块根据同步相关单元计算出的主同步信号的位置，以此为起点从寄存器中提取128点长度的数据，将提取的这段数据和存储在本地ROM中的PSS序列进行相乘累加等计算，得到小数倍频偏值；频偏补偿模块包括补偿相位的预处理模块和CORDIC IP核，补偿相位预处理模块根据频偏估计模块计算出的频偏值进一步计算当前信号需要的补偿值，同时通过加减2π的操作将输入CORDIC的相位值限定在，[-π，π]之间，最后由CORDIC IP核实现对原始输入信号的频偏补偿。