CN113497028A - 半导体元件及静电放电防护方法 - Google Patents

半导体元件及静电放电防护方法 Download PDF

Info

Publication number
CN113497028A
CN113497028A CN202010271862.3A CN202010271862A CN113497028A CN 113497028 A CN113497028 A CN 113497028A CN 202010271862 A CN202010271862 A CN 202010271862A CN 113497028 A CN113497028 A CN 113497028A
Authority
CN
China
Prior art keywords
region
voltage
source
doped
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010271862.3A
Other languages
English (en)
Inventor
王世钰
黄文聪
徐志纬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix International Co Ltd filed Critical Macronix International Co Ltd
Publication of CN113497028A publication Critical patent/CN113497028A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/0285—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements bias arrangements for gate electrode of field effect transistors, e.g. RC networks, voltage partitioning circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种半导体元件及静电放电防护方法，半导体元件包括第一源/漏极区、第二源/漏极区、基极区、第一静电放电区及第二静电放电区。第一源/漏极区用以接收第一电源电压。第二源/漏极区用以接收第二电源电压。第一源/漏极区及第二源/漏极区形成于基极区上。第一静电放电区包含第一型的第一掺杂区及第二型的第一阱区。第一掺杂区用以接收第二电源电压，且形成于第一阱区中。第二静电放电区包含第一型的第二掺杂区及第二型的第二阱区。第二掺杂区用以接收第一电源电压，且形成于第二阱区中。第一源/漏极区及该第二源/漏极区设置于第一静电放电区及第二静电放电区之间。

Description

半导体元件及静电放电防护方法
技术领域
本发明关于一种半导体元件及静电放电防护方法，特别是能将静电从半导体元件泄放至外界的技术。
背景技术
在半导体元件设计上，由于人体放电或机器放电的因素，静电放电造成的电流容易对电路内部造成损害。因此，半导体元件中需要设置静电放电防护电路，达到静电保护的目的。
发明内容
本发明的一个方面为半导体元件，包括第一源/漏极区、第二源/漏极区、基极区、第一静电放电区及第二静电放电区。第一源/漏极区用以接收第一电源电压。第二源/漏极区用以接收第二电源电压。第一源/漏极区及第二源/漏极区形成于基极区上。第一静电放电区包含第一型的第一掺杂区及第二型的第一阱区。第一掺杂区用以接收第二电源电压，且形成于第一阱区中。第二静电放电区包含第一型的第二掺杂区及第二型的第二阱区。第二掺杂区用以接收第一电源电压，且形成于第二阱区中。第一源/漏极区及该第二源/漏极区设置于第一静电放电区及第二静电放电区之间。
本发明的另一个方面为静电放电防护方法，包含下列步骤：导通第一型的第一掺杂区至第二型的第一源/漏极区间的第一静电放电路径。第一型的基极区及第二型的第一阱区耦接于第一掺杂区及第一源/漏极区之间。导通第一型的第二掺杂区至第二型的第二源/漏极区的第二静电放电路径。基极区及第二型的第二阱区耦接于第二掺杂区及第二源/漏极区之间。
本发明的一个方面为半导体元件，包含电压控制元件及第一控制电路。电压控制元件包含第一源/漏极区、第二源/漏极区与栅极区。第一源/漏极区用以接收第一电源电压。第二源/漏极区用以接收第二电源电压。第一控制电路包含接收电路及控制开关。接收电路用以接收第一电源电压及第二电源电压，且接收电路还用以根据第一电源电压及第二电源电压中的较高者输出第一控制电压。控制开关用以响应于第一电源电压而导通，以将第一控制电压输出至电压控制元件的栅极区。
本发明通过半导体元件内的双向静电放电路径泄放静电放电电流。同时，通过第一控制电路，将能确保半导体元件于关闭状态下能完全关断，而不会产生漏电路径。
附图说明
图1为根据本发明的部分实施例所绘示的半导体元件的示意图。
图2为根据本发明的部分实施例的半导体元件应用于集成电路的示意图。
图3为根据本发明的其他实施例所绘示的半导体元件的示意图。
图4为根据本发明的其他实施例所绘示的半导体元件的示意图。
图5为根据本发明的部分实施例所绘示的静电放电防护方法的流程图。
【符号说明】
100:半导体元件
200:电压控制元件
210:第一源/漏极区
220:第二源/漏极区
230:基极区
231:缓冲区
240:栅极区
250:第一静电放电区
251:第一掺杂区
251A:第一掺杂区
251B:第三阱区
252:第一阱区
260:第二静电放电区
261:第二掺杂区
261A:第二掺杂区
261B:第四阱区
262:第二阱区
270:掺杂阱区
300:第一控制电路
310:接收电路
311:第一开关元件
312:第二开关元件
320:控制开关
400:第二控制电路
VDD:第一电源电压
VDD0:第二电源电压
C1:储能元件
SCR1:第一静电放电路径
SCR2:第二静电放电路径
Die1:第一集成电路
Die2:第二集成电路
V1:第一控制电压
V2:第二控制电压
P1:输入输出焊垫
P2:输入输出焊垫
S501～S505:步骤
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
以下将以附图公开本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些已知惯用的结构与元件在附图中将以简单示意的方式绘示。
在本发明中，当一元件被称为「连接」或「耦接」时，可指「电性连接」或「电性耦接」。「连接」或「耦接」亦可用以表示二或多个元件间相互搭配操作或互动。此外，虽然本发明中使用「第一」、「第二」、…等用语描述不同元件，该用语仅是用以区别以相同技术用语描述的元件或操作。除非上下文清楚指明，否则该用语并非特别指称或暗示次序或顺位，亦非用以限定本发明。
本发明是关于一种半导体元件及静电放电防护方法。请参阅图1所示，半导体元件100包含电压控制元件200。电压控制元件200包含第一源/漏极区210、第二源/漏极区220、基极区230、第一静电放电区250及第二静电放电区260。第一源/漏极区210用以接收第一电源电压VDD。第二源/漏极区220用以接收一第二电源电压VDD0。第一源/漏极区210及第二源/漏极区220形成于基极区230中。
在部份实施例中，电压控制元件200还包含栅极区240。栅极区240设置于第一源/漏极区210及第二源/漏极区220的上方，且位在第一源/漏极区210及第二源/漏极区220之间。在一些实施例中，第一源/漏极区210及第二源/漏极区220为P型掺杂区、基极区230为N型掺杂区。如此一来，第一源/漏极区210、第二源/漏极区220、基极区230与栅极区240可用以共同操作为P型金属氧化物半导体场效晶体管(PMOS)。在一些实施例中，「源/漏极区」此一用语是指可作为源极区或是漏极区。举例来说，当第一源/漏极区210作为P型金属氧化物半导体场效晶体管的「源极」时，第二源/漏极区220作为P型金属氧化物半导体场效晶体管的「漏极」。同理，当第一源/漏极区210作为P型金属氧化物半导体场效晶体管的「漏极」时，第二源/漏极区220作为P型金属氧化物半导体场效晶体管的「源极」。
为清楚说明本发明的技术方案，下述实施例以第一源/漏极区210、第二源/漏极区220、基极区230与栅极区240共同操作为P型金属氧化物半导体场效晶体管为例来做说明，但不以此为限。换言之，在其他部份实施例中，第一源/漏极区210、第二源/漏极区220、基极区230与栅极区240亦可做不同配置，以实现N型金属氧化物半导体场效晶体管。
在操作上，当电压控制元件200运作于晶体管的「线性区」时，根据栅极区240所接收到的电压值的不同，电压控制元件200具有不同的阻抗特性，而第一源/漏极区210及第二源/漏极区220间的跨压也会随之改变。在部份实施例中，半导体元件100应用于线性稳压器(Low dropout regulator，LDO)，在操作上，电压控制元件200用以接收第一电源电压VDD，且输出第二电源电压VDD0，且第二电源电压VDD0将略低于第一电源电压VDD，但本发明的应用并不以此为限。
如图1所示，P型金属氧化物半导体场效晶体管位于第一静电放电区250及第二静电放电区260之间。意即，第一源/漏极区210及第二源/漏极区220设置于第一静电放电区250及第二静电放电区260之间，从而与第一静电放电区250及第二静电放电区260分别形成静电放电路径。
第一静电放电区250包含N型的第一掺杂区251及P型的一第一阱区252。第一掺杂区251用以接收第二电源电压VDD0，且形成于第一阱区252中。第二静电放电区260包含N型的第二掺杂区261及P型的第二阱区262。第二掺杂区261用以接收第一电源电压VDD，且形成于第二阱区262中。
如图1所示，第一源/漏极区210、基极区230、第一阱区252及第一掺杂区251形成「P-N-P-N」的半导体结构。该半导体结构可等效为硅控整流器(Silicon ControlledRectifier，SCR)，作为第一静电放电路径SCR1。意即，在静电放电状态中，第一静电放电电流将从第一源/漏极区210输入半导体元件100，且从第一静电放电区250输出。
同理，第二源/漏极区220、基极区230、第二阱区262及第二掺杂区261同样能形成SCR结构及第二静电放电路径SCR2。在静电放电状态中，第二静电放电电流将从第二源/漏极区220输入半导体元件100，且从第二静电放电区260输出。
在部份实施例中，第一阱区252及第二阱区262形成于基极区230中。在一些实施例中，基极区230可以N型的掺杂阱区来实现。
请参阅图1所示，在部份实施例中，半导体元件100还包含第一控制电路300。第一控制电路300包含接收电路310及控制开关320。接收电路310用以接收第一电源电压VDD及第二电源电压VDD0。接收电路310还用以根据第一电源电压VDD及第二电源电压VDD0中较高的一者输出第一控制电压V1。控制开关320用以响应于第一电源电压VDD而导通，以将第一控制电压V1输出至该电压控制元件200的栅极区240。在该实施例中，控制开关320为P型晶体管，因此，当第一电源电压VDD为高电压电平时，控制开关320将依据第一电源电压VDD被关断。反之，当第一电源电压VDD为低高电压电平时，控制开关320将依据第一电源电压VDD被导通。
在部份实施例中，半导体元件100还包含第二控制电路400。第二控制电路400用以传递第二控制电压V2至栅极区240，以控制栅极区240上的电压值。在一些实施例中，第二控制电路400为线性稳压器内的运作电路，其包含误差放大器(error amplifier，或称误差检测用运算放大器)(未绘示)及反馈电路(未绘示)，分别耦接于第一电源电压VDD及第二电源电压VDD0。在操作上，第二控制电路400用以检测第二电源电压VDD0的大小，以动态调整输出至栅极区240的第二控制电压V2，从而调整电压控制元件200的阻抗特性。由于本领域技术人员能理解线性稳压器的电路结构与原理，故在此不另赘述。
在一些实施例中，第一控制电路300是用以在半导体元件100无须运作时，确保电压控制元件200被完全关断。据此，将可避免电压控制元件200中的二极管结构形成漏电路径。在此分别说明当半导体元件100于不同工作状态下时，第一控制电路300的运作方式。
请参阅图1及图2所示，在部份实施例中，半导体元件100应用于第一集成电路Die1上，且第一集成电路Die1的输入输出焊垫(I/O Pad)P1及第二集成电路Die2的输入输出焊垫P2相互耦接共享。在「正常运作状态」下，半导体元件100接收第一电源电压VDD，且通过电压控制元件200，输出电压略低于第一电源电压VDD的第二电源电压VDD0。如上所述，控制开关320响应于第一电源电压VDD的高高电压电平而被关断。因此，在「正常运作状态」下，第一控制电路300并不会影响电压控制元件200的运作。此时，电压控制元件200的阻抗特性将根据第二控制电路400输出的第二控制电压V2作改变。
另一方面，在「关闭状态」下，此时第一电源电压VDD可能具有接地电位或被控制于低电压电平，以减少电力消耗。然而，如图2所示，若此时第二集成电路Die2处于运作状态，致使输入输出焊垫P2上具有高电压，则电压控制元件200必须完全关断，否则输入输出焊垫P2上的高电压将会传递至输入输出焊垫P1，形成具有高电压电平的第二电源电压VDD0，而反向导通电压控制元件200(如图2中穿越电压控制元件200的虚线路径)，损害半导体元件100或者影响第二集成电路Die2的讯号完整性。本发明正是通过第一控制电路300的操作，确保电压控制元件200在「关闭状态」时被完全关断，具体如下所述。
承上，如图1所示，在「关闭状态」时，第二电源电压VDD0大于第一电源电压VDD，且控制开关320将响应于第一电源电压VDD的低电压电平而导通。因此，第一控制电路300会输出禁能电压(亦即具有相对高电压电平的第二电源电压VDD0)至栅极区240。此时，由于第二源/漏极区220与栅极区240皆被施加相同的第二电源电压VDD0，故电压控制元件200内部将不会形成漏电流路径。在部份实施例中，第一控制电路300还会输出禁能电压至电压控制元件200的基极区230。
此外，在「静电放电状态」下，静电放电电压可能从第一源/漏极区210或第二源/漏极区220输入至电压控制元件200。如前所述，通过电压控制元件200内的两个SCR结构，将能形成不同方向的静电放电路径(如：SCR1及SCR2)，确保静电放电电压不会损害到半导体元件100。
在部份实施例中，第一控制电路300还包含储能元件C1。在一些实施例中，储能元件C1为电容器。基极区230中形成有N型的重掺杂区，作为缓冲区231。储能元件C1耦接于缓冲区231。在「静电放电状态」下，储能元件C1与第一控制电路300的内部等效电阻将形成一个延迟电路，使基极区230维持在浮接(floating)状态。
在一些实施例中，缓冲区231的掺杂浓度大于基极区230其他区域的掺杂浓度。如图1所示，当第一源/漏极区210或第二源/漏极区220接收静电放电电压时，静电放电电压会通过基极区230上的缓冲区231传送至储能元件C1，以使基极区230的电压在延迟期间内仍保持浮接。在一些实施例中，上述延迟期间的长度依据储能元件C1及第一控制电路300的内部阻抗来决定，例如：100ns～1ms。
在前述实施例中，储能元件C1通过重掺杂的缓冲区231耦接于基极区230。在其他实施例中，储能元件C1亦可直接耦接于基极区230，以使基极区230在半导体元件100的「静电放电状态」时保持浮接。
在部份实施例中，接收电路310包含第一开关元件311及第二开关元件312。第一开关元件311用以响应于第一电源电压VDD导通。第一开关元件311的第一端用以接收第二电源电压VDD0，第一开关元件311的第二端耦接于控制开关320。第二开关元件312用以响应于第二电源电压VDD0导通。第二开关元件312的第一端用以接收第一电源电压VDD，第二开关元件312的第二端耦接于该控制开关320。此外，在该实施例中，第一开关元件311及第二开关元件312的基极相互耦接。
请参阅图3所示，为本发明的另一实施例。相较于图1，在该实施例中，第一静电放电区250及第二静电放电区260的位置相互对调，但在结构上仍与图1所示的结构实质上相同。
请参阅图4所示，系为本发明的其他实施例。于图4中，与图1的实施例有关的相似元件是以相同的参考标号表示以便于理解，且相似元件的具体原理已于先前段落中详细说明，若非与图4的元件间具有协同运作关系而必要介绍者，于此不再赘述。
在一些实施例中，上述图1的第一阱区252及第二阱区262是以一相同的掺杂阱区来实现。相较于图1，如图4所示，半导体元件100包含P型的掺杂阱区270，其中对应于上述第一阱区252及第二阱区262的阱区结构是以掺杂阱区270来实现。意即，掺杂阱区270可作为图1中的第一阱区252及第二阱区262来实现对应的半导体结构。此外，如图4所示，基极区230亦形成于掺杂阱区270中。
在部份实施例中，掺杂阱区270中还形成有N型的第三阱区251B及第四阱区261B。如图4所示，第一掺杂区251A形成于第三阱区251B中，且通过第三阱区251B耦接掺杂阱区270。第二掺杂区261A形成于第四阱区261B中，且通过第四阱区261B耦接掺杂阱区270。通过第三阱区251B及第四阱区261B，将能缩短SCR结构中阳极到阴极的等效距离(如：N-P之间的距离)，以提升静电放电电流的泄放速度。
图5是本发明的静电放电防护方法的流程图。如图1及图5所示，在步骤S501中，在「关闭状态下」，接收电路310接收第一电源电压VDD或第二电源电压VDD0，并根据第一电源电压VDD及第二电源电压VDD0中的较高的一者输出第一控制电压V1。在步骤S502中，控制开关320将第一控制电压V1输出至栅极区240，以关断电压控制元件200。例如：当第二电源电压VDD0大于第一电源电压VDD时，控制开关320将导通，且第一控制电压V1将作为禁能电压，使电压控制元件200保持关断。
在步骤S503中，在「正常运作状态」下，控制开关320被第一电源电压VDD关断，且电压控制元件200根据第二控制电路400输出的第二控制电压V2控制栅极区240上的电压值。
在步骤S504中，当半导体元件100处于「静电放电状态」，且第一源/漏极区210接收静电放电电压时，导通第一掺杂区251至第一源/漏极区210间的第一静电放电路径SCR1，使第一静电放电电流从第一源/漏极区210流至第一静电放电区250并输出至电压控制元件200外。
在步骤S505中，当半导体元件100处于「静电放电状态」，且第二源/漏极区220接收静电放电电压时，导通第二掺杂区261至第二源/漏极区220的第二静电放电路径SCR2，使第二静电放电电流从第二源/漏极区220流至第二静电放电区260并输出至电压控制元件200外。
请参阅图1及图2所示，在此以另一角度说明本发明的半导体元件100。在部份实施例中，半导体元件100包含电压控制元件200、第一控制电路300及第二控制电路400。电压控制元件200包含第一源/漏极区210、第二源/漏极区22与栅极区240。第一源/漏极区210用以接收第一电源电压VDD。第二源/漏极区220用以接收第二电源电压VDD0。
承上，第一控制电路300包含接收电路310及控制开关320。接收电路310用以接收第一电源电压VDD及第二电源电压VDD0，且接收电路310还用以根据第一电源电压VDD及第二电源电压VDD0中的较高的一者输出第一控制电压V1。控制开关320用以响应于第一电源电压VDD而导通，以将第一控制电压V1输出至电压控制元件200的栅极区240。第二控制电路400用以传递第二控制电压V2至该栅极区240，以控制栅极区240上的电压值。
前述各实施例中的各项元件、方法步骤或技术特征，可相互结合，而不以本发明中的文字描述顺序或附图呈现顺序为限。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种半导体元件，包括：
一第一源/漏极区，用以接收一第一电源电压；
一第二源/漏极区，用以接收一第二电源电压；及
一基极区，该第一源/漏极区及该第二源/漏极区形成于该基极区上；
一第一静电放电区，包含第一型的一第一掺杂区及一第二型的一第一阱区，其中该第一掺杂区用以接收该第二电源电压，且形成于该第一阱区中；以及
一第二静电放电区，包含第一型的一第二掺杂区及第二型的一第二阱区，其中该第二掺杂区用以接收该第一电源电压，且形成于该第二阱区中，该第一源/漏极区及该第二源/漏极区设置于该第一静电放电区及该第二静电放电区之间。
2.根据权利要求1所述的半导体元件，其中当该第一源/漏极区接收一静电放电电压时，该第一源/漏极区、该基极区、该第一阱区及该第一掺杂区形成一第一静电放电路径；当该第二源/漏极区接收一静电放电电压时，该第二源/漏极区、该基极区、该第二阱区及该第二掺杂区形成一第二静电放电路径。
3.根据权利要求1所述的半导体元件，其中该第一阱区与该第二阱区以相同的一掺杂阱区来实现，且该基极区形成于该掺杂阱区中。
4.根据权利要求1所述的半导体元件，还包含一第一控制电路，该第一控制电路包含：
一接收电路，用以接收该第一电源电压及该第二电源电压，且该接收电路还用以根据该第一电源电压及该第二电源电压中的较高的一者输出一第一控制电压；以及
一控制开关，用以响应于该第一电源电压而导通，以将该第一控制电压输出至该半导体元件的一栅极区。
5.根据权利要求4所述的半导体元件，还包含一第二控制电路，该第二控制电路用以传递一第二控制电压至该栅极区，以控制该栅极区上的电压值。
6.根据权利要求4所述的半导体元件，其中该第一控制电路还包含：
一储能元件，耦接于该基极区。
7.一种静电放电防护方法，包含：
导通第一型的一第一掺杂区至第二型的一第一源/漏极区间的一第一静电放电路径，其中第一型的一基极区及第二型的一第一阱区耦接于该第一掺杂区及该第一源/漏极区之间；以及
导通第一型的一第二掺杂区至第二型的一第二源/漏极区的一第二静电放电路径，其中该基极区及第二型的一第二阱区耦接于该第二掺杂区及该第二源/漏极区之间。
8.根据权利要求7所述的静电放电防护方法，其中该第一阱区与该第二阱区以相同的一掺杂阱区来实现，且该基极区形成于该掺杂阱区中。
9.根据权利要求7所述的静电放电防护方法，还包含：
通过一接收电路，接收一第一电源电压或一第二电源电压；
根据该第一电源电压及该第二电源电压中的较高的一者输出一第一控制电压；以及
通过一控制开关，将该第一控制电压输出至该第一源/漏极区及该第二源/漏极区之间的一栅极区。
10.根据权利要求9所述的静电放电防护方法，还包含：
在该第二电源电压大于该第一电源电压的情况下，根据该第一电源电压导通该控制开关，以对该栅极区施加一禁能电压。
CN202010271862.3A 2020-04-06 2020-04-09 半导体元件及静电放电防护方法 Pending CN113497028A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/840,489 2020-04-06
US16/840,489 US11482520B2 (en) 2020-04-06 2020-04-06 Semiconductor device and electrostatic discharge protection method

Publications (1)

Publication Number Publication Date
CN113497028A true CN113497028A (zh) 2021-10-12

Family

ID=77922156

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010271862.3A Pending CN113497028A (zh) 2020-04-06 2020-04-09 半导体元件及静电放电防护方法

Country Status (2)

Country Link
US (1) US11482520B2 (zh)
CN (1) CN113497028A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114421444A (zh) * 2022-01-04 2022-04-29 格兰菲智能科技有限公司 静电放电保护电路

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116314182B (zh) * 2023-03-28 2024-05-31 江南大学 应用于低功耗ldo芯片的双向静电浪涌防护电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1913174A (zh) * 2005-08-09 2007-02-14 台湾积体电路制造股份有限公司 半导体装置及高压p型金属氧化物半导体装置
US20150077888A1 (en) * 2013-09-13 2015-03-19 Stmicroelectronics Sa Electronic Device for ESD Protection
CN108321144A (zh) * 2017-01-18 2018-07-24 中芯国际集成电路制造(上海)有限公司 静电放电钳位器件以及静电放电钳位电路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7336459B2 (en) * 2004-07-29 2008-02-26 United Microelectronics Corp. Electrostatic discharge protection device and circuit thereof
EP3116027A1 (en) * 2015-07-10 2017-01-11 Nxp B.V. An electrostatic discharge protection device comprising a silicon controlled rectifier
US9437591B1 (en) * 2015-09-09 2016-09-06 Vanguard International Semiconductor Corporation Cross-domain electrostatic discharge protection device
US10600776B2 (en) * 2017-02-24 2020-03-24 Nxp B.V. Device and method for electrostatic discharge (ESD) protection
US10854596B2 (en) * 2018-11-29 2020-12-01 Berex, Inc. CMOS RF power limiter and ESD protection circuits
US10985155B1 (en) * 2019-09-26 2021-04-20 Amazing Microelectronic Corp. Embedded N-channel metal oxide semiconductor (nmos) triggered silicon controlled rectification device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1913174A (zh) * 2005-08-09 2007-02-14 台湾积体电路制造股份有限公司 半导体装置及高压p型金属氧化物半导体装置
US20150077888A1 (en) * 2013-09-13 2015-03-19 Stmicroelectronics Sa Electronic Device for ESD Protection
CN108321144A (zh) * 2017-01-18 2018-07-24 中芯国际集成电路制造(上海)有限公司 静电放电钳位器件以及静电放电钳位电路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114421444A (zh) * 2022-01-04 2022-04-29 格兰菲智能科技有限公司 静电放电保护电路

Also Published As

Publication number Publication date
US11482520B2 (en) 2022-10-25
US20210313313A1 (en) 2021-10-07

Similar Documents

Publication Publication Date Title
US7928759B2 (en) Low power consumption MIS semiconductor device
US8045304B2 (en) Semiconductor circuit including electrostatic discharge circuit having protection element and trigger transistor
US5838189A (en) Substrate voltage generating circuit of semiconductor memory device
US20190165572A1 (en) Electrostatic discharge protection circuit with a high turn-on speed
US9614367B2 (en) Electronic device for ESD protection
EP3462274B1 (en) Semiconductor devices for sensing voltages
US20060268478A1 (en) Methods and Apparatus for Electrostatic Discharge Protection in a Semiconductor Circuit
CN108536208B (zh) 偏置电流电路
CN113497028A (zh) 半导体元件及静电放电防护方法
KR940002808B1 (ko) 반도체 장치를 위한 전압발생회로
US7348833B2 (en) Bias circuit having transistors that selectively provide current that controls generation of bias voltage
TWI717250B (zh) 半導體元件及靜電放電防護方法
JP3875285B2 (ja) 半導体集積回路の中間電圧発生回路
US7965482B2 (en) ESD protection circuit and semiconductor device
US8207784B2 (en) Method and apparatus for MOSFET drain-source leakage reduction
EP2151055A1 (en) Method and apparatus for powering down analog integrated circuits
KR930009810B1 (ko) 기판바이어스회로를 구비한 반도체장치
Chetan et al. Different leakage power reduction techniques in SRAM Circuits: A State-of-the-art Review
US10505443B2 (en) Semiconductor device
US6995435B2 (en) Apparatus and circuit having reduced leakage current and method therefor
CN111313671B (zh) 一种集成防过压电路
US20240170959A1 (en) Semiconductor device with fast turn-on esd protection circuit and method therefor
JP2011239185A (ja) 半導体集積回路装置
JP2024109320A (ja) 集積回路装置
US20090302885A1 (en) Two transistor tie circuit with body biasing

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination