CN112799686A - 合封芯片及合封芯片烧写方法 - Google Patents

合封芯片及合封芯片烧写方法 Download PDF

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CN112799686A CN202011577495.6A CN202011577495A CN112799686A CN 112799686 A CN112799686 A CN 112799686A CN 202011577495 A CN202011577495 A CN 202011577495A CN 112799686 A CN112799686 A CN 112799686A
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Abstract

本申请公开了一种合封芯片及合封芯片烧写方法。其中所述合封芯片，包括：主芯片单元，所述主芯片单元包括主芯片单元数据端；存储单元，所述存储单元包括存储单元数据端；选择单元，所述选择单元包括第一输入端、第二输入端、输出端和选择端；所述主芯片单元数据端和所述选择单元的输出端连接；所述存储单元数据端和所述选择单元的第二输入端连接；所述选择单元用于，在所述选择单元的选择端输入第一选择信号时，控制所述选择单元的第一输入端和所述存储单元之间连通。通过对合封芯片中选择单元的控制，实现了绕过合封芯片中主芯片单元直接烧写合封芯片中存储单元的功能。

Description

合封芯片及合封芯片烧写方法
技术领域
本申请涉及合封芯片技术领域，尤其涉及一种合封芯片及合封芯片烧写方法。
背景技术
目前芯片的结构一般都是主芯片和flash存储器的组合来使用，比如蓝牙芯片和spi flash芯片组合、wifi芯片和spi flash芯片组合或者NB芯片和spi flash芯片组合等方式来使用。目前已有厂商把spi flash芯片和主芯片合封在一起作为一颗芯片来使用。把存储芯片(如spi flash)和主芯片合封在一起，这是未来发展的主流。合封芯片有很多优点，可以不把存储芯片的管脚拉到芯片外面，减少芯片的引脚，进而减小芯片的面积，最终减少成本。芯片合封后还可以减小pcb的面积以及pcb的布线难度。但是合封后的芯片在批量烧录存储器(如spi flash)的程序时，无法像正常的主芯片和存储器芯片的组合结构一样使用通用的烧录方法，无法实现高速烧录。
发明内容
本申请实施例提供一种合封芯片及合封芯片烧写的技术方案，使合封存储器后的芯片，依然可以使用通用的烧录方法，实现高速烧录，该方法可以减少烧录的时间，降低芯片的烧录成本，提高芯片的市场竞争力。
本申请提供的一种合封芯片，包括：
主芯片单元，所述主芯片单元包括主芯片单元数据端；
存储单元，所述存储单元包括存储单元数据端；
选择单元，所述选择单元包括第一输入端、第二输入端、输出端和选择端；
所述主芯片单元数据端和所述选择单元的输出端连接；
所述存储单元数据端和所述选择单元的第二输入端连接；
所述选择单元用于，在所述选择单元的选择端输入第一选择信号时，控制所述选择单元的第一输入端和所述存储单元之间连通。
进一步的，在本申请提供的一种优选实施方式中，所述选择单元还用于，在所述选择单元的选择端输入第二选择信号时，控制所述选择单元的第一输入端和所述主芯片单元之间连通；
控制所述主芯片单元和所述存储单元之间连通。
进一步的，在本申请提供的一种优选实施方式中，所述选择单元的输出端包括第一输出端和第二输出端；
所述第一输出端和第二输出端用于，在所述选择单元的选择端输入第二选择信号时，控制所述第一输出端和所述第一输入端连通，所述第二输出端和所述第二输入端连通。
进一步的，在本申请提供的一种优选实施方式中，所述主芯片单元数据端包括第一数据端和第二数据端；
所述第一数据端和所述第一输出端连接；
所述第二数据端和所述第二输出端连接。
进一步的，在本申请提供的一种优选实施方式中，所述选择单元至少包括第一选择器、第二选择器、第三选择器、第四选择器、第五选择器、第六选择器、第七选择器和第八选择器；
所述第一选择器的选择端、所述第二选择器的选择端、所述第三选择器的选择端、所述第四选择器的选择端、所述第五选择器的选择端、所述第六选择器的选择端、所述第七选择器的选择端和所述第八选择器的选择端连接构成所述选择单元的选择端；
所述第一选择器的第一输出端和所述第五选择器的第一输出端连接；
所述第二选择器的第一输出端和所述第六选择器的第一输出端连接；
所述第三选择器的第一输出端和所述第七选择器的第一输出端连接；
所述第四选择器的第一输出端和所述第八选择器的第一输出端连接。
进一步的，在本申请提供的一种优选实施方式中，所述存储单元数据端包括存储CS端、存储CLK端、存储MOSI端和存储MISO端；
所述选择单元的第二输入端至少包括所述第一选择器的输入端、所述第二选择器的输入端、所述第三选择器的输入端和所述第四选择器的输入端；
所述存储CS端和所述第一选择器的输入端连接；
所述存储CLK端和所述第二选择器的输入端连接；
所述存储MOSI端和所述第三选择器的输入端连接；
所述存储MISO端和所述第四选择器的输入端连接。
进一步的，在本申请提供的一种优选实施方式中，所述主芯片单元的第一数据端包括1号数据端、2号数据端、3号数据端和4号数据端；
所述1号数据端和所述第五选择器的第二输出端连接；
所述2号数据端和所述第六选择器的第二输出端连接；
所述3号数据端和所述第七选择器的第二输出端连接；
所述4号数据端和所述第八选择器的第二输出端连接。
进一步的，在本申请提供的一种优选实施方式中，所述主芯片单元的第二数据端包括主芯CS端、主芯CLK端、主芯MOSI端和主芯MISO端；
所述主芯CS端和所述第一选择器的第二输出端连接；
所述主芯CLK端和所述第二选择器的第二输出端连接；
所述主芯MOSI端和所述第三选择器的第二输出端连接；
所述主芯MISO端和所述第四选择器的第二输出端连接。
本申请还提供一种合封芯片烧写方法，应用于上述所述的合封芯片，包括：
向所述合封芯片发送第一选择信号；
所述合封芯片的选择端接收所述第一选择信号；
根据所述第一选择信号，所述合封芯片的第一输入端和所述合封芯片的第二输入端连通；
向所述合封芯片发送镜像数据；
所述合封芯片的第一输入端接收所述镜像数据；
所述合封芯片的第二输入端通过所述合封芯片的第一输入端接收所述镜像数据；
所述合封芯片的第二输入端发送接收到的所述镜像数据到所述存储单元；
所述存储单元接收所述镜像数据；
所述存储单元正确写入所述镜像数据，完成所述合封芯片的烧写。
本申请还提供一种合封芯片烧写方法，应用于上述所述的合封芯片，包括：
向所述合封芯片发送第一选择信号；
所述合封芯片的选择端接收所述第一选择信号；
根据所述第一选择信号，所述合封芯片的第一输入端和所述合封芯片的第二输入端连通；
向所述合封芯片发送镜像数据；
所述合封芯片的第一输入端接收所述镜像数据；
所述合封芯片的第二输入端通过所述合封芯片的第一输入端接收所述镜像数据；
所述合封芯片的第二输入端发送接收到的所述镜像数据到所述存储单元；
所述存储单元接收所述镜像数据；
所述存储单元写入所述镜像数据失败；
向所述合封芯片发送第一选择信号；
所述合封芯片的选择端接收所述第一选择信号；
根据所述第一选择信号，所述合封芯片的第一输入端和所述合封芯片的第二输入端连通；
向所述合封芯片发送镜像数据；
所述合封芯片的第一输入端接收所述镜像数据；
所述合封芯片的第二输入端通过所述合封芯片的第一输入端接收所述镜像数据；
所述合封芯片的第二输入端发送接收到的所述镜像数据到所述存储单元；
所述存储单元接收所述镜像数据；
所述存储单元正确写入所述镜像数据，完成所述合封芯片的烧写。
本申请提供的实施例，至少具有以下技术效果：
可以使用通用的烧写方法，实现合封芯片的高速烧录，减少烧录时间，降低芯片的烧录成本。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1为本申请实施例提供的合封芯片的结构示意图；
图2为本申请实施例提供的合封芯片烧写方法的流程示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请具体实施例及相应的附图对本申请技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参照图1，为本申请实施例提供的一种合封芯片10，包括：
主芯片单元101，所述主芯片单元101包括主芯片单元数据端；
存储单元102，所述存储单元102包括存储单元数据端；
选择单元103，所述选择单元103包括第一输入端、第二输入端、输出端和选择端；
所述主芯片单元数据端和所述选择单元103的输出端连接；
所述存储单元数据端和所述选择单元103的第二输入端连接；
所述选择单元103用于，在所述选择单元103的选择端输入第一选择信号时，控制所述选择单元103的第一输入端和所述存储单元102之间连通。
具体的，所述主芯片单元101包括一般的主芯片。例如蓝牙芯片、wifi芯片、NB芯片等。所述存储单元102包括一般的存储芯片，例如spi flash芯片。所述选择单元103包括常用的选择器，也可以是若干个选择器的组合。显而易见的是，所述选择单元103的选择端用于控制所述选择单元103的第一输入端、第二输入端和输出端之间的连通关系。可以理解的是，所述选择单元103的选择端由电平控制。例如第一选择信号为低电平时，所述选择单元103的选择端接收第一选择信号，所述合封芯片10处于烧录模式，所述选择单元103的第一输入端和第二输入端连通。此时第一输入端可以接收外部烧录数据，所述存储单元102可以通过第二输入端接收来自第一输入端的外部烧录数据。
进一步的，在本申请提供的一种优选实施方式中，所述选择单元103还用于，在所述选择单元103的选择端输入第二选择信号时，控制所述选择单元103的第一输入端和所述主芯片单元101之间连通；
控制所述主芯片单元101和所述存储单元102之间连通。
可以理解的是，在所述选择单元103的选择端输入第二选择信号时，所述合封芯片10进入另一种工作模式。例如第二选择信号为高电平时，所述选择单元103的选择端接收第二选择信号，此时所述合封芯片10处于正常工作模式，控制所述第一输入端和输出端连通，此时第一输入端可以接收外部数据，所述主芯片单元101可以通过所述选择单元103的输出端接收来自第一输入端的外部数据。同时，所述选择单元103的选择端接收第二选择信号时，控制所述第二输入端和输出端连通，此时主芯片单元101可以和存储单元102进行数据交互。显而易见的是，此时所述选择单元103的第一输入端和第二输入单不直接连通。
需要重点指出的是，在本申请提供的一种优选实施方式中，所述选择单元103的输出端包括第一输出端和第二输出端；
所述第一输出端和第二输出端用于，在所述选择单元103的选择端输入第二选择信号时，控制所述第一输出端和所述第一输入端连通，所述第二输出端和所述第二输入端连通。
显而易见的是，所述选择单元103的选择端输入第二选择信号，此时所述选择单元103的第一输入端和所述主芯片单元数据端连通。同时，所述选择单元103的第二输入端和所述主芯片单元数据端连通。可以理解的是，此时所述存储单元102和所述主芯片单元101连通。
具体的，在本申请提供的一种优选实施方式中，所述主芯片单元数据端包括第一数据端和第二数据端；
所述第一数据端和所述第一输出端连接；
所述第二数据端和所述第二输出端连接。
显而易见的是，所述主芯片单元数据端包括多个连接端。所述主芯片单元101通过不同的连接端实现主芯片单元101的不同功能。需要重点指出的是，当所述选择单元103的选择端输入第二选择信号时，所述存储芯片通过所述第一数据端和所述主芯片单元101连通。所述主芯片单元101通过第二数据端和所述选择单元103的第一输入端连通。
进一步的，在本申请提供的一种优选实施方式中，所述选择单元103至少包括第一选择器、第二选择器、第三选择器、第四选择器、第五选择器、第六选择器、第七选择器和第八选择器；
所述第一选择器的选择端、所述第二选择器的选择端、所述第三选择器的选择端、所述第四选择器的选择端、第五选择器的选择端、所述第六选择器的选择端、所述第七选择器的选择端和所述第八选择器的选择端连接构成所述选择单元103的选择端；
所述第一选择器的第一输出端和所述第五选择器的第一输出端连接；
所述第二选择器的第一输出端和所述第六选择器的第一输出端连接；
所述第三选择器的第一输出端和所述第七选择器的第一输出端连接；
所述第四选择器的第一输出端和所述第八选择器的第一输出端连接。
具体的，当所述选择单元103的选择端输入第一选择信号时，所述第一选择器、第二选择器、第三选择器、第四选择器、第五选择器、第六选择器、第七选择器和第八选择器的选择端输入第一选择信号。此时分别控制所述第一选择器、第二选择器、第三选择器、第四选择器、第五选择器、第六选择器、第七选择器和第八选择器自身的输入端和自身的第一输出端连通。可以理解的是，所述第一选择器、第二选择器、第三选择器、第四选择器、第五选择器、第六选择器、第七选择器和第八选择器的输入端和第一输出端之间数据输入输出方向不做限制。
显而易见的是，当所述选择单元103的选择端输入第二选择信号时，所述第一选择器、第二选择器、第三选择器、第四选择器、第五选择器、第六选择器、第七选择器和第八选择器的选择端输入第二选择信号。此时分别控制所述第一选择器、第二选择器、第三选择器、第四选择器、第五选择器、第六选择器、第七选择器和第八选择器各自的输入端和各自的第二输出端连通。可以理解的是，所述第一选择器、第二选择器、第三选择器、第四选择器、第五选择器、第六选择器、第七选择器和第八选择器各自的输入端和各自的第二输出端之间数据输入输出方向不做限制。
进一步的，在本申请提供的一种优选实施方式中，所述存储单元数据端包括存储CS端、存储CLK端、存储MOSI端和存储MISO端；
所述选择单元103的第二输入端至少包括所述第一选择器的输入端、所述第二选择器的输入端、所述第三选择器的输入端和所述第四选择器的输入端；
所述存储CS端和所述第一选择器的输入端连接；
所述存储CLK端和所述第二选择器的输入端连接；
所述存储MOSI端和所述第三选择器的输入端连接；
所述存储MISO端和所述第四选择器的输入端连接。
具体的，所述存储CS端是片选端，可编程接口芯片都有一个片选开关，通常以CE(Chip Enable)或CS(Chip Select)表示，只有当该输入端处于有效电平，接口芯片才进入电路工作状态，实现数据的输入输出。片选端通常以AO地址译码器的输出端相连，因此片选也是由指定的AO地址选中该接口芯片，以使其进入电路工作状态的过程。所述存储CLK端，是时钟信号线，用于通讯数据同步。它由通讯主机产生，决定了通讯的速率，不同的设备支持的最高时钟频率不一样，两个设备之间通讯时，通讯速率受限于低速设备。所述存储MOSI端，是主设备输出/从设备输入引脚。主机的数据从这条信号线输出，从机由这条信号线读入主机发送的数据，即这条线上数据的方向为主机到从机。所述存储MISO端，是主设备输入/从设备输出引脚。主机从这条信号线读入数据，从机的数据由这条信号线输出到主机，即在这条线上数据的方向为从机到主机。
进一步的，在本申请提供的一种优选实施方式中，所述主芯片单元101的第一数据端包括1号数据端、2号数据端、3号数据端和4号数据端；
所述1号数据端和所述第五选择器的第二输出端连接；
所述2号数据端和所述第六选择器的第二输出端连接；
所述3号数据端和所述第七选择器的第二输出端连接；
所述4号数据端和所述第八选择器的第二输出端连接。
可以理解的是，主芯片单元101正常工作时需要和外界电路连通发生数据交互。例如在所述选择单元103的选择端输入第二选择信号时，所述第五选择器自身的输入端和自身的第二输出端连通，所述第六选择器自身的输入端和自身的第二输出端连通，所述第七选择器自身的输入端和自身的第二输出端连通，所述第八选择器自身的输入端和自身的第二输出端连通。此时，所述主芯片单元101的1号数据端和所述第五选择器的输入端连通，所述主芯片单元101的2号数据端和所述第六选择器的输入端连通，所述主芯片单元101的3号数据端和所述第七选择器的输入端连通，所述主芯片单元101的4号数据端和所述第八选择器的输入端连通。
进一步的，在本申请提供的一种优选实施方式中，所述主芯片单元101的第二数据端包括主芯CS端、主芯CLK端、主芯MOSI端和主芯MISO端；
所述主芯CS端和所述第一选择器的第二输出端连接；
所述主芯CLK端和所述第二选择器的第二输出端连接；
所述主芯MOSI端和所述第三选择器的第二输出端连接；
所述主芯MISO端和所述第四选择器的第二输出端连接。
可以理解的是，所述主芯CS端、主芯CLK端、主芯MOSI端和主芯MISO端是构成SPI通信的几个必要端口。正常工作时，这些端口需要和对应的SPI通信端口连通才能发生数据交互。例如在所述选择单元103的选择端输入第二选择信号时，所述第一选择器的选择端、第二选择器的选择端、第三选择器的选择端、第四选择器的选择端分别接收到第二选择信号。所述第一选择器、第二选择器、第三选择器和第四选择器分别控制自身的输入端和自身的第二输出端连通。显而易见的是，此时所述主芯CS端和所述存储CS端连通、所述主芯CLK端和所述存储CLK端连通、所述主芯MOSI端和所述存储MOSI端连通、所述主芯MISO端和所述存储MISO端连通。
本申请还提供一种合封芯片10烧写方法，图2为本发明实施例提供的合封芯片10的烧写流程示意图，如图2所示，该方法包括：
S100：向所述合封芯片10发送第一选择信号；
具体的，烧录主控芯片上电，然后所述合封芯片10上电。烧录主控芯片通过GPIO给合封芯片10发送第一选择信号。可以理解的是，第一选择信号一般都是低电平。
S200：所述合封芯片10的选择端接收所述第一选择信号；
S300：根据所述第一选择信号，所述合封芯片10的第一输入端和所述合封芯片10的第二输入端连通；
可以理解的是，所述合封芯片10的选择单元103接收到第一选择信号后，控制所述合封芯片10中选择单元103的第一输入端和第二输入端连通。显而易见的是，此时所述选择单元103的第一输入端和输出端中断。此时，合封芯片10进入烧录模式。
S400：向所述合封芯片10发送镜像数据；
具体的，烧录主控通过SPI接口把镜像数据发送给所述合封芯片10。
S500：所述合封芯片10的第一输入端接收所述镜像数据；
S600：所述合封芯片10的第二输入端通过所述合封芯片10的第一输入端接收所述镜像数据；
S700：所述合封芯片10的第二输入端发送接收到的所述镜像数据到所述存储单元102；
S800：所述存储单元102接收所述镜像数据；
S900：所述存储单元102正确写入所述镜像数据，完成所述合封芯片10的烧写。
本申请还提供一种合封芯片10烧写方法，该方法包括：
向所述合封芯片10发送第一选择信号；
所述合封芯片10的选择端接收所述第一选择信号；
根据所述第一选择信号，所述合封芯片10的第一输入端和所述合封芯片10的第二输入端连通；
向所述合封芯片10发送镜像数据；
所述合封芯片10的第一输入端接收所述镜像数据；
所述合封芯片10的第二输入端通过所述合封芯片10的第一输入端接收所述镜像数据；
所述合封芯片10的第二输入端发送接收到的所述镜像数据到所述存储单元102；
所述存储单元102接收所述镜像数据；
所述存储单元102写入所述镜像数据失败；
向所述合封芯片10发送第一选择信号；
所述合封芯片10的选择端接收所述第一选择信号；
根据所述第一选择信号，所述合封芯片10的第一输入端和所述合封芯片10的第二输入端连通；
向所述合封芯片10发送镜像数据；
所述合封芯片10的第一输入端接收所述镜像数据；
所述合封芯片10的第二输入端通过所述合封芯片10的第一输入端接收所述镜像数据；
所述合封芯片10的第二输入端发送接收到的所述镜像数据到所述存储单元102；
所述存储单元102接收所述镜像数据；
所述存储单元102正确写入所述镜像数据，完成所述合封芯片10的烧写。
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。
以上所述仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims (10)

1.一种合封芯片，其特征在于，包括：
主芯片单元，所述主芯片单元包括主芯片单元数据端；
存储单元，所述存储单元包括存储单元数据端；
选择单元，所述选择单元包括第一输入端、第二输入端、输出端和选择端；
所述主芯片单元数据端和所述选择单元的输出端连接；
所述存储单元数据端和所述选择单元的第二输入端连接；
所述选择单元用于，在所述选择单元的选择端输入第一选择信号时，控制所述选择单元的第一输入端和所述存储单元之间连通。
2.根据权利要求1所述的合封芯片，其特征在于，所述选择单元还用于，在所述选择单元的选择端输入第二选择信号时，控制所述选择单元的第一输入端和所述主芯片单元之间连通；
控制所述主芯片单元和所述存储单元之间连通。
3.根据权利要求2所述的合封芯片，其特征在于，所述选择单元的输出端包括第一输出端和第二输出端；
所述第一输出端和第二输出端用于，在所述选择单元的选择端输入第二选择信号时，控制所述第一输出端和所述第一输入端连通，所述第二输出端和所述第二输入端连通。
4.根据权利要求3所述的合封芯片，其特征在于，所述主芯片单元数据端包括第一数据端和第二数据端；
所述第一数据端和所述第一输出端连接；
所述第二数据端和所述第二输出端连接。
5.根据权利要求4所述的合封芯片，其特征在于，所述选择单元至少包括第一选择器、第二选择器、第三选择器、第四选择器、第五选择器、第六选择器、第七选择器和第八选择器；
所述第一选择器的选择端、所述第二选择器的选择端、所述第三选择器的选择端、所述第四选择器的选择端、所述第五选择器的选择端、所述第六选择器的选择端、所述第七选择器的选择端和所述第八选择器的选择端连接构成所述选择单元的选择端；
所述第一选择器的第一输出端和所述第五选择器的第一输出端连接；
所述第二选择器的第一输出端和所述第六选择器的第一输出端连接；
所述第三选择器的第一输出端和所述第七选择器的第一输出端连接；
所述第四选择器的第一输出端和所述第八选择器的第一输出端连接。
6.根据权利要求5所述的合封芯片，其特征在于，所述存储单元数据端包括存储CS端、存储CLK端、存储MOSI端和存储MISO端；
所述选择单元的第二输入端至少包括所述第一选择器的输入端、所述第二选择器的输入端、所述第三选择器的输入端和所述第四选择器的输入端；
所述存储CS端和所述第一选择器的输入端连接；
所述存储CLK端和所述第二选择器的输入端连接；
所述存储MOSI端和所述第三选择器的输入端连接；
所述存储MISO端和所述第四选择器的输入端连接。
7.根据权利要求6所述的合封芯片，其特征在于，所述主芯片单元的第一数据端包括1号数据端、2号数据端、3号数据端和4号数据端；
所述1号数据端和所述第五选择器的第二输出端连接；
所述2号数据端和所述第六选择器的第二输出端连接；
所述3号数据端和所述第七选择器的第二输出端连接；
所述4号数据端和所述第八选择器的第二输出端连接。
8.根据权利要求7所述的合封芯片，其特征在于，所述主芯片单元的第二数据端包括主芯CS端、主芯CLK端、主芯MOSI端和主芯MISO端；
所述主芯CS端和所述第一选择器的第二输出端连接；
所述主芯CLK端和所述第二选择器的第二输出端连接；
所述主芯MOSI端和所述第三选择器的第二输出端连接；
所述主芯MISO端和所述第四选择器的第二输出端连接。
9.一种合封芯片烧写方法，应用于权利要求1至8中任一项所述的合封芯片，其特征在于，包括：
向所述合封芯片发送第一选择信号；
所述合封芯片的选择端接收所述第一选择信号；
根据所述第一选择信号，所述合封芯片的第一输入端和所述合封芯片的第二输入端连通；
向所述合封芯片发送镜像数据；
所述合封芯片的第一输入端接收所述镜像数据；
所述合封芯片的第二输入端通过所述合封芯片的第一输入端接收所述镜像数据；
所述合封芯片的第二输入端发送接收到的所述镜像数据到所述存储单元；
所述存储单元接收所述镜像数据；
所述存储单元正确写入所述镜像数据，完成所述合封芯片的烧写。
10.根据权利要求9所述的合封芯片烧写方法，其特征在于，包括：
向所述合封芯片发送第一选择信号；
所述合封芯片的选择端接收所述第一选择信号；
根据所述第一选择信号，所述合封芯片的第一输入端和所述合封芯片的第二输入端连通；
向所述合封芯片发送镜像数据；
所述合封芯片的第一输入端接收所述镜像数据；
所述合封芯片的第二输入端通过所述合封芯片的第一输入端接收所述镜像数据；
所述合封芯片的第二输入端发送接收到的所述镜像数据到所述存储单元；
所述存储单元接收所述镜像数据；
所述存储单元写入所述镜像数据失败；
重复权执行利要求9所述的烧写步骤。
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