CN112420837A - 半导体结构及其制备方法 - Google Patents

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Abstract

本公开提供一种半导体结构及其制备方法。该半导体结构具有一基底；一漏极，配置在该基底中；一漏极接触点，配置在该漏极中；一源极，配置在该基底中；一源极接触点，配置在该源极中；一栅极结构，配置在该漏极与该源极之间，具有一底部；一通道，配置在该栅极结构的该底部，连接该漏极与该源极；一漏极应力源，配置在该漏极中并位于该栅极结构与该漏极接触点之间；一漏极应变硅层，配置在该基底中，并围绕该漏极应力源，且连接该通道；一源极应力源，配置在该源极中，并位于该源极接触点与该栅极结构之间；以及一源极应变硅层，配置在该基底中，并围绕该源极应力源，且连接该通道。

Description

半导体结构及其制备方法
技术领域
本申请主张2019年08月21日申请的申请号为16/547,331的美国正式申请的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开关于一种半导体结构及其制备方法。特别是关于一种具有应变硅的半导体结构以及其制备方法，该半导体结构具有一埋入式栅极、埋入式源极以及多个漏极接触点。
背景技术
半导体元件因为其尺寸小、多功能特性及/或低制造成本等，而广泛地使用在电子产业。缩减半导体元件的尺寸导致改善效能、增加容量，及/或降低成本。然而，半导体元件已在电子产业的进步期间高度地整合。已缩减包含在半导体元件中的图案的宽度与空间，以增加半导体元件的整合密度。然而，尺寸的缩减需要更复杂的集成电路制造技术。由于需要新颖及/或昂贵的暴露技术以形成精细图案，因此其在连续高度整合半导体元件中，存在越多的困难。为了持续缩减半导体元件的规格，在最近几年已针对未来世代的发展提出许多技术。
再者，为了增进半导体元件的效能，则已使用应变硅(strained silicon)。应变硅为一硅层，其多个硅原子伸展超出内原子间距(interatomic distance)。移动这些原子使其分开更多，以减小干涉电子经过晶体管的原子力(atomic forces)，因此改善载子的移动率，其导致较佳的晶片效能以及较低的能量消耗。此可通过将所述硅层放在一基底上方来实现，举例来说，基底包含硅锗(silicon germanium，SiGe)，其中相较于一硅基底，硅锗基底的原子配置分开得更远。
上文的“背景技术”说明仅提供背景技术，并未承认上文的“背景技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“背景技术”的任何说明均不应作为本案的任一部分。
发明内容
根据本公开的一方面，提供一种半导体结构。该半导体结构包括：一基底；一漏极，配置在该基底中；一漏极接触点，配置在该漏极中；一源极，配置在该基底中；一源极接触点，配置在该源极中；一栅极结构，具有一底部，该栅极结构配置在该漏极与该源极之间；一通道，配置在该栅极结构的该底部，且连接该漏极与该源极；一漏极应力源，配置在该漏极中，并位在该栅极结构与该漏极接触点之间；一漏极应变硅层，配置在该基底中，并围绕该漏极应力源，且连接该通道；一源极应力源，配置在该源极中，并位在该源极接触点与该栅极结构之间；以及一源极应变硅层，配置在该基底中，并围绕该源极应力源，且连接该通道。在本公开的一些实施例中，该栅极结构包括一第一导电层。
在本公开的一些实施例中，该栅极结构还包括一栅极隔离层，将该栅极结构的该第一导电层与该源极、该漏极以及该通道分开。
在本公开的一些实施例中，该半导体结构还包括一金属硅化层，配置在该栅极结构的该第一导电层上。
在本公开的一些实施例中，该半导体结构还包括一位元线，连接该漏极接触点。
在本公开的一些实施例中，该位元线包括一第一电极以及一第二电极，该第一电极连接该漏极接触点，该第二电极连接该第一电极。
在本公开的一些实施例中，该半导体结构还包括一位元线隔离层以及一位元线间隙子，该位元线隔离层配置在该位元线上，该位元线间隙子配置在该位元线的一侧壁上。
在本公开的一些实施例中，该半导体结构还包括一储存节点，连接该源极接触点。
在本公开的一些实施例中，该储存节点包括一下接触栓以及一上接触栓，该下接触栓连接该源极接触点，该上接触栓配置在该下接触栓上。
在本公开的一些实施例中，该半导体结构还包括一储存电容以及一储存节点间隙子，该储存电容具有一着陆焊盘，该着陆焊盘配置在该上接触栓上，该储存节点间隙子覆盖该储存节点的侧壁。
根据本公开的另一方面，提供一种半导体结构的制备方法。该制备方法包括：提供一基底；在该基底中形成一漏极与一源极；通过在该基底中且位在该漏极与该源极之间形成具有一底部的一栅极结构，以形成连接该漏极与该源极的一通道，其中该通道配置在该栅极结构的该底部；通过在该漏极中形成一漏极应力源以及在该源极中形成一源极应力源，以形成一漏极应变硅层以及一源极应变硅层，其中该漏极应变硅层与该源极应变硅层透过该通道而连接；以及在该漏极中形成一漏极接触点以及在该源极中形成一源极接触点，其中该漏极应力源配置在该漏极接触点与该栅极结构之间，该源极应力源配置在该源极接触点与该栅极结构之间。
在本公开的一些实施例中，该基底包含硅。
在本公开的一些实施例中，该漏极应力源与该源极应力源包含硅锗。
在本公开的一些实施例中，该半导体结构的制备方法还包括：在该漏极接触点上方形成一位元线。
在本公开的一些实施例中，形成该位元线的该步骤包括下列步骤：形成一第一电极，该第一电极连接该漏极接触点；以及形成一第二电极，该第二电极连接该第一电极。
在本公开的一些实施例中，该半导体结构的制备方法还包括下列步骤：在该第二电极上形成一位元线隔离层；以及在该位元线的一侧壁上形成一位元线间隙子。
在本公开的一些实施例中，该半导体结构的制备方法还包括：在该源极接触点上方形成一储存节点。
在本公开的一些实施例中，在该源极接触点上方形成该储存节点的该步骤，包括：在该源极接触点上方形成一下接触栓；以及在该下接触栓上方形成一上接触栓。
在本公开的一些实施例中，该下接触栓与该位元线的该第一电极为一体成型，以及该上接触栓与该位元线的该第二电极为一体成型。
在本公开的一些实施例中，形成该栅极结构的该步骤包括下列步骤：在该基底上形成一栅极沟槽；在该栅极沟槽中形成一栅极隔离层；在该栅极沟槽中且在该栅极隔离层上形成一第一导电层；以及在该第一导电层上形成一第二导电层。
本公开的半导体结构具有配置在一栅极沟槽中的一栅极结构；亦即，该栅极埋入该基底中。该埋入式栅极完全地埋入该基底的表面下，以使依序形成的结构可以与该基底的顶表面处于相同层次，其导致具有较小尺寸的一结构。再者，该漏极接触点与该源极接触点亦埋入该基底中以及位于该基底的表面下，其更能缩减尺寸。
在本公开中，该漏极应力源与该源极应力源用来增加该基底的内原子间距，也因此产生具有一应变硅层的一层。在该应变硅层中的该多个载子的移动率可显著地大于公知的该多个硅层。结合该埋入式栅极结构与该多个埋入式接触点的特征，导致产品具有较佳效能、较低能量损耗以及较佳的可靠度。
上文已相当广泛地概述本公开的技术特征及优点，俾使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中普通技术人员应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。
附图说明
参考实施方式并结合考虑附图时，可得以更全面了解本申请公开的内容，附图中相同的元件符号指相同的元件。
图1为根据本公开一些实施例中一种半导体结构的剖视示意图。
图2为根据本公开另一些实施例中一种半导体结构的剖视示意图。
图3为根据本公开一些实施例中一种半导体结构的制备方法的流程示意图。
图4至图13为根据本公开一些实施例中一种半导体结构的制备方法的各步骤的剖视示意图。
附图标记说明：
100:半导体结构
100a:半导体结构
110:基底
112:栅极沟槽
114a:漏极应力源凹处
114b:源极应力源凹处
116a:漏极接触孔
116b:源极接触孔
120a:漏极
120b:源极
130:栅极结构
132:第一导电层
134:栅极隔离层
136:第二导电层
138:底部
140a:漏极应力源
140b:源极应力源
142a:漏极应变硅层
142b:源极应变硅层
150:通道
160a:漏极接触点
160b:源极接触点
170:位元线
171:第一电极
173:第二电极
175:位元线隔离层
177:位元线间隙子
180:储存节点
181:下接触栓
183:上接触栓
185:着陆焊盘
187:储存节点间隙子
190:储存电容
191:下电极
193:上电极
195:介电层
S11:步骤
S13:步骤
S15:步骤
S17:步骤
S19:步骤
具体实施方式
以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所绘示的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
图1为根据本公开一些实施例中一种半导体结构的剖视示意图。请参考图1。本公开所提供的半导体结构100包括一基底110。一漏极120a与一源极120b配置在基底110中。半导体结构100还包括一栅极结构130，配置在基底110中，并位于漏极120a与源极120b之间。在一实施例中，栅极结构130为一第一导电层132、一栅极隔离层134以及一第二导电层136所结合而成。栅极结构130导致一通道150的形成，通道150位于基底110中的栅极结构130的一底部138。通道150连接漏极120a与源极120b。栅极结构130主要配置在基底110中，使得半导体结构100具有一更紧密的架构。
一漏极应力源140a与一源极应力源140b亦分别地配置在漏极120a中及在源极120b中。因为漏极应力源140a与源极应力源140b的结晶结构具有较宽广的内原子空间(interatomic spaces)，所以得以延伸漏极120a围绕漏极应力源140a的部分的内原子空间以及源极120b围绕源极应力源140b的部分的内原子空间。举例来说，在一实施例中，基底110可为一硅基底，且漏极应力源140a与源极应力源140b可由硅锗(silicon germanium，SiGe)所制。硅锗的较宽广的内原子空间影响周围硅结晶结构，并在漏极120a与源极120b分别地产生一漏极应变硅层142a与一源极应变硅层142b。在漏极应变硅层142a与源极应变硅层142b中的较宽广的内原子空间允许载子在这些区域中移动，而这些区域与周围原子具有较少的干涉，也因此改善在漏极应变硅层142a与源极应变硅层142b中的载子的移动率。
半导体结构100还包括一漏极接触点160a与一源极接触点160b，分别配置在漏极120a中以及在源极120b中。漏极接触点160a与源极接触点160b分别地埋入漏极120a与源极120b，其更缩减半导体结构100的整体尺寸。在一些实施例中，当半导体结构100使用在一半导体存储器元件时，漏极接触点160a可连接一位元线，且源极接触点160b可连接一储存节点。
图2为根据本公开另一些实施例中一种半导体结构100a的剖视示意图。请参考图2。当整合到一半导体存储器元件时，在本公开中的半导体结构100a包括一位元线170以及一储存节点180，其分别地连接漏极接触点160a与源极接触点160b。在本公开的一些实施例中，位元线170可包括一第一电极171及一第二电极173，第一电极171连接在漏极120a中的漏极接触点160a，第二电极173配置在第一电极171上。在一实施例中，半导体结构100a还可包括一位元线隔离层175以及一位元线间隙子177，位元线隔离层175配置在第二电极173上，位元线间隙子177覆盖位元线170的侧壁。在一些实施例中，储存节点180经配置以将源极接触点160b连接到一储存电容(图未示)，并可具有一下接触栓181以及一上接触栓183。下接触栓181连接源极接触点160b，而上接触栓183配置在下接触栓181上。在一实施例中，储存节点180的上接触栓183接触一着陆焊盘185，着陆焊盘185配置在上接触栓183上，且一储存节点间隙子187覆盖储存节点180的侧边以及着陆焊盘185。
半导体结构100以及半导体结构100a的制备方法介绍如下。图3为根据本公开一些实施例中一种半导体结构的制备方法的流程示意图，且图4至图13为根据本公开一些实施例中一种半导体结构的制备方法的各步骤的剖视示意图。请参考图3及图4。在半导体结构100的制备方法的步骤S11中，提供一基底110。基底110可为一块状硅基底(bulk siliconsubstrate)或绝缘体上硅(silicon-on-insulator，SOI)基底。
接着，请参考图5。在步骤S13中，一漏极120a与一源极120b形成在基底110中。在一些实施例中，可掺杂基底110以形成漏极120a与源极120b。举例来说，基底110可使用扩散注入法(diffusion implantation)或者是离子注入法(ion implantation)进行注入，其中扩散注入法将含有一掺杂物的一气体导引入基底110，而掺杂物则垂直地且水平地扩散入基底110的暴露表面；而离子注入法导引多个纯净掺杂物离子的一光束以冲扫基底110的表面并涂覆其暴露表面。在一些实施例中，一离子注入掩膜(图未示)可形成在基底110上，而可使用离子注入掩膜执行一离子注入工艺，以形成漏极120a与源极120b。在一些实施例中，可不用离子注入掩膜来执行离子注入工艺。
接着，在步骤S15中，一栅极结构130形成在基底110中，并位于漏极120a与源极120b之间。在一些实施例中，栅极结构130的形成还可包括许多步骤。举例来说，请参考图6，一栅极沟槽112形成在基底110上，并位于漏极120a与源极120b之间。在一些实施例中，栅极沟槽112可由选择性蚀刻所形成。举例来说，在基底110为一硅基底的一实施例中，基底110可以蒸汽氢氟酸(vapor hydrofluoric acid，VHF)蚀刻。
接着，请参考图7，一栅极隔离层134形成在栅极沟槽112中。举例来说，可形成栅极隔离层134以覆盖栅极沟槽112的一内表面。栅极隔离层134可由一隔离材料所形成，例如一氧化硅层。在一些实施例中，栅极隔离层134的形成可通过在基底100上执行一热处理所达成，其中热处理为氧化基底110的暴露表面，并在基底110上形成一钝化氧化层(passivation oxide layer)，其包含栅极沟槽112的内表面。
接着，在图8中，一第一导电层132形成在栅极沟槽112中，并位于栅极隔离层134上。在一些实施例中，可通过在基底110上以及栅极沟槽112中沉积一金属层(图未示)，然后处理所述金属层直至不会高于基底110的表面，且余留的金属层仅存在栅极沟槽112中，以形成第一导电层132。在此例中，举例来说，金属层可包含氮化钛层、氮化钽层，一钨层，或其类似物。然后，可以化学机械研磨法(CMP)或其类似方法平坦化金属层。接下来，以金属层仅埋入栅极沟槽的一些部分的方式，回蚀并清洗金属层，使得形成第一导电层132。在一些实施例中，第一导电层132亦可为非金属，例如多晶硅。在如此的实施例中，一多晶硅层(图未示)可以低压化学气相沉积(LPCVD)形成在基底110的表面上以及在栅极沟槽112中。然后回蚀或以化学机械研磨平坦化基底110的表面上的多晶硅层，使得仅留下在栅极沟槽112中的多晶硅层，因此形成第一导电层132。通过形成第一导电层132，一通道150界定在栅极结构130的底部138。通道150连接漏极120a与源极120b。
在一些实施例中，一第二导电层135可形成在第一导电层132上。请参考图9。在一些实施例中，栅极结构130还可包括第二导电层136，形成在第一导电层132上。在第一导电层132为金属的一些实施例中，第二导电层136可沉积氮化钛层与氮化钽层所形成，或者是举例来说，依序地沉积氮化钛层、氮化钽层以及钨层来形成第一导电层132与第二导电层136。在第一导电层132为多晶硅的一些其他实施例中，第二导电层136可为一金属硅化物层。
接着，在步骤S17中，漏极应力源140a与源极应力源140b分别地形成在漏极120a中与源极120b中。在一些实施例中，步骤S17还可包括形成一漏极应力源凹处114a与一源极应力源凹处114b。漏极应力源凹处114a与源极应力源凹处114b的形成可由在一些实施例中的选择性蚀刻所实现。举例来说，可以一光刻(photolithography)工艺形成一硬掩膜(图未示)，所述硬掩膜界定出漏极应力源凹处114a与源极应力源凹处114b；而举例来说，可使用对基底110的材料有选择性的一湿蚀刻工艺形成漏极应力源凹处114a与源极应力源凹处114b，其中湿蚀刻工艺使用硬掩膜形成漏极应力源凹处114a与源极应力源凹处114b。举例来说，可使用例如四氟化碳(carbon tetrafluoride，CF4)、氢氧化四甲铵(tetramethylammonium hydroxide，TMAH)、上述的组合或其类似物的蚀刻剂(etchant)来实现湿蚀刻工艺，并形成漏极应力源凹处114a与源极应力源凹处114b。
接着，漏极应力源140a与源极应力源140b分别地形成在漏极应力源凹处114a与源极应力源凹处114b。请参考图10及图11。在一些实施例中，可以循环沉积和蚀刻(cyclicdeposition and etching，CDE)工艺形成漏极应力源140a与源极应力源140b。CDE工艺包含一外延沉积/部分蚀刻工艺，其重复一或多次。在此例中，一含硅层(图未示)外延沉积在漏极应力源凹处114a与源极应力源凹处114b。在一些实施例中，所产生的金属氧化半导体(MOS)元件为一nMOS，而举例来说，含硅层可由硅、碳化硅、其他半导体材料，及/或其组合所制。含硅层的沉积可使用至少一含硅前驱物(precursor)，例如硅烷(silane，SiH4)、三硅烷(trisilane，Si3H8)、二硅烷(disilane，Si2H6)、二氯硅烷(dichlorosilane，SiH2Cl2)，其他含硅前驱物，及/或其组合。在一些实施例中，含硅层的沉积可包括含硅层的原位掺杂(in-situ doping)。当所产生的MOS元件为nMOS元件时，可使用一n型掺杂前驱物，举例来说，磷化氢(phosphine，PH3)及/或其他n型掺杂前驱物。结果，漏极应变硅层142a与源极应变硅层142b分别地形成在漏极120a中与源极120b中。
最后，在步骤S19中，如图12与图1所示，一漏极接触点160a形成在漏极120a中，而一源极接触点160b形成在源极120b中。在一些实施例中，可蚀刻基底110以形成一漏极接触孔116a与一源极接触孔116b。接着，一导电层可形成在基底110上以及在漏极接触孔116a与源极接触孔116b中。在一些实施例中，可在导电层上执行一平坦化工艺(例如CMP)或一回蚀工艺，直至仅导电层余留在漏极接触孔116a与源极接触孔116b中，藉此形成漏极接触点160a与源极接触点160b。漏极接触点160a与源极接触点160b可包含下列至少其中之一：一金属硅化物、掺杂多晶硅、一金属氮化物或一金属。
请参考图13。在一些实施例中，当半导体结构100使用在一半导体存储器元件时，可形成一位元线170以及一储存节点180，位元线170连接漏极接触点160a，而储存节点180可连接源极接触点160b。在一些实施例中，位元线170可具有一第一电极171以及一第二电极173，其依序地叠置在漏极接触点160a上。举例来说，第一电极171可包含掺杂多晶硅。第二电极173可包含以下至少其中之一：钨(W)、铝(Al)、铜(Cu)、镍(Ni)或钴(Co)。在一实施例中，一扩散阻挡层(图未示)可形成在第一电极171与第二电极173之间。扩散阻挡层可为一扩散阻挡金属，举例来说，其可包含TiN、Ti/TiN、TiSiN、TaN或WN。在一些实施例中，半导体结构100a还可包括一位元线隔离层175与一位元线间隙子177，位元线隔离层175配置在第二电极173上，位元线间隙子177覆盖位元线170的侧壁。
在一些实施例中，可形成一储存节点180，连接源极接触点160b。举例来说，储存节点180可包括一下接触栓181与一上接触栓183，上接触栓183配置在下接触栓181上。可以类似于形成位元线170的工艺的一工艺形成储存节点180，例如下接触栓181与位元线170的第一电极171为一体成型，而上接触栓183与位元线170的第二电极173为一体成型。在一些实施例中，一着陆焊盘185形成在储存节点180上，然后形成一储存节点间隙子187以覆盖储存节点180的侧壁。在一些实施例中，一储存电容190配置在着陆焊盘185上，并具有一下电极191、一上电极193以及一介电层195，介电层195位于下电极191与上电极193之间。
栅极结构130配置在基底110中的栅极沟槽112中，漏极接触点160a配置在漏极接触孔116a中，而源极接触点160b配置在源极接触孔116b中。亦即，栅极结构130、漏极接触点160a以及源极接触点160b埋入基底110，并位于基底110的表面下方。该多个埋入部分缩减半导体结构100的高度，使得形成在半导体结构100上的其他半导体结构可形成一更紧密的轮廓。
再者，漏极应力源140a与源极应力源140b分别地在漏极120a与源极120b产生漏极应变硅层142a与源极应变硅层142b。漏极应变硅层142a与源极应变硅层142b的离子通过漏极应力源140a与源极应力源140b伸展而相互分隔得更远，其留下具有更大内原子空间的载子。当在漏极应变硅层142a与源极应变硅层142b中移动而导致在这些区域的该多个载子的较佳移动率时，则该多个载子因此易受内原子力(interatomic forces)的较少干扰。结合埋入式栅极的此特征，实现产品举有更低成本、更多功能、更加效能、更低能量损耗以及较佳可靠度。
本公开提供一种半导体结构，包括：一基底、一漏极、一漏极接触点、一源极、一源极接触点、一栅极结构以及一通道。漏极与源极配置在基底中，而漏极接触点配置在漏极中，同时源极接触点配置在源极中。栅极结构具有一底部并配置在基底中，且位于漏极与源极之间。通道配置在栅极结构的底部，并连接漏极与源极。半导体结构还包括一漏极应力源、一漏极应变硅层、一源极应力源以及一源极应变硅层。漏极应力源配置在漏极中，并位于栅极结构与漏极接触点之间。源极应力源配置在源极中，并位于源极接触点与栅极结构之间。漏极应变硅层配置在基底中并围绕漏极应力源，且连接通道。源极应变硅层配置在基底中并围绕源极应力源，且连接通道。
本公开另提供一种半导体结构的制备方法。该制备方法以提供一基底的步骤开始。接着，一漏极与一源极形成在基底中。接着，通过在基底中并位于漏极与源极之间形成具有一底部的一栅极结构，以形成连接漏极与源极的一通道。通道配置在栅极结构的底部。接着，通过在漏极中形成一漏极应力源以及在源极中形成一源极应力源，以形成一漏极应变硅层与一源极应变硅层。漏极应变硅层与源极应变硅层以通道连接。最后，一漏极接触点与一源极接触点分别地形成在漏极与源极。漏极应力源配置在漏极接触点与栅极结构之间，而源极应力源配置在源极接触点与栅极结构之间。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离申请权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本申请案的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，此等工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本申请的权利要求所保护的范围内。

Claims (20)

1.一种半导体结构，包括：
一基底；
一漏极，配置在该基底中；
一漏极接触点，配置在该漏极中；
一源极，配置在该基底中；
一源极接触点，配置在该源极中；
一栅极结构，具有一底部，该栅极结构配置在该漏极与该源极之间；
一通道，配置在该栅极结构的该底部，且连接该漏极与该源极；
一漏极应力源，配置在该漏极中，并位于该栅极结构与该漏极接触点之间；
一漏极应变硅层，配置在该基底中，并围绕该漏极应力源，且连接该通道；
一源极应力源，配置在该源极中，并位于该源极接触点与该栅极结构之间；以及
一源极应变硅层，配置在该基底中，并围绕该源极应力源，且连接该通道。
2.如权利要求1所述的半导体结构，其中该栅极结构包括一第一导电层。
3.如权利要求2所述的半导体结构，其中该栅极结构还包括一栅极隔离层，将该栅极结构的该第一导电层与该源极、该漏极以及该通道分开。
4.如权利要求2所述的半导体结构，还包括一金属硅化层，配置在该栅极结构的该第一导电层上。
5.如权利要求1所述的半导体结构，还包括一位元线，连接该漏极接触点。
6.如权利要求5所述的半导体结构，其中该位元线包括一第一电极以及一第二电极，该第一电极连接该漏极接触点，该第二电极连接该第一电极。
7.如权利要求5所述的半导体结构，还包括一位元线隔离层以及一位元线间隙子，该位元线隔离层配置在该位元线上，该位元线间隙子配置在该位元线的一侧壁上。
8.如权利要求1所述的半导体结构，还包括一储存节点，连接该源极接触点。
9.如权利要求8所述的半导体结构，其中该储存节点包括一下接触栓以及一上接触栓，该下接触栓连接该源极接触点，该上接触栓配置在该下接触栓上。
10.如权利要求9所述的半导体结构，还包括一储存电容以及一储存节点间隙子，该储存电容具有一着陆焊盘，该着陆焊盘配置在该上接触栓上，该储存节点间隙子覆盖该储存节点的侧壁。
11.一种半导体结构的制备方法，包括：
提供一基底；
在该基底中形成一漏极与一源极；
通过在该基底中且位于该漏极与该源极之间形成具有一底部的一栅极结构，以形成连接该漏极与该源极的一通道，其中该通道配置在该栅极结构的该底部；
通过在该漏极中形成一漏极应力源以及在该源极中形成一源极应力源，以形成一漏极应变硅层以及一源极应变硅层，其中该漏极应变硅层与该源极应变硅层透过该通道而连接；以及
在该漏极中形成一漏极接触点以及在该源极中形成一源极接触点，其中该漏极应力源配置在该漏极接触点与该栅极结构之间，该源极应力源配置在该源极接触点与该栅极结构之间。
12.如权利要求11所述的半导体结构的制备方法，其中该基底包含硅。
13.如权利要求12所述的半导体结构的制备方法，其中该漏极应力源与该源极应力源包含硅锗。
14.如权利要求11所述的半导体结构的制备方法，还包括：在该漏极接触点上方形成一位元线。
15.如权利要求14所述的半导体结构的制备方法，其中形成该位元线的步骤包括下列步骤：
形成一第一电极，该第一电极连接该漏极接触点；以及
形成一第二电极，该第二电极连接该第一电极。
16.如权利要求15所述的半导体结构的制备方法，还包括下列步骤：
在该第二电极上形成一位元线隔离层；以及
在该位元线的一侧壁上形成一位元线间隙子。
17.如权利要求15所述的半导体结构的制备方法，还包括：在该源极接触点上方形成一储存节点。
18.如权利要求17所述的半导体结构的制备方法，其中在该源极接触点上方形成该储存节点的该步骤，包括：
在该源极接触点上方形成一下接触栓；以及
在该下接触栓上方形成一上接触栓。
19.如权利要求18所述的半导体结构的制备方法，其中该下接触栓与该位元线的该第一电极为一体成型，以及该上接触栓与该位元线的该第二电极为一体成型。
20.如权利要求11所述的半导体结构的制备方法，其中形成该栅极结构的步骤包括下列步骤：
在该基底上形成一栅极沟槽；
在该栅极沟槽中形成一栅极隔离层；
在该栅极沟槽中且在该栅极隔离层上形成一第一导电层；以及
在该第一导电层上形成一第二导电层。
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