CN111769110A - 双面芯片 - Google Patents

双面芯片 Download PDF

Info

Publication number
CN111769110A
CN111769110A CN202010782397.XA CN202010782397A CN111769110A CN 111769110 A CN111769110 A CN 111769110A CN 202010782397 A CN202010782397 A CN 202010782397A CN 111769110 A CN111769110 A CN 111769110A
Authority
CN
China
Prior art keywords
layer
functional circuit
circuit
chip
double
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010782397.XA
Other languages
English (en)
Inventor
彭建军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hangzhou Silergy Semiconductor Technology Ltd
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Individual filed Critical Individual
Priority to CN202010782397.XA priority Critical patent/CN111769110A/zh
Publication of CN111769110A publication Critical patent/CN111769110A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H01L27/0694—Integrated circuits having a three-dimensional layout comprising components formed on opposite sides of a semiconductor substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种双面芯片，其包括平行设置的第一层及第二层，所述第一层的上表面设置有输入/输出端口，所述第二层的下表面设置有输入/输出端口，所述第一层的下表面与所述第二层的上表面贴合；所述第一层内设置有第一功能电路，所述第二层内设置有第二功能电路；至少一导通孔的两端分别连接第一功能电路与第二功能电路，所述导通孔内填充导电材料，以实现第一功能电路与第二功能电路的电连接。本发明将第一功能电路与第二功能电路上下平行设置，并通过导通孔电连接，且芯片两面均具有输入/输出端口，与现有技术中两种电路在水平面上平行设置相比，本发明双面芯片大大减小了芯片面积和封装后的模块面积，实现小型化目的。

Description

双面芯片
技术领域
本发明涉及半导体封装领域，尤其涉及一种双面芯片。
背景技术
随着电子器件集成化程度不断加深，且电子产品趋于小型化发展，这也就意味着，一定的封装空间内要容纳更多的元器件。这不仅对电子器件的封装技术提出了更高的要求，也要求单个芯片小型化。
为了减小封装面积，目前的通用做法是将功率电路与控制电路集成在一个芯片中。图1A是一种芯片结构的侧视图，图1B是图1A所示结构的俯视图，图1C是另一种芯片结构的侧视图，图1D是图1C所示结构的俯视图。请参见图1A及图1B，功率电路10及控制电路11集成在一个芯片12中，其中，所述控制电路11的区域围绕所述功率电路10的区域设置，且两者设置在同一水平面上；请参见图1C及图1D，功率电路10及控制电路11集成在一个芯片12中，其中，所述控制电路11的区域与所述功率电路10的区域并行设置，且两者设置在同一水平面上。上述两种结构，虽然将功率电路10及控制电路11集成在一个芯片12中，在一定程度上减小了封装内部芯片的数量，减小了封装体积，但是由于功率电路10与控制电路11设置在同一水平面上，增大了单颗芯片的面积，封装面积减少不多。
因此，亟需一种新的封装结构克服现有技术的缺陷，进一步减小封装面积，实现小型化的目的。
发明内容
本发明所要解决的技术问题是，提供一种双面芯片，其能够大大减小芯片面积和封装后的模块面积，实现小型化目的。
为了解决上述问题，本发明提供了一种双面芯片，包括平行设置的第一层及第二层，所述第一层的上表面设置有输入/输出端口，所述第二层的下表面设置有输入/输出端口，所述第一层的下表面与所述第二层的上表面贴合，所述第一层内设置有第一功能电路，所述第二层内设置有第二功能电路，至少一导通孔的两端分别连接所述第一功能电路与所述第二功能电路，所述导通孔内填充导电材料，以实现所述第一功能电路与所述第二功能电路的电连接。
进一步，所述第一功能电路为控制电路，所述第二功能电路为功率电路。
进一步，所述第一功能电路为功率电路，所述第二功能电路为控制电路。
进一步，所述第一层的下表面与所述第二层的上表面通过粘结材料粘贴。
进一步，所述第一层与所述第二层为一体结构。
进一步，所述导通孔穿过所述第一层及所述第二层连通所述第一功能电路与所述第二功能电路。
进一步，一封装体塑封所述双面芯片，所述封装体上形成过孔，所述过孔的两端分别从所述第一层上表面延伸至所述第一功能电路，从所述第二层下表面延伸至所述第二功能电路，形成所述导通孔，以连通所述第一功能电路与所述第二功能电路。
本发明的优点在于，本发明双面芯片将第一功能电路与第二功能电路上下平行设置，并通过导通孔电连接，且芯片两面均具有输入/输出端口，与现有技术中两种电路在水平面上平行设置相比，本发明双面芯片大大减小了芯片面积和封装后的模块面积，实现小型化目的。
附图说明
图1A～图1D是现有的芯片结构示意图。
图2是本发明双面芯片第一实施例的结构示意图；
图3是本发明双面芯片第二实施例的结构示意图。
具体实施方式
下面详细描述本申请的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的组件或具有相同或类似功能的组件。本申请的说明书和权利要求书以及附图中的术语“第一”、“第二”、“第三”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应当理解，这样描述的对象在适当情况下可以互换。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。此外，术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排它的包含。
参见图2，在本发明双面芯片的第一实施例中，所述双面芯片包括平行设置的第一层20及第二层21。所述第一层20的上表面设置有输入/输出端口(I/O)(附图中未标示)，所述第二层21的下表面设置有输入/输出端口(I/O)(附图中未标示)，所述第一层20的下表面与所述第二层21的上表面贴合。在本实施例中，所述第一层20为一单面芯片，所述第二层21为一单面芯片，两个单面芯片通过粘结材料22粘结形成所述双面芯片。所述粘结材料可以为本领域通用的导电或绝缘粘结材料。
所述第一层20内设置有第一功能电路23，所述第二层21内设置有第二功能电路24。所述第一功能电路23为控制电路，所述第二功能电路24为功率电路，或者所述第一功能电路23为功率电路，所述第二功能电路24为控制电路。即两种电路分别上下平行设置，与现有技术中两种电路在水平面上平行设置相比，本发明双面芯片大大减小了芯片面积，进一步大大减小了封装后的模块的面积。
至少一导通孔25的两端分别连接第一功能电路23与第二功能电路24，所述导通孔25内填充导电材料，以实现第一功能电路23与第二功能电路24的电连接。在本实施例中，所述导通孔25穿过第一层20及第二层21连通所述第一功能电路23与所述第二功能电路24。即在本实施例中，采用TSV工艺(through silicon via)在第一层20及第二层21中形成导通孔25，所述导通孔25连接至所述第一功能电路23及第二动能电路24，进而实现第一功能电路23与第二功能电路24的电连接。
图3是本发明双面芯片的第二实施例，其与第一实施例的区别在于，一、所述第一层20与所述第二层21为一体结构，即在生产芯片的工艺中，所述第一层20与所述第二层21为一个芯片，在芯片的上表面及下表面分别制作输入/输出端口(I/O)，在图3中，采用虚线示意性地标示出第一层20与第二层21的分界线，实际上，该条分界线并不存在，仅为说明本发明技术方案而设；二、一封装体30(附图中采用虚线示意性绘示)塑封所述双面芯片，所述封装体30上形成过孔，所述过孔的两端分别从所述第一层20上表面延伸至所述第一功能电路23，从所述第二层21下表面延伸至所述第二功能电路24，形成所述导通孔25，以连通所述第一功能电路23与所述第二功能电路24。
本发明双面芯片将第一功能电路与第二功能电路平行设置，并通过导通孔电连接，且芯片两面均具有输入/输出端口，大大减少了芯片面积和封装后的模块面积，实现小型化目的。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (7)

1.一种双面芯片，其特征在于，包括平行设置的第一层及第二层，所述第一层的上表面设置有输入/输出端口，所述第二层的下表面设置有输入/输出端口，所述第一层的下表面与所述第二层的上表面贴合，所述第一层内设置有第一功能电路，所述第二层内设置有第二功能电路，至少一导通孔的两端分别连接所述第一功能电路与所述第二功能电路，所述导通孔内填充导电材料，以实现所述第一功能电路与所述第二功能电路的电连接。
2.根据权利要求1所述的双面芯片，其特征在于，所述第一功能电路为控制电路，所述第二功能电路为功率电路。
3.根据权利要求1所述的双面芯片，其特征在于，所述第一功能电路为功率电路，所述第二功能电路为控制电路。
4.根据权利要求1所述的双面芯片，其特征在于，所述第一层的下表面与所述第二层的上表面通过粘结材料粘贴。
5.根据权利要求1所述的双面芯片，其特征在于，所述第一层与所述第二层为一体结构。
6.根据权利要求1所述的双面芯片，其特征在于，所述导通孔穿过所述第一层及所述第二层连通所述第一功能电路与所述第二功能电路。
7.根据权利要求1所述的双面芯片，其特征在于，一封装体塑封所述双面芯片，所述封装体上形成过孔，所述过孔的两端分别从所述第一层上表面延伸至所述第一功能电路，从所述第二层下表面延伸至所述第二功能电路，形成所述导通孔，以连通所述第一功能电路与所述第二功能电路。
CN202010782397.XA 2020-08-06 2020-08-06 双面芯片 Pending CN111769110A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010782397.XA CN111769110A (zh) 2020-08-06 2020-08-06 双面芯片

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010782397.XA CN111769110A (zh) 2020-08-06 2020-08-06 双面芯片

Publications (1)

Publication Number Publication Date
CN111769110A true CN111769110A (zh) 2020-10-13

Family

ID=72729724

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010782397.XA Pending CN111769110A (zh) 2020-08-06 2020-08-06 双面芯片

Country Status (1)

Country Link
CN (1) CN111769110A (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103715158A (zh) * 2012-10-02 2014-04-09 格罗方德半导体公司 使用硅穿孔的双面半导体结构
CN104362142A (zh) * 2010-12-22 2015-02-18 美国亚德诺半导体公司 垂直集成系统
US20170053898A1 (en) * 2015-08-21 2017-02-23 Powertech Technology Inc. Semiconductor package with pillar-top-interconnection (pti) configuration and its mis fabricating method
TWM537714U (zh) * 2016-10-20 2017-03-01 Chip Win Technology Co Ltd 平板式半導體封裝結構
CN106876363A (zh) * 2017-03-13 2017-06-20 江苏长电科技股份有限公司 3d连接的扇出型封装结构及其工艺方法
CN110601552A (zh) * 2018-06-13 2019-12-20 重庆美的制冷设备有限公司 高集成智能功率模块及电器设备
CN212517204U (zh) * 2020-08-06 2021-02-09 合肥祖安投资合伙企业(有限合伙) 双面芯片

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104362142A (zh) * 2010-12-22 2015-02-18 美国亚德诺半导体公司 垂直集成系统
CN103715158A (zh) * 2012-10-02 2014-04-09 格罗方德半导体公司 使用硅穿孔的双面半导体结构
US20170053898A1 (en) * 2015-08-21 2017-02-23 Powertech Technology Inc. Semiconductor package with pillar-top-interconnection (pti) configuration and its mis fabricating method
TWM537714U (zh) * 2016-10-20 2017-03-01 Chip Win Technology Co Ltd 平板式半導體封裝結構
CN106876363A (zh) * 2017-03-13 2017-06-20 江苏长电科技股份有限公司 3d连接的扇出型封装结构及其工艺方法
CN110601552A (zh) * 2018-06-13 2019-12-20 重庆美的制冷设备有限公司 高集成智能功率模块及电器设备
CN212517204U (zh) * 2020-08-06 2021-02-09 合肥祖安投资合伙企业(有限合伙) 双面芯片

Similar Documents

Publication Publication Date Title
JP4751351B2 (ja) 半導体装置とそれを用いた半導体モジュール
US4038488A (en) Multilayer ceramic multi-chip, dual in-line packaging assembly
KR101505552B1 (ko) 복합 반도체 패키지 및 그 제조방법
JP2603636B2 (ja) 半導体装置
US20040256708A1 (en) Multi-chip module with extension
EP1280203A2 (en) 3D-Semiconductor Package
JP2005203775A (ja) マルチチップパッケージ
US6340839B1 (en) Hybrid integrated circuit
CN112259507A (zh) 一种异质集成的系统级封装结构及封装方法
CN212517204U (zh) 双面芯片
US8736075B2 (en) Semiconductor chip module, semiconductor package having the same and package module
KR100664796B1 (ko) 사이드 브레이즈 패키지
CN111769110A (zh) 双面芯片
US7893530B2 (en) Circuit substrate and the semiconductor package having the same
KR20030028127A (ko) 반도체 전력용 모듈 및 그 제조방법
KR20010073345A (ko) 적층 패키지
KR20010068513A (ko) 윈도우가 구비된 회로기판을 포함하는 적층 칩 패키지
JP4083376B2 (ja) 半導体モジュール
KR100387451B1 (ko) 반도체 장치 및 그 제조방법
US20040201970A1 (en) Chip interconnection method and apparatus
KR20010062929A (ko) 적층 칩 패키지
JPH02210858A (ja) 半導体装置
CN207052594U (zh) 封装组合结构件
US6459157B1 (en) Semiconductor device and double-sided multi-chip package
KR100369387B1 (ko) 반도체패키지 및 그 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20201102

Address after: 310051 No. 6 Lianhui Street, Xixing Street, Binjiang District, Hangzhou City, Zhejiang Province

Applicant after: Silergy Semiconductor Technology (Hangzhou) Ltd.

Address before: 230000 no.3699 Xiyou Road, hi tech Zone, Hefei City, Anhui Province

Applicant before: Tan Xiaochun

TA01 Transfer of patent application right
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20201228

Address after: 200233 room 1401, No.2, Lane 99, Jiang'an Road, Xuhui District, Shanghai

Applicant after: Tan Xiaochun

Address before: No.6, Lianhui street, Xixing street, Binjiang District, Hangzhou City, Zhejiang Province

Applicant before: Silergy Semiconductor Technology (Hangzhou) Ltd.

TA01 Transfer of patent application right

Effective date of registration: 20210118

Address after: 230088 room 190, building H2, phase II, innovation industrial park, 2800 innovation Avenue, high tech Zone, Hefei City, Anhui Province

Applicant after: HEFEI ZUAN INVESTMENT PARTNERSHIP ENTERPRISE

Address before: 200233 room 1401, No.2, Lane 99, Jiang'an Road, Xuhui District, Shanghai

Applicant before: Tan Xiaochun

TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20210218

Address after: No.33 lujiazhai, yangjiaxiang village, Huacao Town, Minhang District, Shanghai 201100

Applicant after: Lu Peiliang

Address before: 230088 room 190, building H2, phase II, innovation industrial park, 2800 innovation Avenue, high tech Zone, Hefei City, Anhui Province

Applicant before: HEFEI ZUAN INVESTMENT PARTNERSHIP ENTERPRISE

TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20210401

Address after: No.6, Lianhui street, Xixing street, Binjiang District, Hangzhou City, Zhejiang Province

Applicant after: Silergy Semiconductor Technology (Hangzhou) Ltd.

Address before: No.33 lujiazhai, yangjiaxiang village, Huacao Town, Minhang District, Shanghai 201100

Applicant before: Lu Peiliang

TA01 Transfer of patent application right