CN111430351A - 一种非易失性存储单元、阵列及其制作方法 - Google Patents
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Abstract
本发明提供一种非易失性存储单元、阵列及其制作方法，该非易失性存储单元包括衬底、浮栅结构及字线结构，其中，浮栅结构包括L型浮栅导电层，字线结构的字线介电层包括依附于浮栅水平导电部上表面的水平介电部及依附于浮栅垂直导电部侧面的垂直介电部，字线结构的字线导电层交迭于浮栅结构的部分构成字线侧墙，该字线侧墙依附于垂直介电部的侧壁与水平介电部的上表面。本发明的非易失性存储单元、阵列中，字线侧墙同时与L型浮栅导电层的垂直导电部、水平导电部相对，从而与浮栅导电层之间具有较大的相对面积，可以实现控制栅到浮栅极高的耦合比。同时，由于L型浮栅导电层的厚度很薄，可以降低结构复杂度及工艺复杂度，实现相对简单的制造工艺。
Description
技术领域
本发明属于半导体技术领域，涉及一种非易失性存储单元、阵列及其制作方法。
背景技术
非易失性存储器(non-volatile memory，缩写为NVM)是指当电源关掉后，所存储的数据不会消失者的电脑存储器。非易失性存储器中，依存储器内的数据是否能在使用电脑时随时改写为标准，可分为二大类产品，即只读内存(Read-only memory，简称ROM)和闪存(Flash memory)。只读存储器的特性是一旦存储数据就无法再将之改变或删除，且内容不会因为电源关闭而消失，在电子或电脑系统中，通常用以存储不需经常变更的程序或数据。闪存是一种电子式可清除程序化只读存储器的形式，允许在操作中被多次擦或写的存储器，这种科技主要用于一般性数据存储，以及在电脑与其他数字产品间交换传输数据，如储存卡与U盘。
非易失性存储器的字线(Word Line，缩写为WL)或控制栅(Control Gate，缩写为CG)到浮栅(Floating Gate，缩写为FG)的耦合比(Coupling Ratio，缩写为CR)是一个重要因素。为了在降低电压的情况下提高编程和擦除效率，需要提高耦合比。传统的NVM单元通常需要相对较厚的浮栅，以利用侧壁电容来改善多晶硅间的电容，从而提高耦合比。例如，T.Kitamura等人已经利用采用细半球形晶粒(Hemispherical grained，简称HSG)技术的角形浮栅(horned floated)来改善耦合比，但是这增加了工艺复杂度，并且当几何尺寸变得足够小时，耦合比的增加受到限制，使得浮栅两侧的角合并在一起。
其他一些现有技术已经提出了用于高耦合比NVM的L形或U形浮栅。然而，这些技术需要相当复杂的工艺和结构。
因此，如何提供一种非易失性存储器及其制作方法，以提高控制栅到浮栅的耦合比，并降低结构复杂度及工艺复杂度，成为本领域技术人员亟待解决的一个重要技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种非易失性存储单元、阵列及其制作方法，用于解决现有的非易失性存储器耦合比有待提高、工艺复杂的问题。
为实现上述目的及其他相关目的，本发明提供一种非易失性存储单元，包括：
一衬底；
一浮栅结构，位于所述衬底上，自下而上依次包括浮栅介电层及L型浮栅导电层，所述L型浮栅导电层包括水平导电部与垂直导电部，所述水平导电部位于所述浮栅介电层的上表面，所述垂直导电部在Y方向上连接于所述水平导电部的一侧；
一字线结构，在X方向上延伸，并与所述浮栅结构部分交迭，所述X方向垂直于所述Y方向，所述字线结构自下而上依次包括字线介电层与字线导电层，所述字线介电层包括依附于所述水平导电部上表面的水平介电部及依附于所述垂直导电部侧面的垂直介电部，所述字线导电层交迭于所述浮栅结构的部分构成字线侧墙，所述字线侧墙依附于所述垂直介电部的侧壁与所述水平介电部的上表面。
可选地，所述L型浮栅导电层的高度范围是100-500nm，所述水平导电部的厚度范围是8-50nm。
可选地，所述字线导电层的上表面还设有一硅化物层，所述L型浮栅导电层上方还设有一硅化物阻挡部，所述硅化物阻挡部遮盖所述垂直导电部的顶部。
可选地，所述非易失性存储单元还包括一侧墙结构，所述侧墙结构在Y方向上位于所述浮栅结构的相对两侧，并位于所述字线侧墙的外侧面。
可选地，所述非易失性存储单元还包括一源区与一漏区，所述源区与所述漏区位于所述衬底中，并在Y方向上分别位于所述浮栅结构的相对两侧。
可选地，所述漏区靠近所述垂直导电部所在一侧，所述源区远离所述垂直导电部所在一侧。
可选地，所述漏区远离所述垂直导电部所在一侧，所述源区靠近所述垂直导电部所在一侧。
可选地，所述非易失性存储器单元还包括一层间介电层、一位线及一接触插塞，所述层间介电层位于所述衬底上并覆盖所述浮栅结构及所述字线结构，所述接触插塞位于所述层间介电层中，所述接触插塞的顶端连接于所述位线，所述接触插塞的底端连接于所述漏区。
本发明还提供一种非易失性存储阵列，所述非易失性存储阵列包括多个如前任意一项所述的非易失性存储单元。
可选地，至少有两个所述非易失性存储单元共用一个漏区，至少有两个所述非易失性存储单元共用一个源区。
本发明还提供一种非易失性存储单元的制作方法，包括以下步骤：
提供一衬底；
形成一浮栅结构于所述衬底上，所述浮栅结构自下而上依次包括浮栅介电层及L型浮栅导电层，所述L型浮栅导电层包括水平导电部与垂直导电部，所述水平导电部位于所述浮栅介电层的上表面，所述垂直导电部在Y方向上连接于所述水平导电部的一侧；
形成一字线结构，所述字线结构在X方向上延伸，并与所述浮栅结构部分交迭，所述X方向垂直于所述Y方向，所述字线结构自下而上依次包括字线介电层与字线导电层，所述字线介电层包括依附于所述水平导电部上表面的水平介电部及依附于所述垂直导电部侧面的垂直介电部，所述字线导电层交迭于所述浮栅结构的部分构成字线侧墙，所述字线侧墙依附于所述垂直介电部的侧壁与所述水平介电部的上表面。
可选地，形成所述浮栅结构及所述字线结构包括以下步骤：
形成牺牲层于所述衬底上，所述牺牲层中具有多条沿X方向延伸的第一通槽；
形成第一栅介电层于所述衬底的未被所述牺牲层覆盖的表面；
形成第一导电层于所述第一通槽的侧壁与所述第一栅介电层的表面；
形成多条沿Y方向延伸的第二通槽于所述第一导电层中，以将所述第一导电层分割为多条沿Y方向延伸的浮栅条；
形成第二栅介电层于所述浮栅条表面及所述第一栅介电层的被所述第二通槽暴露的表面；
形成第二导电层于所述第二栅介电层的表面；
采用各项异性刻蚀形成沿X方向延伸的第三通槽，所述字线侧墙的顶面不高于所述垂直导电部的顶面，所述第三通槽的位置对应于所述第一通槽，且所述第三通槽的宽度小于所述第一通槽的宽度，所述第三通槽自所述第二导电层顶面开口，并往下延伸至所述衬底表面，以将所述浮栅条分割为多个所述L型浮栅导电层，并将所述第二导电层分割为多条沿X方向延伸的所述字线导电层，所述L型浮栅导电层下方的所述第一栅介电层构成所述浮栅介电层，所述字线导电层下方的所述第二栅介电层构成所述字线介电层。
可选地，还包括形成源区与漏区于所述衬底中的步骤，所述源区与所述漏区在Y方向上分别位于所述浮栅结构的相对两侧。
可选地，还包括以下步骤：
形成一层间介电层于所述衬底上，所述层间介电层覆盖所述浮栅结构及所述字线结构；
形成多个接触插塞于所述层间介电层中，所述接触插塞的底端连接于所述漏区；
形成多条位线于所述层间介电层上，所述位线连接于所述接触插塞的顶端。
可选地，还包括形成侧墙结构的步骤，所述侧墙结构在Y方向上位于所述L型浮栅导电层的相对两侧，并位于所述字线导电层的一部分侧面。
可选地，还包括形成硅化物层于所述字线导电层的上表面，并形成硅化物阻挡部于所述L型浮栅导电层上方的步骤，所述硅化物阻挡部遮盖所述垂直导电部的顶部。
本发明还提供一种非易失性存储阵列的制作方法，所述非易失性存储阵列包括多个非易失性存储单元，所述非易失性存储单元是采用如前任意一项所述的制作方法制作得到。
如上所述，本发明的非易失性存储单元、阵列具有薄L型浮栅导电层，字线导电层交迭于浮栅结构的部分构成字线侧墙，字线侧墙同时与L型浮栅导电层的垂直导电部、水平导电部相对，从而与浮栅导电层之间具有较大的相对面积，可以实现控制栅到浮栅极高的耦合比。同时，由于L型浮栅导电层的厚度很薄，可以降低非易失性存储单元、阵列的结构复杂度及工艺复杂度，实现相对简单的制造工艺。
附图说明
图1显示为本发明的非易失性存储阵列的一种电路图。
图2显示为本发明的非易失性存储阵列的一种平面布局图。
图3显示为本发明的非易失性存储单元的制作方法的工艺流程图。
图4至图30显示为本发明的非易失性存储单元的制作方法各步骤所呈现的剖面结构示意图。
元件标号说明
100 存储阵列
101 位线
102 字线
103 源极线
104 浮栅
105 有源区
106 接触
201 衬底
202 浅沟槽隔离结构
203 牺牲层
204 第一通槽
205 第一栅介电层
205a 浮栅介电层
206 第一导电层
206a 浮栅条
206b L型浮栅导电层
206b’ 水平导电部
206b” 垂直导电部
207 图案化光阻层
208 第二通槽
209 第二栅介电层
209a 字线介电层
209a’ 水平介电部
209a” 垂直介电部
210 第二导电层
210a 字线导电层
210a’ 字线侧墙
211 第三通槽
212 源区
213 漏区
214 层间介电层
215 接触插塞
216 位线
217 侧墙结构
218 硅化物层
219 硅化物阻挡部
220 第三栅介电层
221 第三导电层
221a 擦除栅导电层
221b 字线导电层
222 图案化光阻层
223 第四侧墙结构
224 轻掺杂漏区
225 重掺杂漏区
226 硅化物层
227 层间介电层
228 接触插塞
229 金属位线
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图30。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本实施例中提供一种非易失性存储阵列，所述非易失性存储阵列包括多个非易失性存储单元，请参阅图1，显示为所述非易失性存储阵列的一种示例电路图，其中，所述存储器阵列100至少包括位线101、字线102、源极线103，在操作中，存储器系统将适当的信号施加到位线、字线、源极线以选择单独的存储单元，存储器系统可以从存储单元读取数据，编程存储单元或擦除存储单元。
作为示例，至少有两个所述非易失性存储单元共用一个漏区，至少有两个所述非易失性存储单元共用一个源区。
请参阅图2，显示为所述非易失性存储阵列的一种平面布局图，其中示出了所述存储阵列100的位线101、字线102、源极线103、浮栅104、有源区105及接触106的布局。
请参阅图22及图23，分别显示为所述非易失性存储阵列在图2所示A-A’线处的剖面图及B-B’线处的剖面图，其中，图2中所示位线101可以通过位线216来实现，图2中所示字线102可以通过字线导电层210a来实现，图2中所示源极线103可以通过包含晶体管沟道及源漏区域的有源层来实现，图2中所示浮栅104可以通过浮栅导电层206b来实现，图2中所示有源区105可通过浅沟槽隔离结构202在衬底201中界定，图2中所示接触106可通过接触插塞215实现。
作为示例，本发明中定义了X方向与Y方向，X方向与字线的延伸方向一致，Y方向垂直于X方向。
由图22及图23可见，所述非易失性存储阵列中的非易失性存储单元包括衬底201、一浮栅结构及一字线结构，其中，所述浮栅结构位于所述衬底201上，自下而上依次包括浮栅介电层205a及L型浮栅导电层206b，所述L型浮栅导电层206b包括水平导电部206b’与垂直导电部206b”，所述水平导电部206b’位于所述浮栅介电层205a的上表面，所述垂直导电部206b”在Y方向上连接于所述水平导电部206b’的一侧，所述字线结构在X方向上延伸，并与所述浮栅结构部分交迭，所述字线结构自下而上依次包括字线介电层209a与字线导电层210a，所述字线介电层209a包括依附于所述水平导电部206b’上表面的水平介电部209a’及依附于所述垂直导电部206b”侧面的垂直介电部209a”，所述字线导电层210a交迭于所述浮栅结构的部分构成字线侧墙210a’，所述字线侧墙210a’依附于所述垂直介电部209a”的侧壁与所述水平介电部209a’的上表面。
作为示例，所述字线侧墙210a’的顶面不高于所述垂直导电部206b”的顶面，所述字线侧墙210a’的与所述L型浮栅导电层206b的内拐角相对的顶角呈弧形。在其它实施例中，所述字线侧墙210a’的顶部也可以高于所述垂直导电部206b”的顶面，所述字线侧墙210a’的与所述L型浮栅导电层206b的内拐角相对的顶角也可以呈方形，以便于后续侧墙的形成，此处不应过分限制本发明的保护范围。
作为示例，所述L型浮栅导电层206b的高度范围是100-500nm，所述水平导电部206b’的厚度范围是8-50nm。
作为示例，所述非易失性存储单元还包括一源区212与一漏区213，所述源区212与所述漏区213位于所述衬底201中，并在Y方向上分别位于所述浮栅结构的相对两侧。如图2及图22所示，本实施例中，所述漏区213靠近所述垂直导电部206b”所在一侧，所述源区212远离所述垂直导电部206b”所在一侧。
作为示例，所述非易失性存储器单元还包括一层间介电层214、一位线216及一接触插塞215，所述层间介电层214位于所述衬底201上并覆盖所述浮栅结构及所述字线结构，所述接触插塞215位于所述层间介电层214中，所述接触插塞215的顶端连接于所述位线216，所述接触插塞215的底端连接于所述漏区213。
本实施例的非易失性存储阵列中，非易失性存储单元具有薄L型浮栅导电层，字线导电层交迭于浮栅结构的部分构成字线侧墙，字线侧墙同时与L型浮栅导电层的垂直导电部、水平导电部相对，从而与浮栅导电层之间具有较大的相对面积，可以实现控制栅到浮栅极高的耦合比。同时，由于L型浮栅导电层的厚度很薄，可以降低非易失性存储单元、阵列的结构复杂度及工艺复杂度，实现相对简单的制造工艺。
实施例二
本实施例中提供一种制作实施例一中所述非易失性存储单元的方法，请参阅图3，显示为该方法的工艺流程图。
作为示例，请参阅图4至图23，显示为所述非易失性存储单元的制作方法各步骤所呈现的剖面结构示意图，其中，各步骤所呈现的结构均分别从A-A’向与B-B’向进行了剖面显示。
在图4及图5中，呈现了所提供的衬底201的剖面图，其中，所述衬底201中可形成有浅沟槽隔离结构202，以在所述衬底201中界定出多个有源区。
作为示例，所述衬底201采用P型掺杂半导体衬底，例如P型硅衬底。在其它实施例中，所述衬底201也可采用N型掺杂半导体衬底，在这种情况下，后续所有描述的N型掺杂区域需要变换为P型。在另一实施例中，也可以采用三阱结构替代单纯的P型衬底，例如P型衬底中包含一较深的N阱，该N阱中形成有一P阱。
在图6及图7中，首先形成图案化光阻层来覆盖外围区域，并暴露出阵列区域(未图示)，然后采用硼离子(Boron)或氟化硼离子(BF2)注入以实现阈值调节(thresholdadjustment)，再采用快速热退火(RTA)工艺来修复注入损伤，并激活掺杂剂。其中，图6及图7中采用虚线示出了阈值调节注入处，并采用箭头示出了B或BF2注入的方向，本实施例中，注入方向优选为垂直注入，在其它实施例中，也可以倾斜注入，以避免沟道效应，但倾斜角度最好不大于7°。本实施例中，离子注入剂量范围是1E12cm-2～8E13cm-2。
需要指出的是，本发明的技术方案中，通过离子注入进行阈值调节并非必要，在其它实施例中，也可以省略该步骤。
在图8及图9中，形成牺牲层203于所述衬底201上，并通过光刻工艺形成多条沿X方向延伸的第一通槽204于所述牺牲层203中，所述第一通槽204呈狭缝结构。其中，X方向与后续形成的字线的延伸方向一致。
作为示例，所述牺牲层203的材质包括但不限于氮化硅。所述牺牲层203的厚度决定了后续形成的浮栅导电层垂直部分的高度。本实施例中，所述牺牲层203的厚度范围是100-500nm。
在图10及图11中，形成第一栅介电层205于所述衬底201的未被所述牺牲层203覆盖的表面，并形成第一导电层206于所述第一通槽204的侧壁与所述第一栅介电层205的表面。
作为示例，所述第一栅介电层205的材质包括但不限于氧化物(例如氧化硅)及氧氮化物(例如氮氧化硅)中的任意一种，所述第一导电层206的材质包括但不限于N型多晶硅，所述第一栅介电层205的厚度范围是7nm～14nm，所述第一导电层206的厚度范围是8nm～50nm，所述第一导电层206还被覆于所述牺牲层203的上表面。
在图12及图13中，通过光刻工艺形成图案化光阻层207于所述第一导电层206上以在Y方向上定义浮栅条区域。
在图14及图15中，形成多条沿Y方向延伸的第二通槽208于所述第一导电层中，以将所述第一导电层206分割为多条沿Y方向延伸的浮栅条206a。
作为示例，采用各向异性刻蚀并结合一定程度的各向同性刻蚀来形成所述浮栅条206a，其中，各向同性刻蚀有助于彻底清除第二通槽所在区域的依附于牺牲层侧壁的第一导电层。在其它实施例中，也可以采用各项异性刻蚀，并控制刻蚀工艺参数以获得较高的多晶硅对氧化物的刻蚀选择性，在保证将第二通槽所在区域的第一导电层去除彻底的基础上，避免该区域的第一栅介电层被过度刻蚀。
在图16及图17中，首先去除所述图案化光阻层207，然后形成第二栅介电层209于所述浮栅条206a表面及所述第一栅介电层205的被所述第二通槽208暴露的表面，并形成第二导电层210于所述第二栅介电层209的表面。
作为示例，所述第二栅介质层209的材质包括氧化物(例如氧化硅)及氮化物(例如氮化硅)中的任意一种，或者所述第二栅介质层209自下而上依次包括第一氧化物层(例如氧化硅)、氮化物层(例如氮化硅)及第二氧化物层(例如氧化硅)，其中，所述第一氧化物层的厚度范围是3nm-7nm，所述氮化物层的厚度范围是4nm-8nm，所述第二氧化物层的厚度范围是3nm-7nm。所述第二导电层210的材质包括但不限于N型多晶硅，其厚度范围是80nm～300nm。
在图18及图19中，对图16及图17中所述第二导电层210、所述第二栅介质层209及所述浮栅条206a进行各向异性刻蚀，并对所述第一栅介电层205进行湿法刻蚀(或者先采用干法刻蚀然后采用湿法刻蚀)，以形成沿X方向延伸的第三通槽211，所述第三通槽211的位置对应于所述第一通槽204，且所述第三通槽211的宽度小于所述第一通槽204的宽度，所述第三通槽211自所述第二导电层210顶面开口，并往下延伸至所述衬底201表面，以将所述浮栅条206a分割为多个所述L型浮栅导电层206b，并将所述第二导电层210分割为多条沿X方向延伸的所述字线导电层210a，所述L型浮栅导电层206b下方的所述第一栅介电层205构成所述浮栅介电层205a，所述字线导电层210a下方的所述第二栅介电层209构成所述字线介电层209a。
其中，所述L型浮栅导电层206b包括水平导电部206b’与垂直导电部206b”，所述水平导电部206b’位于所述浮栅介电层205a的上表面，所述垂直导电部206b”在Y方向上连接于所述水平导电部206b’的一侧。所述字线介电层209a包括依附于所述水平导电部206b’上表面的水平介电部209a’及依附于所述垂直导电部206b”侧面的垂直介电部209a”，所述字线导电层210a交迭于浮栅结构的部分构成字线侧墙210a’，所述字线侧墙210a’依附于所述垂直介电部209a”的侧壁与所述水平介电部206b’的上表面。
作为示例，所述字线侧墙210a’的顶面不高于所述垂直导电部206b”的顶面，所述字线侧墙210a’的与所述L型浮栅导电层206b的内拐角相对的顶角呈弧形。在其它实施例中，所述字线侧墙210a’的顶部也可以高于所述垂直导电部206b”的顶面，所述字线侧墙210a’的与所述L型浮栅导电层206b的内拐角相对的顶角也可以呈方形，以便于后续侧墙的形成，此处不应过分限制本发明的保护范围。
在图20及图21中，去除所述牺牲层203，并形成源区212与漏区213于所述衬底201中，所述源区212与所述漏区213在Y方向上分别位于所述浮栅结构的相对两侧。
作为示例，所述漏区213靠近所述垂直导电部206b”所在一侧，所述源区212远离所述垂直导电部206b”所在一侧。
作为示例，采用N型离子注入，例如As离子注入、P离子注入或者二者的结合，并退火，得到所述源区212与漏区213。
在图22及图23中，形成后道互连结构，包括形成一层间介电层214于所述衬底201上，形成多个接触孔于所述层间介电层214中，形成多个接触插塞215于所述层间介电层214中，并形成多条位线216于所述层间介电层214上…等。其中，所述层间介电层214覆盖所述浮栅结构及所述字线结构，所述接触插塞215的底端连接于所述漏区213，所述位线216连接于所述接触插塞215的顶端。所述位线216的材质可选用导电金属。
至此，制作得到非易失性存储单元。本实施例的制作方法同样适用于非易失性存储阵列的制作，该非易失性存储阵列包括多个所述非易失性存储单元。本实施例制作的非易失性存储单元中具有薄L型浮栅导电层，字线导电层交迭于浮栅结构的部分构成字线侧墙，字线侧墙同时与L型浮栅导电层的垂直导电部、水平导电部相对，从而与浮栅导电层之间具有较大的相对面积，可以实现控制栅到浮栅极高的耦合比。同时，由于L型浮栅导电层的厚度很薄，可以降低非易失性存储单元、阵列的结构复杂度及工艺复杂度，实现相对简单的制造工艺。
实施例三
请参阅图24及图25，本实施例与实施例一或实施例二采用基本相同的技术方案，不同之处在于，相对于实施例一，本实施例中，所述字线导电层210a的上表面还设有一硅化物层218，用以降低接触电阻。所述L型浮栅导电层206b上方还设有一硅化物阻挡部219，所述垂直导电部206b”遮盖于所述硅化物阻挡部219之下，所述硅化物阻挡部219用以防止浮栅漏电。本实施例中，所述硅化物层218还形成于所述漏区与所述源区表面。
进一步的，本实施例中，所述非易失性存储单元还包括一侧墙结构217，所述侧墙结构217在Y方向上位于所述浮栅结构的相对两侧，并位于所述字线侧墙210a’的外侧面。
相对于实施例二，本实施例中还包括形成侧墙结构217的步骤，所述侧墙结构217在Y方向上位于所述L型浮栅导电层206b的相对两侧，并位于所述字线导电层210a的一部分侧面。进一步的，本实施例中还包括形成硅化物层218于所述字线导电层210a的上表面，并形成硅化物阻挡部219于所述L型浮栅导电层206b上方的步骤，所述硅化物阻挡部219遮盖所述L型浮栅导电层206b的垂直导电部206b”的顶部。所述硅化物阻挡部219选用绝缘材料，包括但不限于二氧化硅、氮化硅等，用于防止浮栅结构漏电。
实施例四
本实施例中提供一种非易失性存储阵列，所述非易失性存储阵列包括多个非易失性存储单元。请参阅图26至图28，其中，图26显示为所述非易失性存储阵列的一种平面布局图，其中示出了所述存储阵列100的位线101、字线102、源极线103、浮栅104、有源区105及接触106的布局。图27与图28分别显示为所述非易失性存储阵列在图26所示A-A’线处的剖面图及B-B’线处的剖面图。与实施例一及实施例二的不同之处在于，本实施例中，所述漏区213远离所述L型浮栅导电层206b的垂直导电部206b”所在一侧，所述源区212靠近所述L型浮栅导电层206b的垂直导电部206b”所在一侧。本实施例中的非易失性存储阵列与实施例一种的非易失性存储阵列在功能上无明显差异，均可采用图1所示的电路图。
实施例五
请参阅图29及图30，本实施例与实施例四采用基本相同的技术方案，不同之处在于，本实施例中，还包括形成侧墙结构217的步骤，所述侧墙结构217在Y方向上位于所述L型浮栅导电层206b的相对两侧，并位于所述字线导电层210a的一部分侧面。
进一步的，本实施例中还包括形成硅化物层218于所述字线导电层210a的上表面，并形成硅化物阻挡部219于所述L型浮栅导电层206b上方的步骤，所述硅化物阻挡部219遮盖所述L型浮栅导电层206b的垂直导电部206b”的顶部。所述硅化物阻挡部219选用绝缘材料，包括但不限于二氧化硅、氮化硅等，用于防止漏电。本实施例中，所述硅化物层218还形成于所述漏区于所述源区表面。
综上所述，本发明的非易失性存储单元、阵列具有薄L型浮栅导电层，字线导电层交迭于浮栅结构的部分构成字线侧墙，字线侧墙同时与L型浮栅导电层的垂直导电部、水平导电部相对，从而与浮栅导电层之间具有较大的相对面积，可以实现控制栅到浮栅极高的耦合比。同时，由于L型浮栅导电层的厚度很薄，可以降低非易失性存储单元、阵列的结构复杂度及工艺复杂度，实现相对简单的制造工艺。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (17)
1.一种非易失性存储单元，其特征在于，包括：
一衬底；
一浮栅结构，位于所述衬底上，自下而上依次包括浮栅介电层及L型浮栅导电层，所述L型浮栅导电层包括水平导电部与垂直导电部，所述水平导电部位于所述浮栅介电层的上表面，所述垂直导电部在Y方向上连接于所述水平导电部的一侧；
一字线结构，在X方向上延伸，并与所述浮栅结构部分交迭，所述X方向垂直于所述Y方向，所述字线结构自下而上依次包括字线介电层与字线导电层，所述字线介电层包括依附于所述水平导电部上表面的水平介电部及依附于所述垂直导电部侧面的垂直介电部，所述字线导电层交迭于所述浮栅结构的部分构成字线侧墙，所述字线侧墙依附于所述垂直介电部的侧壁与所述水平介电部的上表面。
2.根据权利要求1所述的非易失性存储单元，其特征在于：所述L型浮栅导电层的高度范围是100-500nm，所述水平导电部的厚度范围是8-50nm。
3.根据权利要求1所述的非易失性存储单元，其特征在于：所述字线导电层的上表面还设有一硅化物层，所述L型浮栅导电层上方还设有一硅化物阻挡部，所述硅化物阻挡部遮盖所述垂直导电部的顶部。
4.根据权利要求1所述的非易失性存储单元，其特征在于：所述非易失性存储单元还包括一侧墙结构，所述侧墙结构在Y方向上位于所述浮栅结构的相对两侧，并位于所述字线侧墙的外侧面。
5.根据权利要求1所述的非易失性存储单元，其特征在于：所述非易失性存储单元还包括一源区与一漏区，所述源区与所述漏区位于所述衬底中，并在Y方向上分别位于所述浮栅结构的相对两侧。
6.根据权利要求5所述的非易失性存储单元，其特征在于：所述漏区靠近所述垂直导电部所在一侧，所述源区远离所述垂直导电部所在一侧。
7.根据权利要求5所述的非易失性存储单元，其特征在于：所述漏区远离所述垂直导电部所在一侧，所述源区靠近所述垂直导电部所在一侧。
8.根据权利要求7所述的非易失性存储单元，其特征在于：所述非易失性存储器单元还包括一层间介电层、一位线及一接触插塞，所述层间介电层位于所述衬底上并覆盖所述浮栅结构及所述字线结构，所述接触插塞位于所述层间介电层中，所述接触插塞的顶端连接于所述位线，所述接触插塞的底端连接于所述漏区。
9.一种非易失性存储阵列，其特征在于：所述非易失性存储阵列包括多个如权利要求1-8任意一项所述的非易失性存储单元。
10.根据权利要求9所述的非易失性存储阵列，其特征在于：至少有两个所述非易失性存储单元共用一个漏区，至少有两个所述非易失性存储单元共用一个源区。
11.一种非易失性存储单元的制作方法，其特征在于，包括以下步骤：
提供一衬底；
形成一浮栅结构于所述衬底上，所述浮栅结构自下而上依次包括浮栅介电层及L型浮栅导电层，所述L型浮栅导电层包括水平导电部与垂直导电部，所述水平导电部位于所述浮栅介电层的上表面，所述垂直导电部在Y方向上连接于所述水平导电部的一侧；
形成一字线结构，所述字线结构在X方向上延伸，并与所述浮栅结构部分交迭，所述X方向垂直于所述Y方向，所述字线结构自下而上依次包括字线介电层与字线导电层，所述字线介电层包括依附于所述水平导电部上表面的水平介电部及依附于所述垂直导电部侧面的垂直介电部，所述字线导电层交迭于所述浮栅结构的部分构成字线侧墙，所述字线侧墙依附于所述垂直介电部的侧壁与所述水平介电部的上表面。
12.根据权利要求11所述的非易失性存储单元的制作方法，其特征在于，形成所述浮栅结构及所述字线结构包括以下步骤：
形成牺牲层于所述衬底上，所述牺牲层中具有多条沿X方向延伸的第一通槽；
形成第一栅介电层于所述衬底的未被所述牺牲层覆盖的表面；
形成第一导电层于所述第一通槽的侧壁与所述第一栅介电层的表面；
形成多条沿Y方向延伸的第二通槽于所述第一导电层中，以将所述第一导电层分割为多条沿Y方向延伸的浮栅条；
形成第二栅介电层于所述浮栅条表面及所述第一栅介电层的被所述第二通槽暴露的表面；
形成第二导电层于所述第二栅介电层的表面；采用各项异性刻蚀形成沿X方向延伸的第三通槽，所述第三通槽的位置对应于所述第一通槽，且所述第三通槽的宽度小于所述第一通槽的宽度，所述第三通槽自所述第二导电层顶面开口，并往下延伸至所述衬底表面，以将所述浮栅条分割为多个所述L型浮栅导电层，并将所述第二导电层分割为多条沿X方向延伸的所述字线导电层，所述L型浮栅导电层下方的所述第一栅介电层构成所述浮栅介电层，所述字线导电层下方的所述第二栅介电层构成所述字线介电层。
13.根据权利要求11所述的非易失性存储单元的制作方法，其特征在于：还包括形成源区与漏区于所述衬底中的步骤，所述源区与所述漏区在Y方向上分别位于所述浮栅结构的相对两侧。
14.根据权利要求11所述的非易失性存储单元的制作方法，其特征在于，还包括以下步骤：
形成一层间介电层于所述衬底上，所述层间介电层覆盖所述浮栅结构及所述字线结构；
形成多个接触插塞于所述层间介电层中，所述接触插塞的底端连接于所述漏区；
形成多条位线于所述层间介电层上，所述位线连接于所述接触插塞的顶端。
15.根据权利要求11所述的非易失性存储单元的制作方法，其特征在于：还包括形成侧墙结构的步骤，所述侧墙结构在Y方向上位于所述L型浮栅导电层的相对两侧，并位于所述字线导电层的一部分侧面。
16.根据权利要求11所述的非易失性存储单元的制作方法，其特征在于：还包括形成硅化物层于所述字线导电层的上表面，并形成硅化物阻挡部于所述L型浮栅导电层上方的步骤，所述硅化物阻挡部遮盖所述垂直导电部的顶部。
17.一种非易失性存储阵列的制作方法，其特征在于：所述非易失性存储阵列包括多个非易失性存储单元，所述非易失性存储单元是采用如权利要求11-16任意一项所述的制作方法制作得到。
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