CN111406283B - 存储器决策反馈均衡器偏压电平生成 - Google Patents

存储器决策反馈均衡器偏压电平生成 Download PDF

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Abstract

本发明涉及一种装置(10)，其包含选择电路(200)，所述选择电路(200)经配置以生成偏压电平(202)。所述装置(10)还包含组合电路(80)，其耦合到所述选择电路。所述组合电路(80)经配置以生成失真校正因子，其用于基于所述偏压电平(202)抵消来自失真位上的数据流的符号间干扰以生成校正信号。所述装置(10)另外包含锁存元件(94)，其耦合到所述组合电路(80)且经配置以接收所述第一校正信号。

Description

存储器决策反馈均衡器偏压电平生成
技术领域
本发明的实施例大体上涉及半导体存储器装置领域。更明确来说，本发明的实施例涉及生成半导体存储器装置的决策反馈均衡器(DFE)电路的偏压电平来校正所传输信号的失真。
背景技术
随着时间推移，存储器装置的操作速率(包含存储器装置的数据速率)在不断提高。作为存储器装置速度提高的副作用，由于失真的数据错误可能增加。举例来说，可能发生所传输数据之间的符号间干扰，其中先前接收到的数据影响当前接收到的数据(例如，先前接收到的数据影响并干扰随后接收到的数据)。校正此干扰的一种方式是通过使用决策反馈均衡器(DFE)电路，其可经编程以抵消(即，消除、减轻或抵消)通道对所传输数据的影响。
另外，校正所传输信号的失真一直都很重要。然而，常规失真校正技术可能无法完全校正信号的失真。DFE电路可能需要生成某些输入偏压电平，但这些偏压电平的常规生成会受到过程、电压及温度(PVT)之间的变化影响且无法在各种PVT条件下高度精确地生成输入偏压电平。由在无法耐受PVT条件的情况下生成的偏压电平引起的错误可能导致最终数据的额外失真，从而降低存储器装置内所传输的数据的可靠性。
附图说明
可在阅读以下详细描述后且在参考图式后较佳地理解本发明的各个方面，其中：
图1是说明根据本发明的实施例的存储器装置的某些特征的简化框图；
图2说明说明根据本发明的实施例的图1的I/O接口的数据收发器的框图；
图3说明根据本发明的实施例的图2的数据收发器的实施例的框图；
图4说明根据本发明的实施例的图2的数据收发器的第二实施例的框图；
图5说明根据本发明的实施例的失真校正电路的框图；
图6说明根据本发明的实施例的图5的决策反馈均衡器(DFE)的部分的电路图；
图7说明根据本发明的实施例的失真校正电路的第二实施例；
图8说明根据本发明的实施例的图7的DFE的部分的电路图；
图9说明根据本发明的实施例的偏压发生器的实施例的框图；
图10说明根据本发明的实施例的图9的偏压发生器的接收器的实施例；
图11说明根据本发明的实施例的图9的偏压发生器生成偏压电平的方法的实施例的流程图；
图12说明根据本发明的实施例的图7的DFE的部分的第二电路图；
图13说明根据本发明的实施例的偏压发生器的实施例的第二实施例；
图14说明根据本发明的实施例的图13的偏压发生器的接收器的实施例；及
图15说明根据本发明的实施例的失真校正电路的第三实施例。
具体实施方式
下文将描述一或多个特定实施例。为了提供这些实施例的简洁描述，在说明书中不描述实际实施方案的所有特征。应了解，在任何此实际实施方案的开发中，如同任何设计制造或设计项目，必须做出许多实施方案特定决策来实现开发者的特定目标(例如遵从系统相关及商业相关约束)，其可因实施方案不同而不同。此外，应了解，此开发尝试可能既复杂又耗时，然而，对受益于本发明的一般技术人员来说，其将是日常设计及制造(fabrication/manufacture)工作。
使用存储器装置的决策反馈均衡器(DFE)执行失真校正技术可为有益的，例如正确地补偿存储器装置的接收到的数据的失真。此确保将准确值存储于存储器装置的存储器中。DFE可使用先前位数据产生校正值以补偿由先前位数据引起的失真。举例来说，最近先前位对当前位的失真影响可大于之前传输的数个数据点的位，从而导致两个位之间的校正值不同。使用用于校正的这些电平，DFE可操作以校正所传输位的失真。
在一些实施例中，DFE可能需要使用偏压电平来精确地生成失真校正因子以使通道足够均衡。因为偏压电平可用于直接或间接地从数据消除失真，所以提高偏压电平的可靠性可提高失真在其由DFE处理之后从数据消除的可靠性。因此，偏压电平生成的提高精度可提高通道均衡的精度。
因而，可期望一种用于高度精确地生成偏压电平的系统及/或方法。此外，可减小由于可在不同操作条件下发生的过程、电压及温度(PVT)的变化对系统的影响，使得系统及/或方法可在各种操作条件下高度精确地生成偏压电平。因此，可利用模拟耦合到反馈环路的接收器的电路系统以基于所期望的校正因子水平生成合适偏压电平。在供应参考信号且将其中包含有所期望的校正因子水平的参考信号供应到接收器后，可比较来自每一信号的接收器的输出。比较的结果可路由回到接收器作为反馈信号且可用于调整输出，直到其近似相等。接着，可应用用于生成近似相等输出的反馈信号作为适于在DFE中生成所期望的校正因子的偏压电平。因此，电路系统可操作以确定反馈信号(例如偏压电平)，其可适当调整参考信号以匹配参考信号与新增校正因子，这又可导致DFE所期望的校正。
现转到图式，图1是说明存储器装置10的某些特征的简化框图。明确来说，图1的框图是说明存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装置10可为第五代双倍数据速率同步动态随机存取存储器(DDR5 SDRAM)装置。与前几代DDR SDRAM相比，DDR5 SDRAM的各种特征允许降低功耗、提高带宽及扩大存储容量。
存储器装置10可包含数个存储器库12。例如，存储器库12可为DDR5 SDRAM存储器库。存储器库12可经提供于布置于双列直插存储器模块(DIMM)上的一或多个芯片(例如SDRAM芯片)上。应了解，每一DIMM可包含数个SDRAM存储器芯片(例如x8或x16存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储器库12。存储器装置10表示具有数个存储器库12的单个存储器芯片(例如SDRAM芯片)的部分。针对DDR5，存储器库12可进一步经布置以形成库群组。例如，针对8千兆位(Gb)DDR5 SDRAM，存储器芯片可包含16个存储器库12，其经布置成8个库群组，每一库群组包含2个存储器库。例如，针对16GB DDR5 SDRAM，存储器芯片可包含32个存储器库12，其经布置成8个库群组，每一库群组包含4个存储器库。可取决于整体系统的应用及设计来利用存储器装置10上的存储器库12的各种其它配置、组织及大小。
存储器装置10可包含命令接口14及经配置以与外部装置交换(例如接收及传输)信号的输入/输出(I/O)接口16。命令接口14经配置以提供来自外部装置(未展示)(例如处理器或控制器)的数个信号(例如信号15)。处理器或控制器可将各种信号15提供到存储器装置10以促进要写入到存储器装置10或要从存储器装置10读取的数据的传输及接收。
应了解，命令接口14可包含数个电路(例如时钟输入电路18及命令地址输入电路20)以(例如)确保适当处置信号15。命令接口14可从外部装置接收一或多个时钟信号。一般来说，双倍数据速率(DDR)存储器利用一对差分系统时钟信号，在本文中称之为真时钟信号(Clk_t/)及互补时钟信号(Clk_c)。DDR的正时钟边缘指代上升真时钟信号Clk_t/与下降互补时钟信号Clk_c交叉的点，而负时钟边缘指示下降真时钟信号Clk_t转变到互补时钟信号Clk_c的上升。命令(例如读取命令、写入命令等)通常在时钟信号的正边缘上键入且数据在正及负时钟边缘两者上传输或接收。
时钟输入电路18接收真时钟信号(Clk_t/)及互补时钟信号(Clk_c)且生成内部时钟信号CLK。内部时钟信号CLK经供应到内部时钟发生器30，例如延迟锁定环路(DLL)电路。内部时钟发生器30基于接收到的内部时钟信号CLK生成相控内部时钟信号LCLK。例如，相控内部时钟信号LCLK经供应到I/O接口16，且用作用于确定读取数据的输出时序的时序信号。
内部时钟信号CLK也可经提供到存储器装置10内的各种其它组件且可用于生成各种额外内部时钟信号。例如，内部时钟信号CLK可经提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可解码命令信号以提供各种内部命令。例如，命令解码器32可经过总线36将命令信号提供到内部时钟发生器30以协调相控内部时钟信号LCLK的生成。例如，相控内部时钟信号LCLK可用于对通过I/O接口16的数据计时。
此外，命令解码器32可解码命令(例如读取命令、写入命令、模式寄存器设置命令、激活命令等)，且经由总线路径40提供对对应于命令的特定存储器库12的存取。应了解，存储器装置10可包含各种其它解码器(例如行解码器及列解码器)以促进对存储器库12的存取。在一个实施例中，每一存储器库12包含提供必要解码的库控制块22(例如行解码器及列解码器)及其它特征(例如时序控制及数据控制)以促进到及来自存储器库12的命令执行。存储器库12及库控制块22可统称为存储器阵列23。
存储器装置10基于从外部装置(例如处理器)接收的命令/地址信号执行操作，例如读取命令及写入命令。在一个实施例中，命令/地址总线可为容纳命令/地址信号(CA<13:0>)的14位总线。命令/地址信号使用时钟信号(Clk_t/及Clk_c)时控传输到命令接口14。例如，命令接口可包含命令地址输入电路20，其经配置以接收及传输命令以通过命令解码器32提供对存储器库12的存取。另外，命令接口14可接收芯片选择信号(CS_n)。CS_n信号使存储器装置10能够处理传入CA<13:0>总线上的命令。对存储器装置10内的特定库12的存取以命令编码于CA<13:0>总线上。
另外，命令接口14可经配置以接收数个其它命令信号。例如，片内端接命令/地址(CA_ODT)信号可经提供以促进存储器装置10内的适当阻抗匹配。例如，复位命令(RESET_n)可用于在通电期间复位命令接口14、状态寄存器、状态机及类似物。命令接口14还可接收命令/地址反转(CAI)信号，其可经提供以使命令/地址总线上的命令/地址信号CA<13:0>的状态反转，例如，取决于用于特定存储器装置10的命令/地址路线。镜像(MIR)信号也可经提供以促进镜像功能。MIR信号可用于多路复用信号，使得其可基于特定应用中的多个存储器装置的配置来交换以使信号能够沿特定路线到存储器装置10。也可提供促进存储器装置10的测试的各种信号，例如测试启用(TEN)信号。例如，TEN信号可用于使存储器装置10处于用于连接性测试的测试模式中。
命令接口14还可用于将警告信号(ALERT_n)提供到可检测其某些错误的系统处理器或控制器。例如，如果检测到循环冗余校验(CRC)错误，那么警告信号(ALERT_n)可从存储器装置10传输。也可生成其它警告信号。此外，用于从存储器装置10传输警告信号(ALERT_n)的总线及引脚可在某些操作期间用作输入引脚，例如上文所描述的使用TEN信号执行的连接性测试模式。
数据可利用上文论述的命令及计时信号通过由I/O接口16传输及接收数据信号44发送到存储器装置10及从存储器装置10发送。更明确来说，数据可经过数据总线46(其包含多个双向数据总线)发送到存储器库12或从存储器库12检索。数据I/O信号(通常称之为DQ信号)通常在一或多个双向数据总线中传输及接收。针对某些存储器装置(例如DDR5 SDRAM存储器装置)，I/O信号可划分成高及低字节。例如，针对x16存储器装置，I/O信号可划分成对应于(例如)数据信号的高及低字节的高及低I/O信号(例如DQ<15:8>及DQ<7:0>)。
为了允许存储器装置10内的较高数据速率，某些存储器装置(例如DDR存储器装置)可利用数据选通信号，通常称之为DQS信号。DQS信号由发送数据的外部处理器或控制器驱动(例如用于写入命令)或由存储器装置10驱动(例如用于读取命令)。针对读取命令，DQS信号是具有经预先确定图案的有效额外数据输出(DQ)信号。针对写入命令，DQS信号用作时钟信号以捕获对应输入数据。如同时钟信号(Clk_t/及Clk_c)，数据选通(DQS)信号可经提供为一对差分数据选通信号(DQS_t/及DQS_c)以在读取及写入期间提供差分对信令。针对某些存储器装置(例如DDR5 SDRAM存储器装置)，数对差分DQS信号可划分成对应于(例如)发送到存储器装置10及从存储器装置10发送的数据的高及低字节的高及低数据选通信号(例如UDQS_t/及UDQS_c、LDQS_t/及LDQS_c)。
阻抗(ZQ)校准信号也可通过I/O接口16提供到存储器装置10。ZQ校准信号可提供到参考引脚且用于通过跨过程、电压及温度(PVT)值的变化调整存储器装置10的上拉及下拉电阻器来调谐输出驱动器及ODT值。因为PVT特性会影响ZQ电阻器值，所以ZQ校准信号可提供到ZQ参考引脚以用于调整电阻以将输入阻抗校准到已知值。应了解，精密电阻器通常耦合于存储器装置10上的ZQ引脚与存储器装置10外的GND/VSS之间。此电阻器用作用于调整IO引脚的内部ODT及驱动强度的参考。
另外，环回信号(LOOPBACK)可通过I/O接口16提供到存储器装置10。环回信号可在测试或调试阶段期间用于将存储器装置10设置到其中信号通过存储器装置10通过相同引脚环回的模式中。例如，环回信号可用于设置存储器装置10以测试存储器装置10的数据输出。环回可包含数据及选通两者或可能仅包含数据引脚。此通常希望用于监测由存储器装置10在I/O接口16处捕获的数据。
应了解，各种其它组件(例如电力供应电路(用于接收外部VDD及VSS信号)、模式寄存器(用于定义各种模式的可编程操作及配置)、读取/写入放大器(用于在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等)也可并入到存储器系统10中。因此，应理解，提供图1的框图仅是为了强调存储器装置10的某些功能特征以协助后续详细描述。
在一些实施例中，存储器装置10可安置于(物理地集成到或以其它方式连接到)主机装置或以其它方式耦合到主机装置。主机装置可包含台式计算机、膝上型计算机、传呼机、手机、个人备忘录、便携式音频播放器、控制电路、相机等中的任一者。主机装置也可为网络节点，例如路由器、服务器或客户端(例如先前描述类型的计算机中的一者)。主机装置可为某一其它种类的电子装置，例如复印机、扫描仪、打印机、游戏机、电视机、机顶盒视频分配或记录系统、电缆箱、个人数字媒体播放器、工厂自动化系统、汽车计算机系统或医疗装置。(用于描述系统的这些各个实例的术语(如本文中使用的许多其它术语)可共享一些参照对象且因而不应鉴于所列其它项而狭隘理解)。
因此，主机装置可为基于处理器的装置，其可包含控制主机中的系统功能及请求的处理的处理器，例如微处理器。此外，任何主机处理器可包括共享系统控制的多个处理器。主机处理器可直接或间接地耦合到主机的额外系统元件，使得主机处理器通过执行可存储于主机内或主机外的指令来控制主机的操作。
如上文论述，数据可(例如)通过主机写入到存储器装置10及从存储器装置10读取，其中存储器装置10操作为易失性存储器，例如双倍数据速率DRAM(例如DDR5SDRAM)。在一些实施例中，主机还可包含单独非易失性存储器，例如只读存储器(ROM)、PC-RAM、氧化硅-氮化物-氧化硅(SONOS)存储器、金属氧化物-氮化物-氧化硅(MONOS)存储器、基于多晶硅浮动栅极的存储器及/或各种架构的其它类型的快闪存储器(例如NAND存储器、NOR存储器等)以及其它类型的存储器装置(例如存储器)，例如固态硬盘(SSD)、多媒体媒体卡(MMC)、安全数字(SD)卡、压缩快闪(CF)卡或任何其它合适装置。此外，应了解，主机可包含一或多个外部接口(例如通用串行总线(USB)、外围组件互连(PCI)、PCI高速(PCI-E)、小型计算机系统接口(SCSI)、IEEE 1394(火线)或任何其它合适接口)以及允许用户将数据输入到主机中的一或多个输入装置(例如(举例来说)按钮、开关元件、键盘、光笔、触针、鼠标及/或语音识别系统)。主机还可任选地包含输出装置(例如耦合到处理器的显示器)及用于与网络(例如因特网)介接的网络接口装置(例如网络接口卡(NIC))。应了解，主机可取决于主机的应用而包含许多其它组件。
主机可操作以将数据传送到存储器装置10用于存储且可从存储器装置10读取数据以在主机处执行各种操作。因此，为了促进这些数据传输，在一些实施例中，I/O接口16可包含操作以从I/O接口16接收DQ信号及将DQ信号传输到I/O接口16的数据收发器48。
图2大体上说明存储器装置10的I/O接口16且更明确来说，说明数据收发器48。如图所示，I/O接口16的数据收发器48可包含DQ连接器50、DQ收发器52及串行器/解串器54。应注意，在一些实施例中，多个数据收发器48可经利用使得每一单个数据收发器48可用于与对应于(例如)数据信号的高及低字节的高及低I/O信号(例如DQ<15:8>及DQ<7:0>)中的每一者的相应者连接。因此，I/O接口16可包含多个数据收发器48，其各自对应于一或多个I/O信号(例如，包含相应DQ连接器50、DQ收发器52及串行器/解串器54)。
DQ连接器50可为(例如)引脚、垫、其组合或操作以接收DQ信号(例如)用于将数据传输到存储器阵列23(作为数据写入操作的部分)的另一类型的接口。另外，DQ连接器50可操作以从存储器装置10传输DQ信号，例如从存储器阵列23传输数据(作为数据读取操作的部分)。为了促进这些数据读取/写入，DQ收发器52存在于数据收发器48中。在一些实施例中，例如，DQ收发器52可接收由内部时钟发生器30生成的时钟信号作为用于确定从存储器阵列23的数据读取操作的输出时序。由内部时钟发生器30传输的时钟信号可基于由存储器装置10在时钟连接器56(例如引脚、垫、其组合等)处接收且经由时钟输入电路18路由到内部时钟发生器30的一或多个计时信号。因此，DQ收发器52可接收由内部时钟发生器30生成的时钟信号作为用于确定从存储器阵列23的数据读取操作的输出时序的时序信号。
图2的DQ收发器52还可(例如)接收一或多个DQS信号以操作于选通数据模式中(作为数据写入操作的部分)。DQS信号可在DQS连接器60(例如引脚、垫、其组合等)处接收且经由DQS收发器60路由到DQ收发器52，DQS收发器60操作以经由DQS信号到DQ收发器52的选择传输来控制数据选通模式。因此，DQ收发器52可接收DQS信号以控制从存储器阵列23的数据写入操作。
如上所述，数据收发器48可操作于模式中以促进数据传送到存储器装置10及从存储器装置10传送(例如数据传送到存储器阵列23及从存储器阵列23传送)。举例来说，为了允许存储器装置10内的较高数据速率，可发生其中利用DQS信号的数据选通模式。DQS信号可由发送由DQS连接器58(例如引脚、垫、其组合等)接收的数据(例如用于写入命令)的外部处理器或控制器驱动。在一些实施例中，DQS信号用作时钟信号以捕获对应输入数据。
另外，如图2中说明，数据收发器48还包含串行器/解串器54，其操作以在存储器装置10的数据写入操作期间将串行数据位(例如串行位流)转化成并行数据位(例如并行位流)以沿着数据总线46传输。同样地，串行器/解串器54操作以在存储器装置10的读取操作期间将并行数据位(例如并行位流)转化成串行数据位(例如串行位流)。以此方式，串行器/解串器54操作以将具有串行格式的从(例如)主机装置接收的数据转化成适于存储于存储器阵列23中的并行格式。同样地，串行器/解串器54操作以将具有并行格式的从(例如)存储器阵列23接收的数据转化成适于传输到主机装置的串行格式。
图3将数据收发器48说明为包含耦合到数据传送总线51的DQ连接器50、DQ接收器62、DQ传输器64(其与DQ接收器62组合形成DQ收发器52)、解串器66及串行器68(其与解串器66组合形成串行器/解串器54)。在操作中，主机(例如主机处理器或上文描述的其它存储器装置)可操作以使数据以串行形式跨数据传送总线51传输到数据收发器48(作为到存储器装置10的数据写入操作的部分)。此数据在DQ连接器50处接收且传输到DQ接收器62。DQ接收器62(例如)可对数据执行一或多个操作(例如放大、数据信号的驱动等)及/或可操作为数据的锁存器，直到接收到相应DQS信号，其操作以协调(例如控制)数据到解串器66的传输。作为数据写入操作的部分，解串器66可操作以将数据从其沿着数据传送总线51传输的格式(例如串行形式)转换(例如转化)成用于将数据传输到存储器阵列23以存储于存储器阵列23中的格式(例如并行形式)。
同样地，在读取操作(例如从存储器阵列23读取数据且经由数据传送总线51将读取数据传输到主机)期间，串行器68可接收从存储器阵列以由存储器阵列使用的一种格式(例如并行形式)读取的数据且可将接收到的数据转换(例如转化)成第二格式(例如串行形式)，使得数据可与数据传送总线51及/或主机中的一或多者兼容。经转换数据可从串行器68传输到DQ传输器64，其中可发生对数据的一或多个操作(例如衰减、数据信号的驱动等)。另外，DQ传输器64可操作为接收到的数据的锁存器，直到(例如)从内部时钟发生器30接收相应时钟信号，其操作以协调(例如控制)数据到DQ连接器50的传输以沿着数据传送总线51传输到主机的一或多个组件。
在一些实施例中，DQ连接器50处接收的数据会失真。举例来说，DQ连接器50处接收的数据会受符号间干扰(ISI)影响，其中先前接收到的数据干扰随后接收到的数据。举例来说，由于跨数据传送总线51传输到DQ连接器50的数据量增加，DQ连接器50处接收的数据会相对于由主机传输的数据失真。减轻(例如抵消或消除)此失真且有效地反转ISI影响的一种技术是对数据应用均衡操作。图4说明包含可用于此均衡操作中的均衡器的数据收发器48的实施例。
图4说明包含均衡器(特定来说，决策反馈均衡器(DFE)70)的数据收发器48的一个实施例。如图所示，DFE 70是多分接(例如四分接)DFE 70。然而，可结合DFE 70利用四个以下或四个以上分接。同样地，DFE 70可与解串器66或DQ接收器62分开安置或安置于解串器66或DQ接收器62内部。在操作中，在一或多个数据锁存器或数据寄存器中捕获二进制输出(例如来自锁存器或决策截剪器)。在本实施例中，这些数据锁存器或数据寄存器可经安置于解串器66中且其中所存储的值可沿着路径72、74、76及78锁存或传输。
当在DQ接收器62处接收数据位时，其可经识别为从主机传输为位“n”且可在时间t0接收为失真位n(例如因ISI失真的位n)。在DQ接收器62处接收失真位n之前接收到(例如，在紧接于时间t0之前的时间t-1接收到)的最近位可经识别为n-1且说明为从数据锁存器或数据寄存器沿着路径72传输。在DQ接收器62处接收失真位n之前接收到(例如，在紧接于时间t-1之前的时间t-2接收到)的第二近位可经识别为n-2且说明为从数据锁存器或数据寄存器沿着路径74传输。在DQ接收器62处接收失真位n之前接收到(例如，在紧接于时间t-2之前的时间t-3接收到)的第三近位可经识别为n-3且说明为从数据锁存器或数据寄存器沿着路径76传输。在DQ接收器62处接收失真位n之前接收到(例如，在紧接于时间t-3之前的时间t-4接收到)的第四近位可经识别为n-4且说明为从数据锁存器或数据寄存器沿着路径78传输。位n-1、n-2、n-3及n-4可被认为是干扰接收到的失真位n的位群组(例如，位n-1、n-2、n-3及n-4导致ISI代管所传输的位n)，且DFE 70可操作以抵消由位群组n-1、n-2、n-3及n-4在代管所传输位的n时导致的失真。
因此，沿着路径72、74、76及78锁存或传输的值可分别对应于从DQ接收器62传输以存储于存储器阵列23中的最近先前数据值(例如先前位n-1、n-2、n-3及n-4)。这些先前传输的位沿着路径72、74、76及78反馈到DFE 70，DFE 70操作以生成可借助于求和器(例如求和放大器)加到接收到的输入信号(例如从DQ连接器50接收到的数据，例如失真位n)或从所述接收到的输入信号减去的加权分接(例如电压)。在其它实施例中，加权分接(例如电压)可与初始参考值组合以生成对应于或减轻接收到的数据的失真(例如减轻失真位n的失真)的偏移。在一些实施例中，分接经加权以反映最近先前接收到的数据(例如位n-1)可对接收到的数据(例如失真位n)的失真产生比早些时间接收到的位(例如位n-1、n-2及n-3)更强的影响。DFE 70可操作以生成由于每一先前位的分接(例如电压)的量值及极性以共同抵消由那些先前接收到的位导致的失真。
举例来说，针对本实施例，先前接收到的位n-1、n-2、n-3及n-4中的每一者可已具有两个值(例如二进制0或1)中的一者，其经传输到解串器66以传输到存储器阵列23且另外经锁存或保存于寄存器中用于随后沿着相应路径72、74、76及78传输。在所说明的实施例中，此导致位群组n-1、n-2、n-3及n-4的十六(例如24)个可能二进制组合(例如0000、0001、0010、…、1110或1111)。DFE 70操作以选择及/或生成对应分接值，无论是针对哪一者，确定上述十六个组合之任何一个分接值存在(例如，基于沿着路径72、74、76及78接收到的值)以用于调整从DQ连接器50接收到的输入值(例如失真位n)或修改随后应用于从DQ连接器50接收到的输入值(例如失真位n)的参考值以消除来自数据流中的先前位(例如位群组n-1、n-2、n-3及n-4)的ISI失真。
使用失真校正(例如DFE 70)可有益地使得从DQ连接器50传输的数据无失真地正确表示于存储器阵列23中。因此，存储先前位数据来用于失真校正中可为有用的。如图5的框图中说明，失真校正电路80可经包含为DQ接收器62的部分，但可无需物理地定位于DQ接收器62中(例如，失真校正电路80可代以耦合到DQ接收器62)。在一些实施例中，失真校正电路80可经操作以提供先前所传输的位数据来校正经由通道84(例如连接、传输线及/或导电材料)传输的失真位81(例如因ISI及/或系统失真而失真的位)。
失真位81可从通道84传输到放大装置82(例如可变增益放大器)。失真位81可从放大装置82传输到DFE 70，说明为具有单个加权分接86。失真位81可与DQ参考信号83同时传输到DFE 70。DQ参考信号83可表示用于确定由DQ连接50接收到的传输位是逻辑低(例如0)还是逻辑高(例如1)的阈值(例如电压电平)。
DFE 70可经操作以使用经先前位数据(例如n-1位数据)加权的分接校正来自失真位81的失真。n-1位的数据(例如逻辑1或逻辑0)可通过路径72传输。单个加权分接86的量值及极性可经由求和器电路85抵消由n-1位导致的全部失真，求和器电路85操作为将电流施加于失真位81以抵消由n-1位导致的失真的电流求和器。举例来说，如果确定DQ连接50处接收到的位低于DQ参考信号83，那么将接收到的位81作为逻辑低传输到存储器阵列23。经加权分接86的量值及极性能够校正失真位81及DQ参考信号83。
失真位81的经修改变型及DQ参考信号83的经修改变型可传输到数据锁存器94。经校正位88可经由数据锁存器94生成且从数据锁存器94传输到解串器66，其可发生于DQS信号96的上升边缘上。在其它实施例中，可遵循计时方案的变化以包含额外或替代数据传输方法。新n-1位的值可存储于(例如)解串器66中以在经校正位88接收于解串器66中时沿着路径72传输。可在下文更详细描述与DFE 70及放大装置82相关联的失真校正电路系统。
图6说明可使与失真位81相关联的失真无效的图5的DFE 70的部分的电路图。数据位可在第一输入102及第二输入104处接收到求和器电路85。第一输入102及第二输入104可通信地耦合到可启用或停用的装置(例如，经耦合以将栅极信号供应到场效晶体管106及108)。失真位81可由第一输入102接收且DQ参考信号83可由第二输入104接收。以此方式，场效晶体管106及108两者可由失真位81及DQ参考信号83控制。
经加权分接86及其反转值(例如反转经加权分接87)可经传输到输出110及112以校正失真位81的失真。n-1位的逻辑高通过路径72传输。在此案例中，n-1位可经实施以生成经加权分接86及反转经加权分接87作为使两个场效晶体管116及118能够将经加权分接值86及87贡献给输出110及112的控制信号。
经加权分接值86及87可允许将电流施加于输出110及112，其中通过可控源120(例如由数/模(DAC)转换器121控制的电流源119)控制所供应的电流。输出110及112可为DQ参考信号83及失真位81中的一或多者的经修改值且可经传输到数据锁存器94(例如生成二进制输出的再生锁存器或截剪器)。经校正位88可由数据锁存器94基于输出110及112生成且可在DQS信号96的上升边缘上传输到解串器66。经存储以在解串器66中沿着路径72传输的n-1位信息可由经校正位88更新以用于未来失真校正。
在一些应用中，经校正位88可能需要具有比经加权分接86及87原本可提供的调整精度更大的调整精度。图7说明可接收四个先前数据位(例如n-1位数据、n-2位数据、n-3位数据及n-4位数据)来产生四个经加权分接86、162、164及166以对失真位81执行更精确失真校正的失真校正电路160的框图。以类似于失真校正电路80的方式，失真位81可经由通道84传输到放大装置82。DQ参考信号83也可经传输到放大装置82。
失真位81及DQ参考信号83可从放大装置82传输到DFE 70。先前位的位数据可通过路径72、74、76及78传输。DFE 70可经操作以使用由四个先前位的位数据产生的四个经加权分接86、162、164及166校正来自失真位81的失真。DFE 70可经操作以生成沿着路径72、74、76及78传输的先前位中的每一者的经加权分接86、162、164及166中的每一者的量值及极性，其可经设计以抵消由先前接收到的位导致的失真位81的全部失真。
失真位81的经修改变型及DQ参考信号83的经修改变型中的一或多者可经传输到数据锁存器94。经校正位88可在DQS信号96的上升边缘上从数据锁存器94传输到解串器66。解串器66可由n-1位、n-2位、n-3位及n-4位的值更新且值可经存储以沿着路径72、74、76及78传输。可在下文更详细描述与DFE 70相关联的失真校正电路系统。
图8说明可使失真无效的图7的DFE 70的部分的电路图。如图8中另外说明，DFE 70可通过在路径72、74、76及78上传输的数据接收n-1位、n-2位、n-3位或n-4位的逻辑高或低或其中的任何组合。在此案例中，沿着路径72、74、76及78传输的数据可经实施以生成经加权分接86、162、164及166及反转经加权分接87、163、165及167作为使场效晶体管116、118、182、184、186、188、190及192控制从其传输到输出110及112的输出的控制信号。场效晶体管116、118、182、184、186、188、190及192可经选择性及可控地激活以反映由先前经校正位的各种组合表示的十六(例如24)个不同可能二进制状态中的一者(例如0000、0001、0010、…、1111)。
经加权分接86、87、162、163、164、166及167值可应用于输出110及112，其中通过可控源120及额外可控源194、196及198(例如，各自具有由DAC 121、195、197、199控制的相应电流源119、189、191及193)控制所供应的电流。输出110及112可经传输到数据锁存器94。经校正位88可由数据锁存器94基于输出110及112生成且可在DQS信号96的上升边缘上传输到解串器66。经存储以在解串器66中沿着路径72、74、76及78传输的n-1位、n-2位、n-3位及n-4位信息可由经校正位88更新(例如，n-4位将更新以反映n-3数据，n-3位将更新以反映n-2数据，n-2数据将更新以反映n-1数据，且n-1数据将由最新校正位更新)以用于未来失真校正。
在一些实施例中，DAC 121可更改及/或控制可控源120的电流比重，且额外DAC195、197及199可通过控制相应电流源119、189、191及193更改及/或控制额外可控源194、196及198的电流比重。在此类实施例中，DAC 121、195、197及199可包含能够将指定输出(例如电压)供应到电流源119、189、191及193的固定电路。因而，DAC 121、195、197及199可将相同输出供应到相应电流源119、189、191及193的输入，无论PVT条件的变化为何(例如标准操作条件外的操作温度的变化)。在其它实施例中，DAC 121、195、197及199可生成由于PVT条件而改变的输出，然而，输出的变化不会总是以合适及/或可控方式改变。即，针对一组给定PVT条件，DAC 121、195、197及199的输出与电流源119、189、191及193的输出(例如可控源120、194、196及198的所得输出)之间可能不存在直接关系。因而，即使DAC 121、195、197及199的输出及电流源119、189、191及193的所得输出全都受PVT条件影响，但随着PVT条件改变，适当控制可控源使得其从相应经加权分接(例如86、162、164、166)贡献合适电流以准确地反映影响DFE 70的条件所需的DAC输出也会改变。举例来说，为了由指定电流针对一组PVT条件修改输出110及112的电流，可控源120可利用从DAC 121接收到的第一输入电平。为了由相同指定电流针对一组不同PVT条件修改输出110及112的电流，可控源120处来自DAC 121的第二输入电平可为合适的。因此，DAC 121、195、197及199可提供固定输出及/或不能跨不同PVT条件适当调整的输出来调整电流源119、189、191及193的输出，使得可控源120、195、197及199正确地操作以补偿影响DFE 70的不同条件。
因此，图9说明可生成PVT耐受偏压电平以适当调整图8的可控源120、194、196及198(无论PVT条件为何)的偏压发生器200。即，代替图8中说明的DAC 121、195、197及199，偏压发生器200的输出可通信地耦合到(例如)电流源119、189、191及193的输入以控制其输出且因此控制可控源120、194、196及198的输出。
在一些实施例中，偏压发生器200可接受两个输入(DQ参考信号83及经修改DQ参考信号204)且可输出适于控制可控源120的偏压电平NBias 202。输入DQ参考信号83可表示输入到图7中的DFE 70的相同信号DQ参考信号83。即，DQ参考信号83可表示用于确定由偏压发生器200接收到的位是逻辑低(例如0)还是逻辑高(例如1)的阈值(例如电压电平)。第二输入(经修改DQ参考信号204)可表示校正因子“X”(例如5mV)与DQ参考信号83的组合。校正因子X可表示导致可控源120、194、196及198的所期望输出的校正电平(例如失真消除)。即，为了使数据通道上的数据(例如位)调整特定量(例如5mv)以(例如)生成经校正位88，校正因子X可匹配此量。因而，校正因子X可使求和器电路85的输出110及112调整某电平乘以增益(例如增益*X)，因为输出110及112可具有由(例如)放大装置82应用的额外增益。此外，在一些实施例中，由求和器电路85中的每一经加权分接86、162、164及166贡献的所期望校正电平由用户编程及/或调整以适当校准存储器装置10。即，每一经加权分接86、162、164及166可经设置以从数据通道完全消除失真，且因为应用于输出110及112的校正可取决于经加权分接86、162、164及166及可控源120、194、196及198的组合，所以校正因子X也可基于经编程及/或用户调整的值。
尽管所期望的校正电平可在任一组PVT条件下接收为到偏压发生器200的输入(例如校正因子X)的部分，但适于输入到电流源119、189、191或193以生成合适电流校正量的偏压发生器200的偏压电平(例如NBias 202)可能是未知的。即，由偏压发生器200输出的偏压电平NBias 202与由可控源120生成的所得电流之间可能不存在直接及/或定义明确关系。因此，偏压电平NBias 202与由求和器电路85应用的校正之间也可能不存在直接及/或定义明确关系。因此，在一些实施例中，为了确定合适偏压电平NBias 202输出，偏压发生器200可首先接收所期望的校正电平(例如校正因子X)作为输入且确定由此校正电平引起的偏压电平NBias 202，如将进一步描述。
在此类实施例中，DQ参考信号83及经修改DQ参考信号204可经施加于模拟DQ接收器62的接收器206，如下文将进一步描述。即，校正因子X可经应用于接收器206，使得可确定由将校正因子X应用于DQ接收器62引起的行为。因而，接收器206可输出信号OutF 208及Out210，其可对应于根据DQ接收器62的行为调整的输入信号经修改DQ参考信号204及DQ参考信号83。
在一些实施例中，接收器206的输出(例如OutF 208及Out 210)可馈送到运算放大器(op-amp)212(例如差分放大器)中。op-amp 212可确定OutF 208与Out 210之间的差值且在输出结果偏压电平NBias 202之前使此差值乘以增益。在一些实施例中，所得偏压电平NBias 202可反馈到接收器206中，使得可调整Out 210及/或OutF 208信号，直到其接近相等(例如，直到op-amp 212使偏压电平NBias 202的值稳定)。因而，偏压发生器200可用于确定合适偏压电平NBias 202。即，在将校正因子X应用于DQ参考信号83(例如经修改DQ参考信号204)之后，可(例如由op-amp 212)比较接收器206的结果(例如OutF 208及Out 210)且随机调整其以确定使OutF 208及Out210均衡所需的偏压电平NBias 202值。因此，经稳定偏压电平NBias 202可表示适于使接收器206将DQ参考信号83校正到经修改DQ参考信号204(例如，使Out 210等于OutF 208)或实施所期望的校正电平的偏压电平。
因为偏压发生器200可模拟接收器206中的DQ接收器62的一组PVT条件且可在反馈环路中使用偏压电平NBias 202，所以偏压电平NBias 202可稳定于适于控制电流源119、189、191及193中的一者的偏压电平处，偏压电平NBias 202耦合到电流源119、189、191及193以控制其输出且因此结合PVT条件控制可控源120、194、196及198的输出。随着PVT条件改变，偏压电平NBias 202可稳定于适于在经更新PVT条件下控制可控源120的不同偏压电平处。此外，偏压电平NBias 202的值可在输出(例如OutF 208及Out 210)由于op-amp(例如op-amp 212)的限制而接近相等时稳定。因而，具有高增益的op-amp可用于减小最终输出(例如OutF 208与Out 210)之间的误差(例如，减小差值)。此外，由于高增益，接近相等的OutF 208与Out 210之间的小差值可倍增到可检测到的偏压电平NBias 202，其可适当控制可控源120，使得可在求和器电路85中进行适当电流校正。
现转到图10，提供接收器206的更详细实施例。虽然实施例称之为接收器，但应注意，接收器206接收在存储器装置10内部生成的数据信号且可用于模拟其它接收器(例如DQ接收器62)的操作条件，包含PVT条件。在所说明的实施例中，模拟DQ接收器62，且更明确来说，模拟DQ接收器62的求和器电路85。虽然在所说明的实施例中未展示，但在一些实施例中，接收器206可另外含有放大装置来模拟DQ接收器62可含有的放大装置82。
在所说明的实施例中，类似于求和器电路85，接收器206可调整电路的输出210及/或208。接收器可在第一输入236处接收DQ参考信号83且在第二输入238处接收经修改DQ参考信号204。第一输入236及第二输入238可启用或停用场效晶体管242及244(例如，可将栅极信号供应到场效晶体管242及244)。以此方式，场效晶体管242及244可由DQ参考信号83及经修改DQ参考信号204控制。
耦合到一对场效晶体管246及248的可控源234可在偏压电平NBias 202的控制下将电流施加于输出Out 210及OutF 208。输出Out 210及OutF 208可分别表示DQ参考信号83及经修改DQ参考信号204的经修改值。因而，在一些实施例中，因为经修改DQ参考信号204大于DQ参考信号83(例如，大校正因子X mV)，所以对应于经修改DQ参考信号204的输出OutF208可大于Out 210。因此，接收器206可使用电阻负载232将Out 210信号上拉(例如，拉高)到接近OutFit 208的值的值。在Out210的值大于OutF 208的值的案例中，接收器206可使用偏压电平NBias 202下拉(例如，拉低)Out 210信号以使值更接近OutF 208的值。接着，Out210及OutF 208的所得值可馈送到op-amp 212中，如图9中说明，其中可确定Out 210与OutF208之间的最近差值以生成所得NBias 202值。因为NBias 202可反馈到接收器206中，所以Out 210与OutF 208之间的差值可连续更新。此外，Out 210与OutF 208值之间的差值可连续指示接收器206经由偏压电平NBias 202及/或电阻负载232调整Out 210信号的方式。
考虑前述内容，图11说明根据本文中描述的实施例的用于生成适于控制可控源120(无论PVT条件为何)的偏压电平NBias 202的方法300的流程图。尽管以特定顺序描述了方法300的以下描述(其表示特定实施例)，但应注意，可以任何合适顺序执行方法300，且可新增或省略步骤。
在框302中，偏压发生器200可在接收器206处接收输入信号(DQ参考信号83及经修改DQ参考信号204)。如图10中说明，在一些实施例中，这些输入信号可在接收器206中的第一输入236及第二输入238处接收。接着，在框304中，接收器206可基于输入信号(例如DQ参考信号83及经修改DQ参考信号204)及反馈偏压电平NBias 202生成输出Out 210及OutF208。如先前论述，框304可涉及使用电阻负载232或偏压电平NBias 202分别上拉或下拉Out210。此外，上拉或下拉Out 210及在其处修改Out 210的值的电平可取决于偏压电平NBias202，其可控制可控源234的电流比重。接着，在框306中，从接收器206输出的信号(例如Out210及OutF 208)可馈送到op-amp 212中(在图9中说明)。在框308中，op-amp 212可根据以下方程式生成偏压电平NBias 202：
NBias＝Gain*(Out-OutF)，
其中Gain项可表示由所使用的op-amp 212的操作特性确定的大数。在一些实施例中，此计算可与框310同时发生，其中在上述方程式中比较Out 210与OutF 208的值以计算偏压电平NBias 202。在框312中，如果Out 210及OutF 208近似相等(例如，op-amp212已使偏压电平NBias 202稳定及/或Out 210与OutF 208之间的差值难以由op-amp212辨别，鉴于其操作能力)，那么可使用偏压电平NBias 202控制可控源120。在经稳定偏压电平NBias202的控制下，可控源120可在框314中在求和器电路85中生成合适校正。在一些实施例中，在框312中，如果Out 210与OutF 208不近似相等，那么op-amp 212可在框316中调整偏压电平NBias 202的值以减小Out 210与OutF208之间的差值。接着，在框316中调整的NBias 202可反馈到接收器206中。因此，在框304中，接收器206可接收经调整偏压电平NBias 202且可基于经调整偏压电平NBias 202及输入信号DQ参考信号83及经修改DQ参考信号204再生输出Out 210及OutF 208，且可继续通过方法300生成合适NBias 202来控制可控源120。
此外，虽然将偏压电平NBias 202描述为取决于框312中的比较结果而在框316中反馈到接收器206或用于控制可控源120，但所属领域的技术人员应理解，这些动作可同时发生。此外，这些偏压电平NBias 202动作可发生，无论框312中的比较结果为何。即，在图9说明的实施例中，偏压发生器200可不含在偏压电平NBias 202经输出到可控源120时及/或在其经反馈到接收器206中时门控偏压电平NBias 202的任何电路系统及/或逻辑。因而，接收器206及可控源120可连续接收偏压电平NBias202，无论Out 210与OutF之间的差值为何。即，接收器206及可控源120可连续接收偏压电平NBias 202，无论偏压电平NBias 202是否已稳定。然而，在一些实施例中，op-amp 212可在求和器电路85准备使用偏压电平NBias202之前使偏压电平NBias 202稳定。即，DQS接收器62及/或存储器装置10可包含初始化程序，其可包含某些延迟以允许其系统通电且在可使用某些值(例如偏压电平NBias 202)之前完全校准(例如稳定)其。
在一些实施例中，分接校正与上文描述的求和器电路85一起利用差分晶体管对，其在求和器中产生与设置值成比例的失衡。失衡可(例如)由仅在差分晶体管对的一个侧上启用的下拉晶体管基于所需的校正符号产生。然而，在一些实施例中，随着求和器电路85的共模信号(例如共模电流)跨操作条件改变，由相应可控源(例如由DAC121、195、197及199控制的电流源)设置的模拟值的影响不会保持恒定，即，来自求和器电路85的分接响应变成非线性的。因此，在一些实施例中，以经预先确定量(例如，以同等尺度)增加及减去电流的推拉求和器方法可用于维持一致平均共模信号，其允许分接响应更加线性。举例来说，如图12中说明，推拉求和器350(例如推拉求和电路)可用于实现DFE校正。推拉求和器350包含拉电路系统376及推电路系统378以从求和器增加及减去电流以维持一致平均共模信号。在一些实施例中，推拉求和器350可减去等量电流，然而，如果其导致更线性分接响应，那么减去不等量也可为有用的。
因此，图12说明可经由使用推拉求和器350代替求和器电路85来使失真无效的图7的DFE 70的部分的电路图。推拉求和器350含有拉电路系统376及推电路系统378。拉电路系统376通常类似于上文关于图8描述的那样操作。然而，推拉求和器350利用拉电路系统376及推电路系统378两者使电流调整经预先确定量(例如，以同等尺度)且可用于维持一致平均共模信号，其允许分接响应更加线性。具有图12的推拉求和器350的DFE 70可通过在路径72、74、76及78上传输的数据接收n-1位、n-2位、n-3位或n-4位的逻辑高或低或其中的任何组合。在此案例中，沿着路径72、74、76及78传输的数据可经实施以生成经加权分接86、162、164及166及反转经加权分接87、163、165、167作为场效晶体管116、118、182、184、186、188、190、192的控制信号以及场效晶体管352、354、356、358、360、362、364及366的控制信号以控制从其传输到输出110、112的输出。场效晶体管182、184、186、188、190及192是拉电路系统376的部分，而场效晶体管352、354、356、358、360、362、364及366是推电路系统378的部分。推拉求和器350的场效晶体管182、184、186、188、190、192、352、354、356、358、360、362、364及366可经选择性及可控地激活以反映由先前经校正位的各种组合表示的十六(例如24)个不同可能二进制状态中的一者(例如0000、0001、0010、…、1111)。
经加权分接86、87、162、163、164、166及167值可应用于输出110及112，其中通过可控源120及额外可控源194、196、198、368、370、372及374(例如由相应偏压发生器200控制的电流源)控制所供应的电流。替代地，每一偏压发生器200可由DAC取代，例如图8的DAC 121、195、197及199中的任一者。输出110及112可经传输到数据锁存器，例如数据锁存器94。可控源368及120两者可将电流供应到相同经加权分接86及87，然而，此可通过不同电路供应(即，120将电流供应到拉电路系统376且368将电流供应到推电路系统378)，其中所供应的电流可取决于DFE 70的线性响应具有相等或不相等值。推拉求和器350可操作以从差分节点(例如具有拉电路系统376及推电路系统378的输出110及112的连接点)以同等尺度增加及减去所供应的电流以维持一致平均共模信号。此可允许各种分接响应具有经改进线性度。
举例来说，如果仅拉电路系统376操作(例如，如果推电路系统378不存在)，那么DFE 70可如大体上关于图8描述那样操作。即，经加权分接86及其反转值(例如反转经加权分接87)可经传输到输出110及112以校正失真位81的失真。n-1位的逻辑高通过路径72传输。在此案例中，n-1位可经实施以生成经加权分接86及反转经加权分接87作为使两个场效晶体管116及118能够将经加权分接值86及87贡献给输出110及112的控制信号。举例来说，如果由于n-1位的校正是(例如)50mV，如果仅拉电路系统376操作(例如，如果推电路系统378不存在)，那么关于经加权分接86及其反转值(例如反转经加权分接87)应用的全部校正来自差分场效晶体管对116及118。然而，通过使用拉电路系统376连同推电路系统378，如果由于n-1位的校正是(例如)50mV，那么拉电路系统376可操作以实现从差分场效晶体管对116及118应用的25mV校正及从差分场效晶体管对352及354应用的25mV校正。
另外，不相等值可代以应用于拉电路系统376连同推电路系统378中。举例来说，25％校正可从拉电路系统376中的一对差分场效晶体管应用且75％校正可从对应于拉电路系统376中的差分场效晶体管对的推电路系统378中的一对差分场效晶体管应用，20％校正可从拉电路系统376中的一对差分场效晶体管应用且80％校正可从对应于拉电路系统376中的差分场效晶体管对的推电路系统378中的一对差分场效晶体管应用，75％校正可从拉电路系统376中的一对差分场效晶体管应用且25％校正可从对应于拉电路系统376中的差分场效晶体管对的推电路系统378中的一对差分场效晶体管应用，80％校正可从拉电路系统376中的一对差分场效晶体管应用且20％校正可从对应于拉电路系统376中的差分场效晶体管对的推电路系统378中的一对差分场效晶体管应用，或可根据期望利用额外比率来维持由DFE 70生成的共模信号的一致性。类似地，电流的相等比率或不同比率值可经应用于可控源194及370、可控源196及372及可控源198及374。经校正位88可由数据锁存器94基于输出110及112生成且可在DQS信号96的上升边缘上传输到解串器66。经存储以在解串器66中沿着路径72、74、76及78传输的n-1位、n-2位、n-3位及n-4位信息可由经校正位88更新(例如，n-4位将更新以反映n-3数据，n-3位将更新以反映n-2数据，n-2数据将更新以反映n-1数据，且n-1数据将由新校正位更新)以用于未来失真校正。
偏压发生器200可供应PVT耐受输出来控制推拉求和器350中的可控源(例如可控源120、194、196、198、368、370、372及374)。此外，因为推拉求和器可并入拉电路系统376及推电路系统378，所以拉电路系统376中的可控源的控制可协调推电路系统378中的对应可控源的控制以设置来自每一可控源的合适校正比重。即，例如，可控源120的控制可协调可控源368的控制，使得拉电路系统376及推电路系统378可各自将合适校正应用于失真位81。因而，在一些实施例中，镜像输出偏压发生器400可代替偏压发生器200或DAC(例如DAC121)用于生成PVT耐受输出以适当调整拉电路系统376及推电路系统378中的一对对应可控源(例如可控源120及可控源368)。
转到图13，镜像输出偏压发生器400可包含可彼此镜像的一对镜像输出偏压电平(例如偏压电平NBias 202及偏压电平PBias 404)。即，在一些实施例中，偏压电平PBias404可表示适于导致P型金属氧化物半导体场效晶体管(PMOS)生成与镜像偏压电平NBias202可导致N型金属氧化物半导体场效晶体管(NMOS)生成的电流量相同的电流量(例如10微安)的偏压电平。因此，镜像偏压电平(例如偏压电平NBias 202及偏压电平PBias 404)可分别控制推拉求和器350的拉电路系统376及推电路系统378中的可控源。因此，镜像输出偏压发生器400可生成PVT耐受输出(例如偏压电平NBias 202及偏压电平PBias 404)，其可导致跨推拉求和器350中的推电路系统378及拉电路系统376的一对可控源(例如可控源120及可控源368)实现适于输出信号110及112的校正。
为了生成镜像偏压电平(例如偏压电平NBias 202及偏压电平PBias 404)，镜像输出偏压发生器400可含有相较于图9的偏压发生器200的额外结构及连接性。在一些实施例中，例如，镜像输出偏压发生器400的op-amp 212可连接到电流镜406代替直接输出到可控源120。电流镜406可接收偏压电平NBias 202作为输入且从二极管连接的场效晶体管408输出用于PMOS的等效偏压电平信号(例如PBias 404)。电流镜406也可接收启用信号(例如En410及EnF 412)作为输入以激活(例如启用)电流镜406。在一些实施例中，启用信号(例如En410及EnF 412)可经设置以在DQ接收器62通电时使电流镜406维持主动状态。即，电流镜406可在DQ接收器62内的电路接收电力时继续运行。
此外，在一些实施例中，由电流镜406生成的偏压电平PBias 404可反馈到接收器402中。因而，除了接收DQ参考信号83及经修改DQ参考信号204作为输入之外，接收器402还可接收两个反馈信号(例如偏压电平NBias 202及偏压电平PBias404)。因此，尽管接收器402可将Out 210及OutF 208输出到op-amp 212，但接收器402可以不同于接收器206的方式生成其输出(例如Out 210及OutF 208)以除了处置偏压电平NBias 202反馈信号之外，还要处置偏压电平PBias 404反馈信号。
现转到图14，可说明接收器402的实施例。接收器402可包含接收器206的组件及耦合到一对额外场效晶体管413及414的额外可控源420，场效晶体管413及414可将电流施加于输出Out 210及OutF 208以与由可控源234及场效晶体管对246及248施加的电流组合。此外，接收器402的操作可类似于接收器206的操作。虽然接收器206可根据偏压电平NBias202的值调制输入信号(例如DQ参考信号83)的输出信号(例如Out 210)，但接收器402可根据偏压电平NBias 202及偏压电平PBias 404两者调制Out 210及OutF 208两者的值。在一些实施例中，例如，因为经修改DQ参考信号204大于DQ参考信号(例如，大X mV)，所以对应于经修改DQ参考信号204的输出OutF 208可高于Out 210。在额外可控源420耦合到包含于接收器402的结构中的额外场效晶体管对413及414外加或替代使用电阻负载232上拉Out 201的值之后，偏压电平PBias 404可驱动额外可控源420以使OutF 208的值降到(例如低于)更接近Out 210。在Out 210的值大于OutF 204的值的案例中，可控源234可下拉(例如拉低)Out 210以使其值更接近OutF 204。另外或替代地，电阻负载230可上拉(例如拉高)OutF210以使其值更接近Out 210。接着，Out 210及OutF 208的所得值可经馈送到op-amp 212中(如图13中说明)，且Out 210与OutF 208之间的最近差值可用于根据用于接收器206中的相同方法计算所得偏压电平NBias 202值。
因此，由镜像输出偏压发生器400生成偏压电平NBias 202及偏压电平PBias 404的镜像偏压电平的方法可大体上遵循可从偏压发生器200生成偏压电平NBias 202的方法300。即，图11中的方法300说明的实施例中的框及/或路径(例如302、304、306、308、310、314及316)中的每一者可在稍微修改之后执行于方法中以生成镜像偏压电平(例如偏压电平NBias 202及偏压电平PBias 404)。即，不是在框302中仅使用偏压电平NBias 202作为使接收器206计算Out 210及OutF 208的反馈值，而是可由接收器402使用偏压电平NBias 202及偏压电平PBias 404两者来计算Out 210及OutF 208。此外，在框308中生成偏压电平NBias202之后，电流镜406可生成其镜像信号(偏压电平PBias 404)。基于Out 210与OutF 208的比较，偏压电平PBias 404可反馈到接收器402及/或控制推拉求和器350的推电路系统378中的可控源(例如可控源368)，如框310及框312中描述。偏压电平NBias 202也可反馈到接收器402及/或控制推拉求和器350的拉电路系统376中的可控源(例如可控源120)，如框314中描述。因此，使用偏压电平NBias 202及偏压电平PBias 404作为其接收器402中的反馈，镜像输出偏压发生器400可生成PVT耐受输出(例如偏压电平NBias 202及偏压电平PBias404)，其可导致跨推拉求和器350中的推电路系统378及拉电路系统376的一对可控源(例如可控源120及可控源368)实现适于输出信号110及112的校正。
现转到图15，说明可提高失真校正处理速度的电路的实例。失真校正电路450可能能够以四位失真校正电平处理四个数据位且包含类似于图7中描述的失真校正电路160的四个失真校正电路452、454、456及458，其中副本之间的输入有修改，但无放大装置82(尽管类似电路可代以包含放大装置82)。此外，求和器85、460、462及464可如图12中描述那样操作。四个失真电路452、454、456及458称之为第一电路452、第二电路454、第三电路456及第四电路458。可遵循滚动接收到的失真位81的方法。因而，失真位81可由第一电路452接收，第二失真位466可由第二电路454接收，第三失真位468可由第三电路456接收，第四失真位470可由第四电路458接收，且一旦失真校正的第一迭代完成，那么第五失真位就可经回滚以由第一电路接收。
在一些实施例中，第一位流可在t＝0传输到通道84。先前时间的n-1位到失真位81(例如“n位”)的传输之间经过的时间可能不足以允许计算n-1位对失真位81的失真贡献。如果此发生了，那么一种解决方案可为等待n-1位信息来完成传输到解串器66，使得其可用于失真计算。然而，可代以应用另一技术。
在时间t＝1(在时间t＝0之后)，失真位81可能已由通道84接收且其上的DFE计算可能在第二失真位n+1由通道84接收时已经开始，使得经过的时间可足以允许解串器66获知n-1位(例如，存储于其中)，但n-1经校正位可能还无法应用于帮助失真位81的值的校正确定。在时间t＝2(在时间t＝1之后)，第三失真位n+2可在通道84处接收，然而，经过的时间可能不足以使失真位81变成经校正位88且接收于解串器66中作为校正第二失真位280的失真的信息。因此，如同在t＝0接收的失真位81，失真计算必须等待，直到经校正位88经接收于解串器66中且经传输用于第二失真位n+1的失真校正。可存在比等待失真位81、n+1及n+2等的校正更有时间效率的解决方案，无需在等待时间期间执行任何额外处理。的确，可期望补偿DQ接收器62处的有限传输带宽。解决方案可为增加均衡器的副本以允许快速地计算失真校正值。在一些实施例中，为了提高DQ接收器62处的带宽，可利用副本均衡器(例如利用推拉求和器350而非求和器电路85的DFE 70的至少两者)。图15中说明实施副本均衡器的一个实施例，其中失真校正电路450利用DFE 452、DFE 454、DFE 456及DFE 458(例如，作为可允许快速地计算失真校正值的均衡器，其各自使用推拉求和器350而非图7的求和器电路85操作)。虽然说明四个均衡器的副本来补偿传输带宽限制，但应了解，可以类似于本文中关于图15中说明的四个均衡器描述的方式的方式实施两个、三个、五个或更多均衡器。
如图所示，失真校正电路450能够经由类似于图7中描述的DFE 70的DFE 452、DFE454、DFE 456及DFE 458各自以四位失真校正电平处理四个数据位，其中分别使用推拉求和器350、460、462及464来代替求和器电路85，如上文关于图12描述。以此方式，图15的求和器电路350、460、462及464可以上文关于图12的推拉求和电路描述的方式操作。
为了补偿有限传输带宽，可遵循在DFE 452、DFE 454、DFE 456及DFE 458之间滚动接收到的位流的失真位的方法，作为减轻由有限传输带宽引起的失真位备份的方法。以此方式，随着接收到的位流的失真位81在第一失真校正迭代中处理于DFE452中，第二失真位466可经接收于DFE 454中以开始第二失真校正迭代。这允许在第一失真校正迭代完成时发生第二失真校正迭代。同样地，随着接收到的位流的第二失真位466在第二失真校正迭代中处理于DFE 454中(其可与第一失真位81在第一失真校正迭代中处理于DFE 452中同时发生)，第三失真位468可经接收于DFE 456中以开始第三失真校正迭代。类似地，随着接收到的位流的第三失真位468在第三失真校正迭代中处理于DFE 456中(其可与第二失真位466在第二失真校正迭代中处理于DFE 454中同时发生或可与第二失真位466在第二失真校正迭代中处理于DFE 454中及失真位81在第一失真校正迭代中处理于DFE 452中同时发生)，第四失真位470可经接收于DFE 458中以开始第四失真校正迭代。
在一些实施例中，第一失真校正迭代可在第五失真位经由通道84接收之前完成，其允许第五失真位回滚到DFE 452以用于第五失真校正。同样地，第二失真校正迭代可在第六失真位经由通道84接收之前完成，其允许第六失真位回滚到DFE 454以用于第六失真校正，依此类推。以此方式，DFE 452、DFE 454、DFE 456及DFE 458可与滚动DFE校正技术一起利用。即，从通道84接收到的位流的失真位81可由DFE452接收，位流的第二失真位466可由DFE 454接收，位流的第三失真位468可由DFE 456接收，位流的第四失真位470可由DFE 458接收，且一旦第一失真校正迭代完成，那么第五失真位可经回滚以由DFE 452接收。
为了进一步阐述，DFE 452可接收失真位81及电压校正信号83(例如，未由或已由放大器82放大)且可使用上文关于图7的失真校正电路160描述的方法处理失真位81，失真校正电路160具有推拉求和器350，使用沿着路径72、74、76及78(例如，从n-1位、n-2位、n-3位及n-4位输入)传输的先前位或经加权分接数据计算经由推拉求和器350应用的值。重要的是应注意，只要在失真校正期间观察到适当先前位顺序(例如，n-1位作为最高有效位且n-4作为最低有效位)，那么先前位可经存储以按任何顺序沿着路径72、74、76及78传输。一旦生成，那么数据锁存器472的经校正位88可在DQS信号96的上升边缘上传输到解串器66以更新(例如)解串器66的n-1位位置。
另外，如图所示，用于DFE 454的经校正位88的最后决策的输入可不同于用于DFE452的输入。DFE 454可接收第二失真位466且可在接收到失真位81之后(例如，在失真位81使其失真校正于DFE 452中时)处理其。上文关于失真校正电路160(具有推拉求和器350，使用沿着路径72、74、76及78(例如，从n-1位、n-2位、n-3位及n-4位输入)传输的先前位或经加权分接数据计算经由推拉求和器350应用的值)描述的方法可用于处理第二失真位466。然而，如图所示，沿着路径72、74、76及78传输的先前位或经加权分接数据可相对于到DFE 452的输入移位以将由DFE 452校正成经校正位88的失真位81变成用于DFE 454的n-1位值考虑在内。一旦生成，那么数据锁存器474的经校正位88可在DQS信号96的上升边缘上传输到解串器66以更新(例如)解串器66的n-1位位置(例如，将经校正位88从DFE 452移动到n-2位位置)。
同样地，用于DFE 456的经校正位88的最后决策的输入可不同于用于DFE 452及DFE 454的输入。DFE 456可接收第三失真位468且可在接收到失真位81及466之后(例如，在失真位81及466使其其失真分别校正于DFE 452及DFE 454中时)处理其。上文关于失真校正电路160(具有推拉求和器350，使用沿着路径72、74、76及78(例如，从n-1位、n-2位、n-3位及n-4位输入)传输的先前位或经加权分接数据计算经由推拉求和器350应用的值)描述的方法可用于处理第三失真位468。然而，如图所示，沿着路径72、74、76及78传输的先前位或经加权分接数据可相对于到DFE 452及DFE 454的输入移位以将由DFE 452及DFE 454校正成相应经校正位88的失真位81及466变成用于DFE 456的n-2位值及n-1位值考虑在内。一旦生成，那么数据锁存器476的经校正位88可在DQS信号96的上升边缘上传输到解串器66以更新(例如)解串器66的n-1位位置(例如，将经校正位88从DFE 452移动到n-3位位置及将经校正位88从DFE 454移动到n-2位位置)。
类似地，用于DFE 458的经校正位88的最后决策的输入可不同于用于DFE 452、DFE454及DFE 456的输入。DFE 458可接收第四失真位470且可在接收到失真位81、466及468之后(例如，在失真位81、466及468使其失真分别校正于DFE 452、454及456中时)处理其。上文关于失真校正电路160(具有推拉求和器350，使用沿着路径72、74、76及78(例如，从n-1位、n-2位、n-3位及n-4位输入)传输的先前位或经加权分接数据计算经由推拉求和器350应用的值)描述的方法可用于处理第四失真位470。然而，如图所示，沿着路径72、74、76及78传输的先前位或经加权分接数据可相对于到DFE 452、454及456的输入移位以将由DFE 452、454及456校正成相应经校正位88的失真位81、466及468变成用于DFE 458的n-3位值、n-2位值及n-1位值考虑在内。一旦生成，那么数据锁存器478的经校正位88可在DQS信号96的上升边缘上传输到解串器66以更新(例如)解串器66的n-1位位置(例如，将经校正位88从DFE 452移动到n-4位位置及将经校正位88从DFE 454移动到n-3位位置，及将经校正位88从DFE 456移动到n-2位位置)。
来自DFE 452、454、456及458的数据锁存器472、474、476及478的输出88可在关于经校正位88的每一最终决策完结时发送到解串器66。如上所述，在解串器66中，n-1位、n-2位、n-3位及n-4位可用于根据经校正位88数据更新存储于解串器66中用于沿着路径72到78传输的数据(例如，在接收到新校正位88时从DFE 452、454、456及458中的每一者移位经校正位88)。应注意，DFE校正的此滚动方法可允许接收到的位流的更大通量，同时仍允许位流的接收到的位的失真校正。虽然本发明可容许各种修改及替代形式，但特定实施例已通过实例展示于图式中且已在本文中详细描述。然而，应理解，本发明不希望受限于所揭示的特定形式。确切来说，本发明希望涵盖落于由以下所附权利要求书界定的本发明的精神及范围内的所有修改、等效物及替代物。
引用本文中呈现及主张的技术且将其应用于确实改进本技术领域的实际性质的物质对象及具体实例，因而，所述技术不是抽象的、无形的或纯理论的。此外，如果本说明书的末尾所附的任何权利要求含有表示为“用于[执行]...[功能]的构件”或“用于[执行]...[功能]的步骤”的一或多个元件，那么希望此类元件依据35U.S.C.112(f)来解译。然而，针对含有以任何其它方式表示的元件的任何权利要求，希望此类元件不是依据35U.S.C.112(f)来解译。

Claims (18)

1.一种用于生成偏压电平的装置，其包括：
接收器，其包括：
第一输入，其经配置以接收参考信号；
第二输入，其经配置以接收调整信号；及
第三输入，其经配置以接收反馈信号，其中所述接收器经配置以基于所述参考信号、所述调整信号及所述反馈信号生成一组输出信号；
运算放大器，其包括：
第四输入，其从所述接收器接收所述一组输出信号中的第一输出信号；
第五输入，其经配置以从所述接收器接收所述一组输出信号中的第二输出信号，其中所述运算放大器经配置以基于所述第一输出信号及所述第二输出信号生成所述反馈信号；及
第一输出，其耦合到：
所述接收器的所述第三输入；及
决策反馈均衡器的调整电路，所述决策反馈均衡器经配置以传输调整信号来补偿由于位流的前一接收位的位的符号间干扰，
其中所述第一输出经配置以将所述反馈信号传输到所述第三输入及所述调整电路。
2.根据权利要求1所述的装置，其中所述第一输入经配置以接收所述参考信号作为用于确定位是对应于逻辑低值还是对应于逻辑高值的阈值。
3.根据权利要求1所述的装置，其中所述第二输入经配置以接收所述调整信号作为所述参考信号的经修改变型。
4.根据权利要求3所述的装置，其中所述参考信号的所述经修改变型包括与所述调整信号的所期望校正水平相关的校正因子。
5.根据权利要求1所述的装置，其中所述接收器模拟所述决策反馈均衡器的放大装置、求和器或其任何组合的行为。
6.根据权利要求1所述的装置，其中所述运算放大器基于所述第一输出信号与所述第二输出信号之间的差值生成所述反馈信号。
7.根据权利要求1所述的装置，其中所述运算放大器包括差分运算放大器。
8.根据权利要求1所述的装置，其中所述接收器经配置以调整所述一组输出信号以在第一电平处彼此匹配。
9.根据权利要求8所述的装置，其中所述接收器经配置以响应于影响所述决策反馈均衡器的操作条件的变化而重新调整所述一组输出信号以在第二电平处彼此匹配。
10.根据权利要求9所述的装置，其中所述操作条件包括影响所述决策反馈均衡器的操作的过程、电压或温度变化。
11.一种经配置以生成一组偏压电平的装置，其包括：
接收器，其包括各自经配置以接收参考信号、调整信号、第一反馈信号及第二反馈信号中的相应者的多个输入及经配置以基于所述参考信号、所述调整信号、所述第一反馈信号及所述第二反馈信号传输一组输出信号的多个输出；
运算放大器，其包括经配置以从所述接收器接收所述一组输出信号的至少一个输入，其中所述运算放大器经配置以基于所述一组输出信号生成所述第一反馈信号；及
电流镜，其经配置以基于所述第一反馈信号生成所述第二反馈信号、所述一组偏压电平中的第一偏压电平及所述一组偏压电平中的第二偏压电平，其中所述电流镜包括经配置以将所述第一偏压电平及所述第二偏压电平传输到决策反馈均衡器的至少一个输出，所述决策反馈均衡器经配置以传输调整信号来补偿由于位流的前一接收位的位的符号间干扰。
12.根据权利要求11所述的装置，其中所述第一偏压电平及所述第二偏压电平包括具有共同值的电压值。
13.根据权利要求11所述的装置，其中所述接收器经配置以基于所述第一反馈信号及所述第二反馈信号调整所述一组输出信号。
14.根据权利要求11所述的装置，其包括经配置以提供电流来调整所述调整信号的第一调整信号的值的第一可控电流源。
15.根据权利要求14所述的装置，其中所述第一可控电流源接收所述第一偏压电平作为控制输入值。
16.根据权利要求14所述的装置，其包括经配置以提供第二电流来调整所述调整信号的所述第一调整信号的所述值的第二可控电流源。
17.根据权利要求16所述的装置，其中所述第二可控电流源接收所述第二偏压电平作为控制输入值。
18.一种用于生成偏压电平的装置，其包括：
选择电路，其经配置以生成偏压电平，其中所述选择电路包括接收器、运算放大器及反馈环路，所述反馈环路经配置以将所述运算放大器的输出耦合到所述接收器的输入以响应于影响决策反馈均衡器的操作条件的变化而调整所述偏压电平；
组合电路，其耦合到所述选择电路且经配置以生成失真校正因子，所述失真校正因子用于基于所述偏压电平抵消来自失真位上的数据流的符号间干扰以生成校正信号，其中所述组合电路包括第一组合电路，其中所述第一组合电路包括数字加法器作为所述决策反馈均衡器的部分；及
数据锁存器，其耦合到所述组合电路且经配置以接收所述校正信号。
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